JPS6355931A - Formation of electrode - Google Patents
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- 230000015572 biosynthetic process Effects 0.000 title description 2
- 238000000034 method Methods 0.000 claims abstract description 14
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 239000004065 semiconductor Substances 0.000 claims abstract description 7
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 6
- 229910052751 metal Inorganic materials 0.000 claims description 18
- 239000002184 metal Substances 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 3
- -1 naphthoquinonediazide sulfonic acid ester Chemical class 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 229920003986 novolac Polymers 0.000 claims 1
- 239000004020 conductor Substances 0.000 abstract description 2
- 239000002253 acid Substances 0.000 abstract 1
- 238000004140 cleaning Methods 0.000 abstract 1
- 150000002148 esters Chemical class 0.000 abstract 1
- 229910052782 aluminium Inorganic materials 0.000 description 15
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- CSCPPACGZOOCGX-UHFFFAOYSA-N Acetone Chemical compound CC(C)=O CSCPPACGZOOCGX-UHFFFAOYSA-N 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- OCJBOOLMMGQPQU-UHFFFAOYSA-N 1,4-dichlorobenzene Chemical compound ClC1=CC=C(Cl)C=C1 OCJBOOLMMGQPQU-UHFFFAOYSA-N 0.000 description 1
- XZDIPBKBAUGFFE-UHFFFAOYSA-N 2-diazonio-5-sulfonaphthalen-1-olate;formaldehyde;phenol Chemical compound O=C.OC1=CC=CC=C1.N#[N+]C1=CC=C2C(S(=O)(=O)O)=CC=CC2=C1[O-] XZDIPBKBAUGFFE-UHFFFAOYSA-N 0.000 description 1
- 241000208822 Lactuca Species 0.000 description 1
- 235000003228 Lactuca sativa Nutrition 0.000 description 1
- MVPPADPHJFYWMZ-UHFFFAOYSA-N chlorobenzene Chemical compound ClC1=CC=CC=C1 MVPPADPHJFYWMZ-UHFFFAOYSA-N 0.000 description 1
- 229940117389 dichlorobenzene Drugs 0.000 description 1
- 239000010419 fine particle Substances 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004506 ultrasonic cleaning Methods 0.000 description 1
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路における電極形成方法に関す
るものであり、特に平担で微細なコンタクトホールを形
成する方法に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a method for forming electrodes in semiconductor integrated circuits, and particularly to a method for forming flat and fine contact holes.
従来の半導体集積回路の電極形成方法は、半導体基板上
に絶縁膜を形成し、この絶縁膜の所定の部分にコンタク
トホールを形成し、その上にアルミニウム等の金属膜を
形成して半導体基板との電気的接触を得るというもので
ある。The conventional method for forming electrodes in semiconductor integrated circuits is to form an insulating film on a semiconductor substrate, form a contact hole in a predetermined part of this insulating film, and form a metal film such as aluminum on top of the contact hole to connect the semiconductor substrate with the contact hole. electrical contact.
しかし、上記方法ではコンタクトホールが微細化するに
伴ないコンタクトホールに急峻な段差が生じる九め、そ
の上層の金属膜がコンタクトホールを十分に被覆せず、
断線する等の問題が生じた。However, in the above method, as the contact hole becomes finer, a steep step occurs in the contact hole, and the upper metal film does not sufficiently cover the contact hole.
Problems such as disconnection occurred.
又、デバイス構造が平担でないため上層のノンターン形
成が困難になる等の問題が生じた。Further, since the device structure is not flat, problems arise such as difficulty in forming a non-turn upper layer.
このよりな問題点を解決するために、例えば特開昭57
−52130号に示されるようなコンタクトホールの埋
め込み技術が提案されている。これを第2図に示す。こ
の方法においては、まずシリコン基板1上に熱酸化膜2
を形成し、さらにその上にレジストパターン3を形成し
、このレジストパターン3を利用してエツチングにより
熱酸化膜2にコンタクトホール4t−形成する。この状
態を第2図(1)に示す。次に、第2図(2)に示すよ
うにレジストパターン3を残したまま金属膜例えばアル
ミニウム膜5を蒸着し、しかる後にリフトオフによって
コンタクトホール4の部分のみアルミニウム膜5を残し
てレジストパターン3を除去している。In order to solve this further problem, for example,
A contact hole burying technique as shown in Japanese Patent No. 52130 has been proposed. This is shown in FIG. In this method, a thermal oxide film 2 is first deposited on a silicon substrate 1.
A resist pattern 3 is formed thereon, and a contact hole 4t is formed in the thermal oxide film 2 by etching using this resist pattern 3. This state is shown in FIG. 2 (1). Next, as shown in FIG. 2(2), a metal film, for example, an aluminum film 5, is deposited with the resist pattern 3 remaining, and then the resist pattern 3 is removed by lift-off, leaving the aluminum film 5 only in the contact hole 4. It is being removed.
しかしながら、第2図に示した方法においては、通常用
いられるポジ形のレジス)パターン3を用いているため
に、レジストパターン3のエツジ角度が70〜80°程
度の傾斜となっており、アルミニウム膜5を形成すると
きに第2 II (2) K示すようにレジストパター
ン3上に被着したアルミニウム膜5とコンタクトホール
4に被着したアルミニウム膜5とが分離されずに接続部
分9が生じ、レジストパターン3のリフトオフ時に第2
図(3)に示すようにアルミニウム膜の残渣10が生じ
た。このため、ノ矛ターンがショートしたり、コンタク
ト部分が平担化されない等の問題点があった。However, in the method shown in FIG. 2, since the normally used positive resist pattern 3 is used, the edge angle of the resist pattern 3 is inclined at about 70 to 80 degrees, and the aluminum film is 5, as shown in II (2) K, the aluminum film 5 deposited on the resist pattern 3 and the aluminum film 5 deposited in the contact hole 4 are not separated, resulting in a connection portion 9. During the lift-off of resist pattern 3, the second
As shown in Figure (3), a residue 10 of the aluminum film was formed. For this reason, there were problems such as short-circuiting of the spear turn and failure of the contact portion to be flattened.
この発明は上記したような金属膜の残渣によるパターン
のショートやコンタクト部分の非平担化を除去し、パタ
ーンのショートを防止できるとともにコンタクト部分が
平担であシ、かつ金)IA膜の断線も生じない電極形成
方法を提供することを目的とする。This invention eliminates pattern shorts and non-flat contact areas caused by metal film residues as described above, prevents pattern shorts, keeps contact areas flat, and prevents disconnection of gold (IA) film. It is an object of the present invention to provide an electrode forming method that does not cause the occurrence of
この発明は電極形成方法において、絶縁膜上にオーバー
ハング形状を有するネガ形レジストパターンを形成し、
このレジストパターンをマスクとしてコンタクトホール
を開孔し、コンタクトホール内およびレジストパターン
上に金属膜t″蒸着、レジストパターンの除去によりコ
ンタクトホールにのみ金属膜を残存させるようにしたも
のである。In an electrode forming method, the present invention includes forming a negative resist pattern having an overhang shape on an insulating film,
Using this resist pattern as a mask, a contact hole is opened, a metal film t'' is deposited inside the contact hole and on the resist pattern, and the resist pattern is removed so that the metal film remains only in the contact hole.
この発明においては、絶縁膜上に形成するレジストパタ
ーンがネガ形であるためオーバーハング形状となり、レ
ジス) A?パターンエツジ形状は絶縁膜側に拡開した
形状となる。このため、このレジストパターンをマスク
としてエツチングにより絶縁膜に開孔されたコンタクト
ホール内に蒸着する金属膜とレジストパターン上べ蒸着
する金属膜との間に接続部分が発生せず、レジストパタ
ーンの除去の際に金属膜に残渣が生じない。又、コンタ
クト部分も平担となる。In this invention, since the resist pattern formed on the insulating film is a negative type, it has an overhang shape, and the resist pattern is formed on the insulating film. The pattern edge shape is expanded toward the insulating film side. Therefore, using this resist pattern as a mask, there is no connection between the metal film deposited in the contact hole made in the insulating film by etching and the metal film deposited on top of the resist pattern, and the resist pattern is removed. No residue is left on the metal film during the process. Furthermore, the contact portion is also flat.
以下、この発明の実施例を図面とともに説明する。まず
、第1図(1)に示すように半導体基板1上に熱酸化膜
2を0.8μm形成し、その上にオーバーバンク形状の
レジストパターン6を形成する。このレジストパターン
6の形成に際しては、ツメラックのナフトキノンジアジ
ドスルホン酸エステル(LMR−UV)を30 wt%
メテルセルンルグアセテートに溶解したものをスピンコ
ーティングにより熱酸化膜2上に約1μm塗布する。し
かる後に、60℃で30分のベーキングを行い、Nライ
ン(365nm)を光源とする10分の1縮小グロジエ
クシヨンアライナーを用い、露光it 60 mJ/c
jの条件でパターンを露光する。その後、100℃で3
0分ノヘーキングを行ない、モノクロルベンゼン1容に
対しニクロヘ午サン0.15容の混合液を用い、23℃
で50秒間現像し、レジストパターン6を形成する。こ
のとき、ネガ形レジストが高い吸収係数を有するため、
レジストパターン6は熱酸化膜2側に拡開したオーバー
ハング形状を呈する。Embodiments of the present invention will be described below with reference to the drawings. First, as shown in FIG. 1(1), a thermal oxide film 2 having a thickness of 0.8 μm is formed on a semiconductor substrate 1, and an overbank-shaped resist pattern 6 is formed thereon. When forming this resist pattern 6, 30 wt% of naphthoquinonediazide sulfonic acid ester of Tumerac (LMR-UV) was added.
About 1 μm of the solution dissolved in metelcerone rugacetate is applied onto the thermal oxide film 2 by spin coating. Thereafter, baking was performed at 60° C. for 30 minutes, and exposure was performed at 60 mJ/c using a 1/10 reduction glozi extension aligner using N line (365 nm) as a light source.
Expose the pattern under the conditions of j. Then, at 100℃
After 0 minutes of shaking, use a mixture of 1 volume of monochlorobenzene and 0.15 volume of dichlorobenzene at 23°C.
Developing is performed for 50 seconds to form a resist pattern 6. At this time, since the negative resist has a high absorption coefficient,
The resist pattern 6 has an overhang shape expanding toward the thermal oxide film 2 side.
次に、第1図(2)に示すよりにCtF*、CHFjの
混合ガスを用い、反応性イオンエツチングにより熱酸化
膜2をエツチングし、コンタクトホール4を形成してシ
リコン基板2を露出させる。このとき、レジストパター
ン6の表面の一部はエツチングされて除去されるが、オ
ーバーハング形状は維持される。次に、第1図(3)に
示すようにアルミニウム膜5をコンタクトホール4内お
よびレジストノぐターン6上に蒸着する。このとき、レ
ジストパターン6がオーバーハング状に形成されている
ために、コンタクトホール4内に埋込まれたアルミニウ
ム膜5とレジストパターン6上に被着したアルミニウム
膜5は分断される。次に、第1図(4)に示すよりに、
アセトンを用いて超音波洗浄を行い、レタストノ9ター
ン6を剥離する。これにより、レジストパターン6上に
被着したアルミニウム膜5も除去され、コンタクトホー
ル4にアルミニウム膜5が埋込まれたコンタクトパター
ンが形成される。Next, as shown in FIG. 1(2), the thermal oxide film 2 is etched by reactive ion etching using a mixed gas of CtF* and CHFj to form a contact hole 4 and expose the silicon substrate 2. At this time, a part of the surface of the resist pattern 6 is etched and removed, but the overhang shape is maintained. Next, as shown in FIG. 1(3), an aluminum film 5 is deposited in the contact hole 4 and on the resist groove 6. At this time, since the resist pattern 6 is formed in an overhang shape, the aluminum film 5 embedded in the contact hole 4 and the aluminum film 5 deposited on the resist pattern 6 are separated. Next, as shown in Figure 1 (4),
Ultrasonic cleaning is performed using acetone, and the lettuce 9 turns 6 are peeled off. As a result, the aluminum film 5 deposited on the resist pattern 6 is also removed, and a contact pattern in which the contact hole 4 is filled with the aluminum film 5 is formed.
次に、第1図(5)に示すよりにコンタクトホール4に
埋込まれたアルミニウム膜5上および熱酸化膜2上にア
ルミニウム膜7を形成する。この結果、コンタクトホー
ル4が導電体で埋込まれた平担なパターンが形成される
。Next, as shown in FIG. 1(5), an aluminum film 7 is formed on the aluminum film 5 filled in the contact hole 4 and on the thermal oxide film 2. As a result, a flat pattern in which the contact holes 4 are filled with a conductor is formed.
以上のよりにこの発明によれば、オーパーツ・ング形状
が容易に形成される吸収係数の高いネガ形レジストを用
いてコンタクトホールのエツチングを行い、その上に金
属膜を蒸着し、リフトオフによりレジストパターンおよ
びこれに被着し友金属膜を除去しておシ、レジストパタ
ーンがオーバーハング形状であるためにコンタクトホー
ル内に蒸着した金属膜とレジストパターン上に蒸着した
金属膜との間に接続部分が生じず、リフトオフ時に金属
膜の残渣が生じないために、/J?ターンのショートが
生じず、またコンタクトホール部に金属膜が埋め込まれ
た平担なコンタクト部が形成される。As described above, according to the present invention, a contact hole is etched using a negative resist with a high absorption coefficient that allows an easy formation of an over-part ring shape, a metal film is deposited thereon, and the resist is removed by lift-off. After removing the pattern and the metal film deposited on it, since the resist pattern has an overhang shape, a connecting portion is created between the metal film deposited in the contact hole and the metal film deposited on the resist pattern. Since no metal film residue is generated during lift-off, /J? Short-circuiting of the turns does not occur, and a flat contact portion in which the metal film is embedded in the contact hole portion is formed.
さらに、このコンタクト部が平担化されたために、その
上層に被着される金属膜の被覆形状が改善され、段差で
の断線等の問題も改善される。又、表面が平担であるた
めに微細・!ターンの形成が容易となる。Furthermore, since the contact portion is flattened, the shape of the metal film deposited on the contact portion is improved, and problems such as disconnection at steps are also improved. Also, because the surface is flat, there are fine particles! It becomes easier to form turns.
第1図は本発明方法を工程順に示した断面図、第2図は
従来方法を工程順に示した断面図である。
1・・・シリコン基板、2・・・熱酸化膜、4・・・コ
ンタクトホール、5,7・・・アルミニウム膜、6・・
・レジストパターン。
6:LジヌLハ0ターンFIG. 1 is a sectional view showing the method of the present invention in order of steps, and FIG. 2 is a sectional view showing the conventional method in order of steps. DESCRIPTION OF SYMBOLS 1... Silicon substrate, 2... Thermal oxide film, 4... Contact hole, 5, 7... Aluminum film, 6...
・Resist pattern. 6: L Jinwoo L Ha 0 turn
Claims (2)
(b)絶縁膜上にオーバーハング形状を有するネガ形レ
ジストパターンを形成する工程と、 (c)このレジストパターンをマスクとして絶縁膜をエ
ッチングし、コンタクトホールを開孔する工程と、 (d)コンタクトホール内およびレジストパターン上に
金属膜を蒸着する工程と、 (e)レジストパターンを除去してコンタクトホール内
の金属膜のみ残存させる工程 を備えたことを特徴とする電極形成方法。(1) (a) Forming an insulating film on a semiconductor substrate;
(b) a step of forming a negative resist pattern having an overhang shape on the insulating film; (c) a step of etching the insulating film using this resist pattern as a mask to open a contact hole; (d) a contact An electrode forming method comprising the steps of: depositing a metal film in the hole and on the resist pattern; and (e) removing the resist pattern to leave only the metal film in the contact hole.
ナフトキノンジアジドスルホン酸エステルを用いること
を特徴とする特許請求の範囲第1項記載の電極形成方法
。(2) The method for forming an electrode according to claim 1, wherein a naphthoquinonediazide sulfonic acid ester of novolac is used as the negative resist pattern.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19906086A JPS6355931A (en) | 1986-08-27 | 1986-08-27 | Formation of electrode |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19906086A JPS6355931A (en) | 1986-08-27 | 1986-08-27 | Formation of electrode |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6355931A true JPS6355931A (en) | 1988-03-10 |
Family
ID=16401438
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP19906086A Pending JPS6355931A (en) | 1986-08-27 | 1986-08-27 | Formation of electrode |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6355931A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04307932A (en) * | 1991-01-25 | 1992-10-30 | American Teleph & Telegr Co <Att> | Manufacture of semiconductor circuit |
-
1986
- 1986-08-27 JP JP19906086A patent/JPS6355931A/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04307932A (en) * | 1991-01-25 | 1992-10-30 | American Teleph & Telegr Co <Att> | Manufacture of semiconductor circuit |
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