JPS6354627A - デイジタル除算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、除算結果に応じた関数値を出力するディジタ
ル除算回路に関する。

（従来の技術） 従来のディジタル除算回路を第５図に示す。

この除算回路は、除算器（１）とＲＯＭ　（２＋より構
成され、２人力（Ｘ）、　（Ｙ）の除算結果を変数とす
る成る関数値を出力するものである。除算器（１１は除
数（Ｙ）と被除数（Ｘ）との除算を行ない、除算結果Ｚ
をＲＯλ（（２）Ｋ導く。ＥＬｏＭ（２）には、除算結
果（Ｚ）を変数どする成る関数の値Ｆ　（Ｚ）が予め記
憶されており、前記除算、結果（Ｚ）に応じた適正な関
数値Ｆ（Ｚ）を出力する。

ここで除数（Ｙ）　、被除数（Ｘ）共にｎビットである
とすると、除算結果（Ｚ）の最大語長は２ｎビツトとな
る。モしてＲＯ八へ　（２）の出力する関数イ直Ｆ（Ｚ
）のビット数をｍとすると、　Ｒ，ＯＭ　！２）の回路
規模は２２＋ｘｍビット規模に及ぶ。この値は非常Ｖζ
大きな値となる。

（発明が解決しようとする問題点） 第５図に示す従来の除算回路は、その回路規模が太き（
、安価に集積回路化することが容易でなかった。

本発明は、この問題点に鑑み成されたもので、回路規模
の縮小された集積回路化に適したディジタル除算回路を
提供することを目的とする。

〔発明の構成〕

（問題を解決するための手段） 本発明のディジタル除算回路は除算に先立って除数と被
除数との大小比較を行ない、常に大きな方を分母として
除算を行なう。そして得られる除算結果並びに前記大小
比較結果を用いてＲＯＭを制御し、適正な関数値を得る
ものである。

（作用） 不発明によれば、除算器で実行される除算は常に分母が
分子よりも大きいため、その出力の語長は最大でもｎビ
ットである。このため後述するように本発明に用いられ
るＲＯＭの回路規模は、全体で２　　ｘｍビットとなる
。これは従来のＲＯＭの２°−１分の１の大きさであり
、大幅な縮小化が果たされたことになる。

（実施例） 第１図に本発明の一実施例に係るディジタル除算回路を
示す。この除算回路ＣｌＣ９は、除数（Ｙ）、被除数（
Ｘ）の除算結果を変数とする関数値Ｆ（／Ｙ）を出力す
るものである。入力端子αυには被除数■が入力され、
他方の入力端子ｑりには除数（Ｙ）が入力される。これ
ら被除数（Ｘ）、除数（Ｙ）は選択出力回路０階、大小
比較回路（１４１に各々導びかれる。大小比較回路α傭
ま、供給される被除数（Ｘ）、除数（Ｙ）「１」とし、
小さい場合には「０」として出力する。

この判定信号時は前記選択出力回路ｕと後述する選択回
路曽に供給される。前記選択出力回路０Ｊは、２人力２
出力回路であり、２人力（Ｘ）、　（Ｙ）のうち常に大
きい方を第１出力（Ａ）とし、小ざい刀を第２出力（Ｂ
）として次段の除算器１１６）に導びく。

すなわち、選択出力回路α濁は、判定信号（１９が「１
」、の場合はＡ＝Ｙ、Ｂ＝Ｘ１ｒＯＪの場合はＡ＝Ｘ　
。

Ｂ＝Ｙとなるように入力信号（Ｘ）、　（Ｙ）を選択し
て出力する。よって、常にＡ≧Ｂである。

前記除算器時は常に入力（Ａ）を分母とし、入力（Ｂ）
を分子として除算を行なう。したがって、被除数（Ｘ）
、除数（Ｙ）が共にｎビットの場合、その除算結果出力
αηの取り得る値の範囲は、′２−ｎ〜１であり、最大
語長はｎビットに止まる。この除算結果αηはＲＯＭ（
１８）、α価に各々供給される。

前記ＲＯＭ　ｆｆ８１　、　ＨＫは除算器１１ｆ１２人
力（Ａ）、　（Ｂ）の除算結果を変数とする成る関数Ｆ
の関数値が共に記憶されている。すなわち、几ＯＭ　（
１９には除数を（Ａ）、被除数を（Ｂ）とする関数値Ｆ
（Ｂ／Ａ）が記憶され、他方のＲＱＭｄｌには逆に除数
（Ｂ）、被除数（Ａ）の関数値Ｆ（Ａ／Ｂ）が記憶さレ
テイル。両ＲＯＭ　（１８）、ｆｆ９は前記除算結果σ
Ｄに応じた関数値を各々選択回路＠に向は出力する。

上記選択回路＠は、入力される関数値（支）、（２刀の
うちいずれか一方を判定信号ｕ９に従って出力する。

すなわち、選択回路のは判定信号ａつが「１」の場合（
Ａ＝ｙ、Ｂ＝、＝Ｘ）には、ＲＯＭ（ｔｉｃの出力する
関数値翰を、また判定信号α９が「０」の場合（Ａ＝ｘ
、　Ｂ＝ｙ）には、ＲＯＭｔｌ’Ｊの出力する関数値０
υを出力信号囚として選び、出力端子１２（４）に出力
する。この結果、出力信号（至）は被除数をＸ１除数を
Ｙとする除算結果（ｘ／Ｙ）を変数とする関数Ｆの値が
常時得られることになる。

第２図は本発明の他の実施例に係る除算回路（至）を示
す。先の除算回路αＱと異なる点は、ＲＯＭ（ｌｊＪに
換えて几ＯＭ＠を用い、２つのＲＯＭ（１８）、１２１
を直列接続した点である。すなわち、ＲＯＭｑは入力信
号としてＲＯＭＩＪ線の出力する関数値田を用いている
。この場付、几ＯＭＱＣＪには関数値ｃ２１に対応して
適正なる値が設定された関数値Ｆ’（Ａ／Ｂ）が記憶さ
れており、先のＲＯＭ　Ｐ！と全く同様に機徒するもの
である。

第３図にさらに不発明の他の実施例を示す。この除算回
路（４０は第１図に示した除算回路（＋＋）ｙこ３ける
凡ＯＭＪＦｊ、σ９と選択回路（２）との配列順序を逆
にしたものと解すれば分り易い。すなわち、除算器Ｉｌ
ｅの出力する除算結果出力（Ｌ７）は、判定信号■によ
り切替制御される選択回路ｃ３功を介して、几ＯＭ（ｌ
υ、　（ＩＩのいずれか−１に供給される。判定信号（
１５が「１」の場合には、選択回路国はＲＯＭ　ｄυ側
に切替えられ、ｒＯＪの場合にはＲＯＭ　（ｌＣＪ側に
切替えられるのである。

このようにＲＯＭ　（Ｉｓ　、α優を選択的に動作させ
ることにより、ＲＯＭ出力（至）には、適正な関数値Ｆ
（Ｘ／ｙ）が得られることになる。

第４図は、本発明に係る除算回路を用いて、アークタン
ジェント（ＡＴＡＮ）形ＦＭ復調回路を構成した一例を
示す。図中、破線枠で示される除算回路ηに、第１図〜
第３図に示した本発明に係る除算回路が用いられる。入
力端子ｒ５１）には、サンプリングされたＦＭ信号Ｘ（
ｋＴ）が入力される。Ｘ（ｋＴ）は下記の（１）式で表
わされる。

Ｘ（ｋＴ）　＝　ａ　−ｓｉｎ　（２Ｋ　ｆ　ｃＴｋ＋
θ（ｋＴ）’ｌ　　・・−・（１）（θ（ｋＴ）　＝　
ｌδｒ（ｔ）ｄｔ　Ｉｔ−ｋＴ）ａ：振幅、ｆｃ：搬送
層波数、Ｔ：サンプリング周期、ｋ：整数、θ（ｋＴ）
：質請信号の積分信号、ｒ（ｔ）：変調信号上記ＦＭ（
；＠号Ｘ（ｋＴ）は、遅延補正器りと９０６移相器酩に
分岐して入力される。９０’移相器Ｑは、Ｘ（ｋＴ）を
９０°移相させ、次式の余弦信号Ｙ（ｋＴ）を出力する
。

Ｙ（ｋＴ）　＝　ａ　ＩＩｃｏｓ　（２πｆｃＴｋ＋θ
（ｋＴ）　）　　−・・−（Ｈ）上記遅延補正器６つは
、ＦＭイｇ号Ｘ（ｋＴ）と余弦信号Ｙ（ｋＴ）との位相
ずれを調整するために設けられたもので、遅延調整され
たＸ（ｋＴ）はＹ（ｋＴ）と共に次段の１／４縮小回路
５４）へ導びかれる。この１／４縮小回路（ロ）は、入
力されるＸ（ｋＴ）、　Ｙ（ｋＴ）両信号の絶対値Ｉ　
Ｘ（ｋＴ）　ｌ　。

ｌ　Ｙ（ｋＴ）　ｌ並びに両信号の符号を示す符号信号
ｖ（ｋＴ）を出力する。絶対値正弦信号ＩＸ（ｋＴ）ｌ
及び絶対値余弦信号ＩＹ（ｋＴ）　ｌはそれぞれ除算回
路ら「りの入力端子αυ、α２に導びかれる。

第１図〜第３図に示す除算回路０９及び■、（４Ｑを上
記除算回路６■に適用する場合には、ＲＯＭＱ３にアー
クタンジェントの値（ＩＸ（ば）　ｌ／１ｙ（ｋＴ）　
ｌ　）を記憶させ、几ＯＭ（１！］、＠にアークタンジ
ェントの値（ｌＹ（ｋＴ）　Ｉ／１ｘ（ｋＴ）　１　＞
を記憶させればよい。これにより除算回路ａｔｉの出力
５（ｋＴ）は、５（ｋＴ）　＝　ａｒｃｔａｎ　ｌ　ｔ
ａｎ　（２πｆｃＴｋ＋θ（ｋＴ）　１−（ｆｉｒ）と
なる。ここではｏ　＜　８（ｋＴ）　＜／２　　である
。

上記８（ｋＴ）は、前記符号信号ｖ（ｋＴ）と共ニ１／
４復元回路時に入力される。ｌ／４復元回路（至）は、
符号信号ｖ（ｋＴ）　Ｋより与えら、ｉｔ、　ルＸ（ｋ
Ｔ）、　Ｙ（ｋＴ）　両ｉ号の符号に従い、下記の復元
信号Ｕ（ｋＴ）を出力する。

上記復元信号Ｕ（ｋＴ）は、差分回路（３）に供給され
、差分がとられる。この差分回路（へ）の出力信号Ｇ（
ｋＴ）は ｄθ Ｇ（ｋＴ）牛２πｆｃＴ　＋　’ｒ　（１ｔ　ｌ　ｔ−
ｈＴ＝　２πｆｃＴ　＋Ｔｒ　（ｋＴ）　・−（Ｖ）と
表わされる。この（Ｖ）式の第２項Ｔｒ（ｋＴ）が求め
る復調信号となっている。

〔発明の効果〕

以上、本発明によれば、成る除算結果を特徴とする特定
の関数値を出力するディジタル除算回路を、回路規模を
縮小して提供することができ、安価に集積回路化を可能
とするものである。

【図面の簡単な説明】

第１図〜第３図は各々本発明に係るディジタル除算回路
の一実施例を示す構成図、第４図は本発明のディジタル
除算回路を用いてＡＴＡＮ形ＦＭ　捜４’３回路を構成
した場合の構成図、第５図は従来のディジタル除算回路
の構成図であ６゜ １０、３０．４０．５０・・・ディジタル除算回路、１
３・・・選択出力回路、１４・・・大小比較回路、１５
・・・判定結果、　　　１６・・・除算器、１７・・・
除算結果、　　　１８．１９・・・ＲＯＭ　。 ｎ、３２・・・選択回路、　　　お・・・出力信号。 代理人　弁理士　　則　近　惠　方 間　　　宇治　弘

Claims (1)

【特許請求の範囲】
1. 除数及び被除数の大小比較を行ないその判定結果を出力
   する大小比較回路と、前記除数、被除数を入力し前記判
   定結果に従い、大きい方を第１出力とし、小さい方を第
   ２出力として出力する選択出力回路と、前記第１出力を
   除数とし前記第２出力を被除数として除算を実行する除
   算器と、前記第１出力を除数とし前記第２出力を被除数
   とする除算結果を変数とする関数の値が書き込まれてい
   る第１のＲＯＭ並びに前記第２出力を除数とし前記第１
   出力を被除数とする除算結果を変数とする上記関数の値
   が書き込まれている第２のＲＯＭを備え、前記除算器の
   除算結果に基づき上記第１、第２のＲＯＭの読み出しを
   制御すると共に前記判定結果に従って上記第１、第２の
   ＲＯＭのいずれか一方の読み出し出力を得る手段とを有
   することを特徴とするディジタル除算回路。