JPS6353939A - 電子装置およびその製造方法 - Google Patents
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- JPS6353939A JPS6353939A JP61197141A JP19714186A JPS6353939A JP S6353939 A JPS6353939 A JP S6353939A JP 61197141 A JP61197141 A JP 61197141A JP 19714186 A JP19714186 A JP 19714186A JP S6353939 A JPS6353939 A JP S6353939A
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電子技術、特に、電子装置におけるペレット
の電橋バフドと、これをパッケージの外部に電気的に導
出するための配線（以下、リードという。）との間を電
気的に接続する技術に関し、例えば、多数のリードを備
えた半導体装置に利用して有９ＪＪな技術に関する。
の電橋バフドと、これをパッケージの外部に電気的に導
出するための配線（以下、リードという。）との間を電
気的に接続する技術に関し、例えば、多数のリードを備
えた半導体装置に利用して有９ＪＪな技術に関する。
半導体装置（以下、ＩＣという、）において、ペレット
の電極パッド（以下、電極という。）とリードとを電気
的に接続する場合、電極とリードとの間をボンディング
ワイヤによってＪ１絡することが、一般的に行われてい
る。
の電極パッド（以下、電極という。）とリードとを電気
的に接続する場合、電極とリードとの間をボンディング
ワイヤによってＪ１絡することが、一般的に行われてい
る。
なお、ワイヤボンディング技術を述べである例としては
、株式会社工業開査会発行ｒｌｃ化実装技術Ｊ １９８
０年１月１５日発行 日本マイクロエレクトロニクス協
会＆ＷＰ９９〜Ｐ１０３、がある。
、株式会社工業開査会発行ｒｌｃ化実装技術Ｊ １９８
０年１月１５日発行 日本マイクロエレクトロニクス協
会＆ＷＰ９９〜Ｐ１０３、がある。
（発明が解決しようとする問題点〕
しかし、このような接続技術においては、ワイヤボンデ
ィング精度、ワイヤ径、ボンディングダメージ等の制約
により、充分な広さのボンディングパッドエリアが必要
であり、これらの総面積はリード数に正比例して大きく
なる傾向があるため、超多リード系のＩＣについては、
使用が不可能になるという問題点があることが、本発明
者によって明らかにされた。
ィング精度、ワイヤ径、ボンディングダメージ等の制約
により、充分な広さのボンディングパッドエリアが必要
であり、これらの総面積はリード数に正比例して大きく
なる傾向があるため、超多リード系のＩＣについては、
使用が不可能になるという問題点があることが、本発明
者によって明らかにされた。
本発明の目的は、高密度配線が可能な半導体技術を提供
することにある。
することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面から明らかになるであろう
。
明細書の記述および添付図面から明らかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を説明すれば、次の通りである。
を説明すれば、次の通りである。
すなわち、ペレットとリードとの間を絶縁物層により埋
め、この絶縁物層上に前記ペレットの電極とリードとを
電気的に接続する接続導体を選択的に形成するようにし
たものである。
め、この絶縁物層上に前記ペレットの電極とリードとを
電気的に接続する接続導体を選択的に形成するようにし
たものである。
前記した手段によれば、ペレットの電極とリードとを電
気的に接続する接続導体が絶縁物層上に二次元的に形成
されるため、各接続導体は絶縁物層によって固定的に保
持されることになり、ボンディングワイヤによる橋絡の
ようにワイヤが三次元空間に架張される場合に比べて、
線幅、線間隔等を縮小することができ、その結果、高密
度配線を実現することができる。
気的に接続する接続導体が絶縁物層上に二次元的に形成
されるため、各接続導体は絶縁物層によって固定的に保
持されることになり、ボンディングワイヤによる橋絡の
ようにワイヤが三次元空間に架張される場合に比べて、
線幅、線間隔等を縮小することができ、その結果、高密
度配線を実現することができる。
〔実施例１〕
第１図は本発明の一実施例である半導体装置を示す縦断
面図である。
面図である。
本実施例において、電子装置としてのＩＣＩはフラット
・プラスチック・パンケージ（Ｐ Ｐ Ｐ）型に構成さ
れており、リードフレーム２を備えてイル。リードフレ
ーム２は低線燐青銅を用いてプレス加工等により一体的
に打ち抜き成形されている。リードフレーム２はタブ吊
りリード３を有するタブ４と、タブ４を取り囲むように
四方に配設されている複数本のインナリード５と、イン
ナリード５に一体的にそれぞれ連設されているとともに
、４ （１１１面に突出されて整列されているアウタリ
ード６とを備えており、タブ４上には集稍回路（図示せ
ず）が作り込まれているペレット８が、報ペーストによ
る接着等のような適当な手段からなるダイボンディング
部７を介して固着されている。
・プラスチック・パンケージ（Ｐ Ｐ Ｐ）型に構成さ
れており、リードフレーム２を備えてイル。リードフレ
ーム２は低線燐青銅を用いてプレス加工等により一体的
に打ち抜き成形されている。リードフレーム２はタブ吊
りリード３を有するタブ４と、タブ４を取り囲むように
四方に配設されている複数本のインナリード５と、イン
ナリード５に一体的にそれぞれ連設されているとともに
、４ （１１１面に突出されて整列されているアウタリ
ード６とを備えており、タブ４上には集稍回路（図示せ
ず）が作り込まれているペレット８が、報ペーストによ
る接着等のような適当な手段からなるダイボンディング
部７を介して固着されている。
ペレット８の上面には電極９が保護膜１ｏを開けてｔ出
されている。タブ吊りリード３ばタブ４を下方に押し下
げるように屈曲されており、これにより、ペレット８の
電極９とインナリード５とが同一平面に保持されている
。
されている。タブ吊りリード３ばタブ４を下方に押し下
げるように屈曲されており、これにより、ペレット８の
電極９とインナリード５とが同一平面に保持されている
。
リードフレーム２におけるインナリード５の上面からタ
ブ４の下面にかけての空間には、絶縁物層１１が前記保
護膜１０と同質の材料を用いて、その上面が電極９およ
びインナリード５の上面と同一平坦面になるように形成
されており、この絶縁物層１１によりペレット８とリー
ド５群との間、および各リード５．５間は埋められてい
る。この絶縁物層１１の上面には複数本（第１図では１
本のみが図示されている。）の接Ｖｔ導体１２が、ペレ
ット８の各電極９と各インナリード５とを電気的に接続
するように、それぞれ選択的に形成されている。
ブ４の下面にかけての空間には、絶縁物層１１が前記保
護膜１０と同質の材料を用いて、その上面が電極９およ
びインナリード５の上面と同一平坦面になるように形成
されており、この絶縁物層１１によりペレット８とリー
ド５群との間、および各リード５．５間は埋められてい
る。この絶縁物層１１の上面には複数本（第１図では１
本のみが図示されている。）の接Ｖｔ導体１２が、ペレ
ット８の各電極９と各インナリード５とを電気的に接続
するように、それぞれ選択的に形成されている。
ＩＣＩはトランスファ成形等のような適当な手段により
樹脂成形されているパフケージ１３を備えており、この
バフケージ１３によりペレット８、インナリード５およ
び接続導体１２等は非気密封止されている。
樹脂成形されているパフケージ１３を備えており、この
バフケージ１３によりペレット８、インナリード５およ
び接続導体１２等は非気密封止されている。
このように構成されているＩＣＩはペレフト８に作り込
まれている集積回路を各電極９、接続導体１２およびイ
ンナリード５を介してアウタリード６によりパッケージ
１３の外部に電気的に導出されており、アウタリード６
を介して外部回路に電気的に接続されることになる。
まれている集積回路を各電極９、接続導体１２およびイ
ンナリード５を介してアウタリード６によりパッケージ
１３の外部に電気的に導出されており、アウタリード６
を介して外部回路に電気的に接続されることになる。
このように電極９とインナリード５とは絶縁物層ｌｌ上
に形成された接続導体１２により電気的に接続されるた
め、ボンディングワイヤによって接続する場合に比べ、
絶縁ギャップに相当する接続導体１２．１２の間隔、ワ
イヤ径に相当する接続導体１２の線幅を大幅に縮小させ
ることができる。その結果、高密度配線を実現すること
ができるため、配線密度の限界がペレットの集積度を制
約してしまうことを防止することにより、半導体装置に
おける集積度の向上を促進することができる。
に形成された接続導体１２により電気的に接続されるた
め、ボンディングワイヤによって接続する場合に比べ、
絶縁ギャップに相当する接続導体１２．１２の間隔、ワ
イヤ径に相当する接続導体１２の線幅を大幅に縮小させ
ることができる。その結果、高密度配線を実現すること
ができるため、配線密度の限界がペレットの集積度を制
約してしまうことを防止することにより、半導体装置に
おける集積度の向上を促進することができる。
第２図〜第５図は本発明の一実施例である半導体装置の
製造方法を示す各緩断面図および平面図である。
製造方法を示す各緩断面図および平面図である。
次ぎに、第１図に示されている前記構成にかかる半導体
装置を製造する場合について、本実施例にかかる製造方
法を説明する。
装置を製造する場合について、本実施例にかかる製造方
法を説明する。
第２図に示されているように、リードフレーム２におけ
るインナリード５の上面からタブ４の下面にかけての空
間に絶縁物層１１が保護膜１０と同質の材料を用いて、
スクリーン印刷のような厚膜形成技術等の適当な手段に
より、その上面が電極９およびインナリード５の上面と
同一平坦面になるように形成される。この絶縁物層１１
によりペレット８とリード５群との間、および各リード
５．５間は埋められるため、ペレット８および各リード
５はその位置を完全に固定化されることになる。その結
果、インナリード相互の遊動による短絡事故が確実に防
止される。
るインナリード５の上面からタブ４の下面にかけての空
間に絶縁物層１１が保護膜１０と同質の材料を用いて、
スクリーン印刷のような厚膜形成技術等の適当な手段に
より、その上面が電極９およびインナリード５の上面と
同一平坦面になるように形成される。この絶縁物層１１
によりペレット８とリード５群との間、および各リード
５．５間は埋められるため、ペレット８および各リード
５はその位置を完全に固定化されることになる。その結
果、インナリード相互の遊動による短絡事故が確実に防
止される。
この絶縁物層１１の形成作業において、絶縁物が電極９
およびインナリード５０表面に被着した場合には、適当
なエツチング処理によってこの被着物は除去される。ま
た、電極９およびインナリード５の表面は洗浄処理また
はスパフタエソチング処理等により清浄化される。
およびインナリード５０表面に被着した場合には、適当
なエツチング処理によってこの被着物は除去される。ま
た、電極９およびインナリード５の表面は洗浄処理また
はスパフタエソチング処理等により清浄化される。
第３図に示されているように、平坦面化されたペレット
８、インナリード５および絶縁物層１１の上面に、導体
膜１４がアルミニューム等のような導電材料を用いて蒸
着等のような適当な手段により均一に被着される。
８、インナリード５および絶縁物層１１の上面に、導体
膜１４がアルミニューム等のような導電材料を用いて蒸
着等のような適当な手段により均一に被着される。
続いて、導体膜１４上にはレジスト膜１５がスピンナ塗
布等のような適当な塗布手段により可及的に均一に塗布
される。
布等のような適当な塗布手段により可及的に均一に塗布
される。
第４図に示されているように、ペレット８の各電極９と
各インナリード５とをそれぞれ線分的に結ぶパターン１
７とを有するホトマスク１６を用いて、そのパターン１
７がレジスト膜１５に紫外線等による露光により転写さ
れる。続いて、その転写像が現像された後、レジスト膜
１５が除去される。 そして、ウェットまたはドライエ
ツチング処理等により前記導体膜１４の不必要な部分が
除去されることにより、第５図に示されているように、
ペレット８の電極９とインナリード５とをそれぞれ電気
的に接続する接続導体１２がそれぞれ選択的に形成され
る。
各インナリード５とをそれぞれ線分的に結ぶパターン１
７とを有するホトマスク１６を用いて、そのパターン１
７がレジスト膜１５に紫外線等による露光により転写さ
れる。続いて、その転写像が現像された後、レジスト膜
１５が除去される。 そして、ウェットまたはドライエ
ツチング処理等により前記導体膜１４の不必要な部分が
除去されることにより、第５図に示されているように、
ペレット８の電極９とインナリード５とをそれぞれ電気
的に接続する接続導体１２がそれぞれ選択的に形成され
る。
その後、絶縁物層１１の上下にパッケージ１３がトラン
スファ成形等のような適当な手段によりペレット８、イ
ンナリード５および接続導体１２を封止するように樹脂
成形され、第１図に示されている前記構成にかかるＩＣ
Ｉが製造されることになる。
スファ成形等のような適当な手段によりペレット８、イ
ンナリード５および接続導体１２を封止するように樹脂
成形され、第１図に示されている前記構成にかかるＩＣ
Ｉが製造されることになる。
前記実施例によれば次の効果が得られる。
（１１導体膜を所定形状に刻設されてなる接続導体によ
ってペレットの各電極と各リードとをそれぞれ電気的に
接続することにより、結線にａ・要な断面積を低減化す
ることができるため、高密度配線を実現することができ
、半導体装置の集積度を高めることができる。
ってペレットの各電極と各リードとをそれぞれ電気的に
接続することにより、結線にａ・要な断面積を低減化す
ることができるため、高密度配線を実現することができ
、半導体装置の集積度を高めることができる。
（２） ペレットおよびリードの全面に形成した導体
膜にリソグラフィー処理を施すことにより、パッドとリ
ードとを電気的に接続する配線を精密に形成することが
できるため、前記（１）の高密度配線技術を実現するこ
とができる。
膜にリソグラフィー処理を施すことにより、パッドとリ
ードとを電気的に接続する配線を精密に形成することが
できるため、前記（１）の高密度配線技術を実現するこ
とができる。
（３） ペレットの各電極と各リードとをそれぞれ電
気的に接続する接続導体を絶縁物層上に形成することに
より、接続導体、ペレットおよびリードを固定化するこ
とができるため、組立および封止時に加わるストレスを
回避することができるとともに、断線、短絡不良の発生
を防止することができ、その結果、製品歩留りを向上さ
せることができ、また、コストダウンを促進させること
ができる。
気的に接続する接続導体を絶縁物層上に形成することに
より、接続導体、ペレットおよびリードを固定化するこ
とができるため、組立および封止時に加わるストレスを
回避することができるとともに、断線、短絡不良の発生
を防止することができ、その結果、製品歩留りを向上さ
せることができ、また、コストダウンを促進させること
ができる。
〔実施例２〕
第６図は本発明の他の実施例であるＩＣモジュールを示
す縦断面図、第７図はその製造方法の工程の一部を示す
縦断面図である。
す縦断面図、第７図はその製造方法の工程の一部を示す
縦断面図である。
本実施例において、本発明にかがる電子装置としてのＩ
Ｃモジュール２１は絶縁基板２２を備えており、この基
板２２はペレット８と同質のシリコン等のような絶縁材
料を用いてペレットよりも若干厚めの板形状に一体成形
されている。絶縁基板２２の外周辺部には複数のり一部
２３が互いに絶縁されるように配されて茎着等のような
適当な手段によりそれぞれ形成されている。
Ｃモジュール２１は絶縁基板２２を備えており、この基
板２２はペレット８と同質のシリコン等のような絶縁材
料を用いてペレットよりも若干厚めの板形状に一体成形
されている。絶縁基板２２の外周辺部には複数のり一部
２３が互いに絶縁されるように配されて茎着等のような
適当な手段によりそれぞれ形成されている。
絶縁基板２２には複数の収容部２４が上下を貫通するよ
うにそれぞれ開設されており、収容部２４にはペレット
８が、その上面が基板２２の上面と略一致するように配
されて収容されている。また、収容部２４内にはエポキ
シ樹脂等のような絶縁材料からなる固着材が先議されて
固着材層２５が形成されており、この固着材Ｊｉ２５に
よりペレット８は絶縁基板２２に固着されている。そし
て、この固着材層２５はその上面がペレット８および絶
縁基板２２の上面と同一平坦面になるように形成されて
おり、したがって、固着材層２５および絶縁基板２２は
協働して上面が平坦な絶縁物ｒ１１１八を実質的に構成
していることになる。
うにそれぞれ開設されており、収容部２４にはペレット
８が、その上面が基板２２の上面と略一致するように配
されて収容されている。また、収容部２４内にはエポキ
シ樹脂等のような絶縁材料からなる固着材が先議されて
固着材層２５が形成されており、この固着材Ｊｉ２５に
よりペレット８は絶縁基板２２に固着されている。そし
て、この固着材層２５はその上面がペレット８および絶
縁基板２２の上面と同一平坦面になるように形成されて
おり、したがって、固着材層２５および絶縁基板２２は
協働して上面が平坦な絶縁物ｒ１１１八を実質的に構成
していることになる。
この絶縁物１ｉ１１Ａの上面には複数本の接続導体１２
Ａが、ペレット８の各電極９と各リード２３とを電気的
に接続するようにそれぞれ選択的に形成されている。こ
こで、接続導体１２Ａの一部のものは隣り合うペレット
８．８間士の容重１９．９相互を電気的に接続する配線
を兼用することになる。
Ａが、ペレット８の各電極９と各リード２３とを電気的
に接続するようにそれぞれ選択的に形成されている。こ
こで、接続導体１２Ａの一部のものは隣り合うペレット
８．８間士の容重１９．９相互を電気的に接続する配線
を兼用することになる。
このようにして、ＩＣモジュール２１は各ペレット８に
作り込まれている集積回路を各電極９、接続導体１２Ａ
およびリード２３を介して外部に電気的に導出されると
ともに、各ペレットの集積回路が相互に連携されること
になる。
作り込まれている集積回路を各電極９、接続導体１２Ａ
およびリード２３を介して外部に電気的に導出されると
ともに、各ペレットの集積回路が相互に連携されること
になる。
このように構成されたＩＣモジュール２１は各ペレット
８、リード２３の一部および各接続導体１２Ａにつき、
樹脂を用いたポツティングやトランスフ１成形等による
封止、または絶縁基板２２上へ被覆するように固着した
キャップによる気密封止を必要に応して施される。
８、リード２３の一部および各接続導体１２Ａにつき、
樹脂を用いたポツティングやトランスフ１成形等による
封止、または絶縁基板２２上へ被覆するように固着した
キャップによる気密封止を必要に応して施される。
次ぎに、前記構成にかかるＩＣモジュールについての製
造方法の一実施例を説明する。
造方法の一実施例を説明する。
第７図に示されているように、絶縁基板２２が伏せられ
た状態において、その収容部２ぺ内にペレット８が電極
９を下向きにして挿入され、その収容部２４内に）Ｈ脂
等がボッティング等の適当な手段により先議されること
により、固着材ｒｉ２５が形成される。これにより、固
着材層２５、絶縁基板２およびペレット８における上面
は同一平坦面に容易に設定されることになる。
た状態において、その収容部２ぺ内にペレット８が電極
９を下向きにして挿入され、その収容部２４内に）Ｈ脂
等がボッティング等の適当な手段により先議されること
により、固着材ｒｉ２５が形成される。これにより、固
着材層２５、絶縁基板２およびペレット８における上面
は同一平坦面に容易に設定されることになる。
次いで、清浄化処理等を必要に応じて施された後、絶縁
基板２２、ペレット８および固着１才層２５上に蒸着等
のような適当な手段により被着された導体膜（図示せず
）について、前記実施例１に準するリソグラフィー処理
が施されることにより、接続導体１２Ａが選択的に形成
され、第６図に示されているような前記構成にかかるＩ
Ｃモジュール２１が製造される。
基板２２、ペレット８および固着１才層２５上に蒸着等
のような適当な手段により被着された導体膜（図示せず
）について、前記実施例１に準するリソグラフィー処理
が施されることにより、接続導体１２Ａが選択的に形成
され、第６図に示されているような前記構成にかかるＩ
Ｃモジュール２１が製造される。
本実施例によれば、複数のペレットが接続導体によって
相互並びにリードに電気的に接続されるため、複数個の
ＩＣについての高密度実装を実現させることができる。
相互並びにリードに電気的に接続されるため、複数個の
ＩＣについての高密度実装を実現させることができる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
体的に説明したが、本発明は前記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。
例えば、接続導体を形成する方法としては、リソグラフ
ィー技術を用いるに限らず、メタルマスク技術やレーザ
加工技術等を用いてもよい。
ィー技術を用いるに限らず、メタルマスク技術やレーザ
加工技術等を用いてもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＰＰＰＩＣおよびＩ
Ｃモジュールに適用した場合について説明したが、それ
に限定されるものではな（、デュアル・イン・ライン・
パフケージその他のＩＣ１気密封止型パツケージを有す
る電子装置、ハイブリッ）ＩＣ等電子装置全般並びにそ
の製造技術に適用することができる。
をその背景となった利用分野であるＰＰＰＩＣおよびＩ
Ｃモジュールに適用した場合について説明したが、それ
に限定されるものではな（、デュアル・イン・ライン・
パフケージその他のＩＣ１気密封止型パツケージを有す
る電子装置、ハイブリッ）ＩＣ等電子装置全般並びにそ
の製造技術に適用することができる。
本圃において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、次の通りである。
て得られる効果を簡単に説明すれば、次の通りである。
ペレットと配線との間を絶縁物層により埋め、この絶縁
物層上にペレットの電極と配線とを電気的に接続する接
続導体を選択的に形成することにより、接続導体が絶縁
物層上に二次元的に形成されて固定的に保持されるため
、結線に必要な線幅、および絶縁に必要な線間隔等を縮
小することができ、高密度配線を実現することができる
。
物層上にペレットの電極と配線とを電気的に接続する接
続導体を選択的に形成することにより、接続導体が絶縁
物層上に二次元的に形成されて固定的に保持されるため
、結線に必要な線幅、および絶縁に必要な線間隔等を縮
小することができ、高密度配線を実現することができる
。
第１図は本発明の一実施例である半導体装置を示す縦断
面図、 第２図、第３図、第４図および第５図は本発明の一実施
例である半導体装置の製造方法を示す各縦断面図および
平面図である。 第６図は本発明の他の実施例であるＩＣモジュールを示
す縦断面図、 第７図はその製造方法の工程の一部を示す縦断面図であ
る。 １・・・ＩＣ（電子装置）、２・・・リードフレーム、
３・・・タブ吊りリード、４・・・タブ、５・・・イン
ナリード（配線）、６・・・アウタリード、７・・・ボ
ンディング部、８・・・ペレット、９・・・電極、ＩＯ
・・・保護膜、１１．１１Ａ・・・絶縁物層、１２．１
２Ａ・・・接続導体、１３・・・パッケージ、１４・・
・導体膜、１５・・・レジスト膜、１６・・・ホトマス
ク、１７・・・パターン、２１・・・ＩＣモジュール、
２２・・・絶縁基板、２３・・・リード（配線）、２４
・・・収容部、２５・・・固着物層。
面図、 第２図、第３図、第４図および第５図は本発明の一実施
例である半導体装置の製造方法を示す各縦断面図および
平面図である。 第６図は本発明の他の実施例であるＩＣモジュールを示
す縦断面図、 第７図はその製造方法の工程の一部を示す縦断面図であ
る。 １・・・ＩＣ（電子装置）、２・・・リードフレーム、
３・・・タブ吊りリード、４・・・タブ、５・・・イン
ナリード（配線）、６・・・アウタリード、７・・・ボ
ンディング部、８・・・ペレット、９・・・電極、ＩＯ
・・・保護膜、１１．１１Ａ・・・絶縁物層、１２．１
２Ａ・・・接続導体、１３・・・パッケージ、１４・・
・導体膜、１５・・・レジスト膜、１６・・・ホトマス
ク、１７・・・パターン、２１・・・ＩＣモジュール、
２２・・・絶縁基板、２３・・・リード（配線）、２４
・・・収容部、２５・・・固着物層。
Claims (1)
- 【特許請求の範囲】 １、ペレットと配線との間が絶縁物層で埋められており
、その絶縁物層上に前記ペレットの電極と前記配線とを
電気的に接続する接続導体が選択的に形成されているこ
とを特徴とする電子装置。 ２、ペレットの電極と配線とが、同一平面に含まれるよ
うに配設されていることを特徴とする特許請求の範囲第
１項記載の電子装置。 ３、絶縁物層が、配線を構成しているリードフレームに
おける絶縁ギャップ空間に充填されていることを特徴と
する特許請求の範囲第１項記載の電子装置。 ４、絶縁物層が、ペレットが嵌入された凹所を有する絶
縁基板およびその凹所に充填された固形物により構成さ
れていることを特徴とする特許請求の範囲第１項記載の
電子装置。 ５、ペレットと配線との間に絶縁物を充填して絶縁物層
により埋める工程と、この絶縁物層上に前記ペレットの
電極と前記配線とを電気的に接続するように接続導体を
選択的に形成する工程とを備えていることを特徴とする
電子装置の製造方法。 ６、ペレット、配線および絶縁物層上に導体膜を被着し
た後、この導体膜をリソグラフィー処理によって選択的
に除去することにより、接続導体を選択的に形成するこ
とを特徴とする特許請求の範囲第５項記載の電子装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61197141A JPS6353939A (ja) | 1986-08-25 | 1986-08-25 | 電子装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61197141A JPS6353939A (ja) | 1986-08-25 | 1986-08-25 | 電子装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6353939A true JPS6353939A (ja) | 1988-03-08 |
Family
ID=16369441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61197141A Pending JPS6353939A (ja) | 1986-08-25 | 1986-08-25 | 電子装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6353939A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04136824U (ja) * | 1991-06-14 | 1992-12-21 | サンケン電気株式会社 | 絶縁チユ−ブ |
| US5227662A (en) * | 1990-05-24 | 1993-07-13 | Nippon Steel Corporation | Composite lead frame and semiconductor device using the same |
| WO1995008856A1 (en) * | 1993-09-20 | 1995-03-30 | Tessera, Inc. | Method of forming interface between die and chip carrier |
| EP0637196A4 (en) * | 1993-01-15 | 1995-04-19 | Vilyam Lazarevich Sanderov | PROCESS FOR PRODUCING INTEGRATED MICROCIRCUITS. |
-
1986
- 1986-08-25 JP JP61197141A patent/JPS6353939A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5227662A (en) * | 1990-05-24 | 1993-07-13 | Nippon Steel Corporation | Composite lead frame and semiconductor device using the same |
| JPH04136824U (ja) * | 1991-06-14 | 1992-12-21 | サンケン電気株式会社 | 絶縁チユ−ブ |
| EP0637196A4 (en) * | 1993-01-15 | 1995-04-19 | Vilyam Lazarevich Sanderov | PROCESS FOR PRODUCING INTEGRATED MICROCIRCUITS. |
| WO1995008856A1 (en) * | 1993-09-20 | 1995-03-30 | Tessera, Inc. | Method of forming interface between die and chip carrier |
| US5477611A (en) * | 1993-09-20 | 1995-12-26 | Tessera, Inc. | Method of forming interface between die and chip carrier |
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