JPS6353155U - - Google Patents
Info
- Publication number
- JPS6353155U JPS6353155U JP14457086U JP14457086U JPS6353155U JP S6353155 U JPS6353155 U JP S6353155U JP 14457086 U JP14457086 U JP 14457086U JP 14457086 U JP14457086 U JP 14457086U JP S6353155 U JPS6353155 U JP S6353155U
- Authority
- JP
- Japan
- Prior art keywords
- data bus
- pull
- circuit
- monitoring circuit
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 3
Description
第１図は本考案の原理図、第２図は本考案実施
例を示す図、第３図は従来技術を示す図である。 図において、１，１１はデータバス、２，２１
は監視回路、３，３１，３２はプルアツプまたは
プルダウン回路、４はＲＡＭ、５，６，７はレジ
スタＡ，Ｂ，Ｃ、８，９，１０は出力ゲート回路
、Ｒはプルアツプまたはプルダウン抵抗、ＳＷは
スイツチをそれぞれ示す。
例を示す図、第３図は従来技術を示す図である。 図において、１，１１はデータバス、２，２１
は監視回路、３，３１，３２はプルアツプまたは
プルダウン回路、４はＲＡＭ、５，６，７はレジ
スタＡ，Ｂ，Ｃ、８，９，１０は出力ゲート回路
、Ｒはプルアツプまたはプルダウン抵抗、ＳＷは
スイツチをそれぞれ示す。
Claims (1)
- データバス１にデータ信号が存在するか否かを
監視する監視回路２と、該監視回路により制御さ
れデータバス１にデータ信号が存在しないときの
みデータバス１に接続されるプルアツプまたはプ
ルダウン回路３とを有するデータバス電位制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14457086U JPS6353155U (ja) | 1986-09-19 | 1986-09-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14457086U JPS6353155U (ja) | 1986-09-19 | 1986-09-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6353155U true JPS6353155U (ja) | 1988-04-09 |
Family
ID=31055293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14457086U Pending JPS6353155U (ja) | 1986-09-19 | 1986-09-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6353155U (ja) |
-
1986
- 1986-09-19 JP JP14457086U patent/JPS6353155U/ja active Pending