JPH0473228U - - Google Patents
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- Publication number
- JPH0473228U JPH0473228U JP11511890U JP11511890U JPH0473228U JP H0473228 U JPH0473228 U JP H0473228U JP 11511890 U JP11511890 U JP 11511890U JP 11511890 U JP11511890 U JP 11511890U JP H0473228 U JPH0473228 U JP H0473228U
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- JP
- Japan
- Prior art keywords
- bus
- enable signal
- bus driver
- buffer
- resistor
- Prior art date
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- Pending
Links
- 239000000872 buffer Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Description
第１図および第２図は本考案の一実施例のブロ
ツク図、第３図は従来のバスドライバー回路の一
例のブロツク図である。 １……第１のバツフア、２，３，４，５……第
２のバツフア、６，７，８，９……プルアツプ抵
抗、１０……バスドライバー。
ツク図、第３図は従来のバスドライバー回路の一
例のブロツク図である。 １……第１のバツフア、２，３，４，５……第
２のバツフア、６，７，８，９……プルアツプ抵
抗、１０……バスドライバー。
Claims (1)
- イネーブル信号を出力する第１のバツフアと、
入力信号を前記イネーブル信号で制御されてバス
経由で外部デバイスに出力するトライステートの
複数の第２のバツフアと、前記各バスと電源とを
接続するプルアツプ抵抗とが内蔵されたバスドラ
イバーとを有することを特徴とするバスドライバ
ー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11511890U JPH0473228U (ja) | 1990-10-31 | 1990-10-31 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11511890U JPH0473228U (ja) | 1990-10-31 | 1990-10-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0473228U true JPH0473228U (ja) | 1992-06-26 |
Family
ID=31862858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11511890U Pending JPH0473228U (ja) | 1990-10-31 | 1990-10-31 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0473228U (ja) |
-
1990
- 1990-10-31 JP JP11511890U patent/JPH0473228U/ja active Pending