JPH02137126U - - Google Patents
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- Publication number
- JPH02137126U JPH02137126U JP4487789U JP4487789U JPH02137126U JP H02137126 U JPH02137126 U JP H02137126U JP 4487789 U JP4487789 U JP 4487789U JP 4487789 U JP4487789 U JP 4487789U JP H02137126 U JPH02137126 U JP H02137126U
- Authority
- JP
- Japan
- Prior art keywords
- input
- circuit
- digital signal
- bus interface
- pulse counter
- Prior art date
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- Pending
Links
- 244000145845 chattering Species 0.000 claims description 3
- 230000002265 prevention Effects 0.000 claims description 3
- 230000001186 cumulative effect Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Landscapes
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Description
第１図は、本考案に係るデイジタル信号入力回
路の一実施例を示す回路ブロツク図である。第２
図は、従来のデイジタル信号入力回路を示すブロ
ツク図である。 １……チヤタリング防止回路、２……ｎビツト
パルスカウンタ、３……バスインタフエース回路
、４……状態入力路。
路の一実施例を示す回路ブロツク図である。第２
図は、従来のデイジタル信号入力回路を示すブロ
ツク図である。 １……チヤタリング防止回路、２……ｎビツト
パルスカウンタ、３……バスインタフエース回路
、４……状態入力路。
Claims (1)
- 連続入力、パルス入力及び積算入力を行うデイ
ジタル信号入力回路において、チヤタリング防止
回路、ｎビツトパルスカウンタ及びバスインタフ
エース回路を直列に接続すると共に上記チヤタリ
ング防止回路及びｎビツトパルスカウンタを経由
せず直線上記バスインタフエース回路に接続され
る状態入力路を設けたことを特徴とするデイジタ
ル信号入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4487789U JPH02137126U (ja) | 1989-04-17 | 1989-04-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4487789U JPH02137126U (ja) | 1989-04-17 | 1989-04-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02137126U true JPH02137126U (ja) | 1990-11-15 |
Family
ID=31558565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4487789U Pending JPH02137126U (ja) | 1989-04-17 | 1989-04-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02137126U (ja) |
-
1989
- 1989-04-17 JP JP4487789U patent/JPH02137126U/ja active Pending