JPS6352499B2 - - Google Patents
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- JPS6352499B2 JPS6352499B2 JP58219148A JP21914883A JPS6352499B2 JP S6352499 B2 JPS6352499 B2 JP S6352499B2 JP 58219148 A JP58219148 A JP 58219148A JP 21914883 A JP21914883 A JP 21914883A JP S6352499 B2 JPS6352499 B2 JP S6352499B2
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- 230000007704 transition Effects 0.000 claims description 15
- 230000002265 prevention Effects 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 7
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- 238000004891 communication Methods 0.000 description 2
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- 238000012545 processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はたたみ込み符号を受信し、ビタビ復号
法を用いて原信号を得るビタビ復号回路に係り、
詳しくは、該ビタビ復号回路の回路の簡易化、な
らびに動作速度の高速化を可能とする回路構成に
関する。
法を用いて原信号を得るビタビ復号回路に係り、
詳しくは、該ビタビ復号回路の回路の簡易化、な
らびに動作速度の高速化を可能とする回路構成に
関する。
ビタビ復号回路は、たたみ込み符号に対して非
常に高い符号化利得が得られる一種の誤り訂正回
路であり、すでに衛星通信等の分野で一部実用化
されている（ANDREW J.VITERBI
“Convolutional Codes and Their
Performance in Communication Systems”
IEEE TRANSACTIONS ON
COMMUNICATIONS TECHNOLOGY、Vol.
Com−19、No.５、October 1971、pp.751−772、
及び、A.J.VITERBI“Error bounds for
convolutional codes and an asymptotically
optimum decoding algorithm、”IEEE
TRANS.INFORM.THEORY、Vol.IT−13、
Apr.1967、pp260−269）。
常に高い符号化利得が得られる一種の誤り訂正回
路であり、すでに衛星通信等の分野で一部実用化
されている（ANDREW J.VITERBI
“Convolutional Codes and Their
Performance in Communication Systems”
IEEE TRANSACTIONS ON
COMMUNICATIONS TECHNOLOGY、Vol.
Com−19、No.５、October 1971、pp.751−772、
及び、A.J.VITERBI“Error bounds for
convolutional codes and an asymptotically
optimum decoding algorithm、”IEEE
TRANS.INFORM.THEORY、Vol.IT−13、
Apr.1967、pp260−269）。
このビタビ復号回路に対応するたたみ込み符号
器の一例を第１図に示す。即ち、たたみ込み符号
器はＫ段のシフトレジスタ１０２および排他的論
理和回路１０３，１０４から成り、原信号の入力
をＢビツト、出力をNtビツトとした時、伝送効
率Ｒ（Ｒ＝Ｂ／Nt）のたたみ込み符号を生成する
回路である。第１図の例は拘束長Ｋ（シフトレジ
スタ段数）＝３、Ｒ＝1/2の場合を示している。た
たみ込み符号は、たたみ込み符号器のＫ段シフト
レジスタ１０２の内容に対応してNs（Ns＝
2B-(K-1)）個の状態を有しており、信号入力端子
１０１に新しい原信号Ｉが入力する毎に、ある状
態からある状態への遷移をくり返している。
器の一例を第１図に示す。即ち、たたみ込み符号
器はＫ段のシフトレジスタ１０２および排他的論
理和回路１０３，１０４から成り、原信号の入力
をＢビツト、出力をNtビツトとした時、伝送効
率Ｒ（Ｒ＝Ｂ／Nt）のたたみ込み符号を生成する
回路である。第１図の例は拘束長Ｋ（シフトレジ
スタ段数）＝３、Ｒ＝1/2の場合を示している。た
たみ込み符号は、たたみ込み符号器のＫ段シフト
レジスタ１０２の内容に対応してNs（Ns＝
2B-(K-1)）個の状態を有しており、信号入力端子
１０１に新しい原信号Ｉが入力する毎に、ある状
態からある状態への遷移をくり返している。
ビタビ復号回路は、受信されたたたみ込み符号
から、起り得る状態遷移のうち最も尤度（もつと
もらしさ）の高いものを判定することにより原信
号を得る最尤複号回路である。
から、起り得る状態遷移のうち最も尤度（もつと
もらしさ）の高いものを判定することにより原信
号を得る最尤複号回路である。
第２図に従来のビタビ復号回路の基本構成例を
示す。図中、２０１，２０２は受信たたみ込み符
号入力端子、２０３はブランチ尤度生成回路、２
２１，２２２，２２３，２２４はブランチ尤度信
号、２０５は加算・比較・選択回路（以下ACS
回路と記す）群、２３１，２３２，２３３，２３
４はパス尤度信号、２４１，２４２，２４３，２
４４はパスセレクト信号、２０８はパスメモリ回
路、２６１，２６２，２６３，２６４はパスメモ
リ系列最終ビツト信号、２１０は最尤判定回路、
２１１は復号出力端子である。
示す。図中、２０１，２０２は受信たたみ込み符
号入力端子、２０３はブランチ尤度生成回路、２
２１，２２２，２２３，２２４はブランチ尤度信
号、２０５は加算・比較・選択回路（以下ACS
回路と記す）群、２３１，２３２，２３３，２３
４はパス尤度信号、２４１，２４２，２４３，２
４４はパスセレクト信号、２０８はパスメモリ回
路、２６１，２６２，２６３，２６４はパスメモ
リ系列最終ビツト信号、２１０は最尤判定回路、
２１１は復号出力端子である。
第２図は第１図のたたみ込み符号器に対応する
Ｒ＝1/2、Ｋ＝３の復号器の例を示しており、
ACS回路群２０５の内部にはNs＝４個のACS回
路２５１〜２５４が設けられている。ACS回路
２５１〜２５４はそれぞれたたみ込み符号の状態
に対応しており、各ACS回路間はたたみ込み符
号の状態遷移に対応して結線がなされている。パ
スメモリ回路２０８は、たたみ込み符号が過去Ｔ
ビツト（Ｔ＝５×Ｋ〜６×Ｋ）にわたつて状態遷
移してきた履歴を表わす原信号の系列であるとこ
ろのパスメモリ系列を各状態に対応してNs個記
憶する回路であり、例えば選択機能付きシフトレ
ジスタが縦続接続され、全部でNs個の系列をな
し、そのシフトレジスタ系列の相互間がたたみ込
み符号の状態遷移に合せて結合されている。
Ｒ＝1/2、Ｋ＝３の復号器の例を示しており、
ACS回路群２０５の内部にはNs＝４個のACS回
路２５１〜２５４が設けられている。ACS回路
２５１〜２５４はそれぞれたたみ込み符号の状態
に対応しており、各ACS回路間はたたみ込み符
号の状態遷移に対応して結線がなされている。パ
スメモリ回路２０８は、たたみ込み符号が過去Ｔ
ビツト（Ｔ＝５×Ｋ〜６×Ｋ）にわたつて状態遷
移してきた履歴を表わす原信号の系列であるとこ
ろのパスメモリ系列を各状態に対応してNs個記
憶する回路であり、例えば選択機能付きシフトレ
ジスタが縦続接続され、全部でNs個の系列をな
し、そのシフトレジスタ系列の相互間がたたみ込
み符号の状態遷移に合せて結合されている。
以下、第２図の動作を説明する。ブランチ尤度
生成回路２０３では、端子２０１，２０２から時
刻ｔに入力する受信信号より、時刻ｔのある状態
からある状態への遷移がどれだけの尤度がもつか
を表わすブランチ尤度信号２２１〜２２４を生成
する。ACS回路群２０５の各ACS回路２５１〜
２５４には、それぞれパスメモリ回路２０８に記
憶されている時刻ｔ−１の各状態のパスメモリ系
列の尤度であるパス尤度信号２３１〜２３４と時
刻ｔのブランチ尤度信号２２１〜２２４が入力さ
れる。ACS回路２５１〜２５４では、各状態遷
移に対応して時刻ｔ−１のパス尤度信号と時刻ｔ
のブランチ尤度信号を加算し、時刻ｔのパス尤度
信号を生成する。そして、これらのパス尤度信号
を比較し、尤度の大きい状態遷移を各ACS回路
２５１〜２５４で１個ずつ選択し、この生き残り
の状態遷移の時刻ｔにおけるパス尤度信号２３１
〜２３４を出力する。また、各ACS回路２５１
〜２５４ではどの状態遷移が生き残つたかを示す
情報をパスセレクト信号２４１〜２４４として出
力し、これがパスメモリ回路２０８に入力され
る。パスメモリ回路２０８はパスセレクト信号２
４１〜２４４に従つて生き残りのパスメモリ系列
を更新、記憶する。一方ACS回路群２０５で算
出されたパス尤度信号２３１〜２３４は最尤判定
回路２１０に供給される。最尤判定回路２１０は
パスメモリ回路２０８に蓄えられた各パスメモリ
系列の中から最も尤度の高い系列を判定して、そ
のパスメモリ系列の最終のビツト２６１〜２６４
のいずれかを出力に決定する回路である。
生成回路２０３では、端子２０１，２０２から時
刻ｔに入力する受信信号より、時刻ｔのある状態
からある状態への遷移がどれだけの尤度がもつか
を表わすブランチ尤度信号２２１〜２２４を生成
する。ACS回路群２０５の各ACS回路２５１〜
２５４には、それぞれパスメモリ回路２０８に記
憶されている時刻ｔ−１の各状態のパスメモリ系
列の尤度であるパス尤度信号２３１〜２３４と時
刻ｔのブランチ尤度信号２２１〜２２４が入力さ
れる。ACS回路２５１〜２５４では、各状態遷
移に対応して時刻ｔ−１のパス尤度信号と時刻ｔ
のブランチ尤度信号を加算し、時刻ｔのパス尤度
信号を生成する。そして、これらのパス尤度信号
を比較し、尤度の大きい状態遷移を各ACS回路
２５１〜２５４で１個ずつ選択し、この生き残り
の状態遷移の時刻ｔにおけるパス尤度信号２３１
〜２３４を出力する。また、各ACS回路２５１
〜２５４ではどの状態遷移が生き残つたかを示す
情報をパスセレクト信号２４１〜２４４として出
力し、これがパスメモリ回路２０８に入力され
る。パスメモリ回路２０８はパスセレクト信号２
４１〜２４４に従つて生き残りのパスメモリ系列
を更新、記憶する。一方ACS回路群２０５で算
出されたパス尤度信号２３１〜２３４は最尤判定
回路２１０に供給される。最尤判定回路２１０は
パスメモリ回路２０８に蓄えられた各パスメモリ
系列の中から最も尤度の高い系列を判定して、そ
のパスメモリ系列の最終のビツト２６１〜２６４
のいずれかを出力に決定する回路である。
第３図は第２図におけるACS回路群２０５の
詳細説明図である。便宜上、第３図ではACS回
路２５１についてのみ具体的構成を示す。図中、
３０１，３０２は加算器、３０３は比較器、３０
４は選択器、３０５はオーバーフロー防止用減算
器、３０６はレジスタ、３０７，３０８は加算器
出力、３０９は比較器出力、３１０は選択器出
力、３２１，３２３，３２４，３２５はオーバー
フロー監視信号、３１１はオーバーフロー監視回
路、３１２はオーバーフロー制御信号、３１３は
オーバーフロー防止用減算器出力である。
詳細説明図である。便宜上、第３図ではACS回
路２５１についてのみ具体的構成を示す。図中、
３０１，３０２は加算器、３０３は比較器、３０
４は選択器、３０５はオーバーフロー防止用減算
器、３０６はレジスタ、３０７，３０８は加算器
出力、３０９は比較器出力、３１０は選択器出
力、３２１，３２３，３２４，３２５はオーバー
フロー監視信号、３１１はオーバーフロー監視回
路、３１２はオーバーフロー制御信号、３１３は
オーバーフロー防止用減算器出力である。
第３図の動作は次の通りである。ACS回路２
５１の加算器３０１へは、たたみ込み符号の状態
遷移に従い、時刻ｔのブランチ尤度信号２２１と
時刻ｔ−１のパス尤度信号２３１が、加算器３０
２へは、時刻ｔのブランチ尤度信号２２２と時刻
ｔ−１のパス尤度信号２３３がそれぞれ入力さ
れ、それぞれの状態遷移に対応する時刻ｔのパス
尤度信号が加算結果３０７，３０８として出力さ
れる。加算器出力３０７，３０８は、それぞれ比
較器３０３、選択器３０４へ入力され、比較器３
０３の出力である比較結果３０９に従い、選択器
３０４において３０７，３０８のうち大きい方が
選択器出力３１０として出力される。選択器出力
３１０はオーバーフロー防止用減算器３０５に入
力される。オーバーフロー防止用減算器３０５で
はオーバーフロー制御信号３１２に従つて、時刻
ｔ＋１において全ての加算器での演算にオーバー
フローを生じないように所定の値を選択器出力３
１０から減算する。オーバーフロー防止用減算器
３０５の出力３１３はレジスタ３０６に入力さ
れ、その出力が時刻ｔにおける生き残りの状態遷
移のパス尤度信号２３１として出力される。この
パス尤度信号２３１は、同様にして他のACS回
路２５２〜２５４で得られたパス尤度信号２３２
〜２３４とともにそれぞれ所定のフイードバツク
結線により各ACS回路２５１〜２５４および最
尤判定回路２１０へ入力される。また、比較器出
力３０９はレジスタ３０６を経由し、パスセレク
ト信号２４１として、他のACS回路２５２〜２
５４で得られた同様のパスセレクト信号２４２〜
２４４とともにパスメモリ回路２０８へ与えられ
る。
５１の加算器３０１へは、たたみ込み符号の状態
遷移に従い、時刻ｔのブランチ尤度信号２２１と
時刻ｔ−１のパス尤度信号２３１が、加算器３０
２へは、時刻ｔのブランチ尤度信号２２２と時刻
ｔ−１のパス尤度信号２３３がそれぞれ入力さ
れ、それぞれの状態遷移に対応する時刻ｔのパス
尤度信号が加算結果３０７，３０８として出力さ
れる。加算器出力３０７，３０８は、それぞれ比
較器３０３、選択器３０４へ入力され、比較器３
０３の出力である比較結果３０９に従い、選択器
３０４において３０７，３０８のうち大きい方が
選択器出力３１０として出力される。選択器出力
３１０はオーバーフロー防止用減算器３０５に入
力される。オーバーフロー防止用減算器３０５で
はオーバーフロー制御信号３１２に従つて、時刻
ｔ＋１において全ての加算器での演算にオーバー
フローを生じないように所定の値を選択器出力３
１０から減算する。オーバーフロー防止用減算器
３０５の出力３１３はレジスタ３０６に入力さ
れ、その出力が時刻ｔにおける生き残りの状態遷
移のパス尤度信号２３１として出力される。この
パス尤度信号２３１は、同様にして他のACS回
路２５２〜２５４で得られたパス尤度信号２３２
〜２３４とともにそれぞれ所定のフイードバツク
結線により各ACS回路２５１〜２５４および最
尤判定回路２１０へ入力される。また、比較器出
力３０９はレジスタ３０６を経由し、パスセレク
ト信号２４１として、他のACS回路２５２〜２
５４で得られた同様のパスセレクト信号２４２〜
２４４とともにパスメモリ回路２０８へ与えられ
る。
さらに、全ACS回路２５１〜２５４の時刻ｔ
におけるパス尤度信号出力２３１〜２３４の一部
または全部は、オーバーフロー監視信号３２１〜
３２４としてオーバーフロー監視回路３１１へ入
力される。オーバーフロー監視回路３１１では時
刻ｔ＋１における全ての加算器３０１，３０２で
の演算でオーバーフローが生じるかどうか、ある
いは、オーバーフローまでどのくらいの余裕があ
るか等を判定し、その結果をオーバーフロー制御
信号３１２として出力する。このオーバーフロー
制御信号３１２は全てのACS回路２５１〜２５
４へフイードバツクされ、時刻ｔ＋１におけるオ
ーバーフローの処理に用いられる。
におけるパス尤度信号出力２３１〜２３４の一部
または全部は、オーバーフロー監視信号３２１〜
３２４としてオーバーフロー監視回路３１１へ入
力される。オーバーフロー監視回路３１１では時
刻ｔ＋１における全ての加算器３０１，３０２で
の演算でオーバーフローが生じるかどうか、ある
いは、オーバーフローまでどのくらいの余裕があ
るか等を判定し、その結果をオーバーフロー制御
信号３１２として出力する。このオーバーフロー
制御信号３１２は全てのACS回路２５１〜２５
４へフイードバツクされ、時刻ｔ＋１におけるオ
ーバーフローの処理に用いられる。
以上、従来のビタビ復号回路について説明した
が、かかるビタビ復号回路の動作速度は主に
ACS回路の動作速度により制限される。ところ
で、上述のように従来のビタビ復号回路のACS
回路は加算、比較、選択、オーバーフロー防止用
減算を経てフイードバツクするループにより構成
されており、ACS回路にオーバーフロー防止用
減算器を必要とし、回路が複雑になるとともに、
ACS回路群のフイードバツクループの論理段数
が大きくなり、高速な動作が制限される等の欠点
がある。
が、かかるビタビ復号回路の動作速度は主に
ACS回路の動作速度により制限される。ところ
で、上述のように従来のビタビ復号回路のACS
回路は加算、比較、選択、オーバーフロー防止用
減算を経てフイードバツクするループにより構成
されており、ACS回路にオーバーフロー防止用
減算器を必要とし、回路が複雑になるとともに、
ACS回路群のフイードバツクループの論理段数
が大きくなり、高速な動作が制限される等の欠点
がある。
本発明の目的は、上記ビタビ復号回路におい
て、そのACS回路群の簡易化と動作の高速化を
図ることにある。
て、そのACS回路群の簡易化と動作の高速化を
図ることにある。
しかして、本発明はオーバーフロー監視信号を
全ACS回路の初段の加算器の出力からとり、オ
ーバーフロー監視回路の出力であるオーバーフロ
ー制御信号に従つて、全ACS回路の初段の加算
器の演算を切り替えることにより、ビタビ復号回
路のACS回路群における演算のオーバーフロー
の処理を実現するものである。
全ACS回路の初段の加算器の出力からとり、オ
ーバーフロー監視回路の出力であるオーバーフロ
ー制御信号に従つて、全ACS回路の初段の加算
器の演算を切り替えることにより、ビタビ復号回
路のACS回路群における演算のオーバーフロー
の処理を実現するものである。
第４図は本発明の実施例であり、Ｒ＝1/2、Ｋ
＝３のビタビ復号回路のACS回路群を示してい
る。即ち、第４図は第３図に対応する回路であ
る。図中、４０１，４０２は加減算器、４２１，
４２２，４２３，４２４，４２５，４２６，４２
７，４２８はオーバーフロー監視信号、４１１は
オーバーフロー監視回路である。４１２は１ビツ
トのオーバーフロー制御信号であり、例えば時刻
ｔにおいて論理“０”の時は、時刻ｔにおいての
演算でオーバーフローはなし、論理“１”の時は
オーバーフローの恐れがあることを示している。
これら以外の構成は第３図と同じである。
＝３のビタビ復号回路のACS回路群を示してい
る。即ち、第４図は第３図に対応する回路であ
る。図中、４０１，４０２は加減算器、４２１，
４２２，４２３，４２４，４２５，４２６，４２
７，４２８はオーバーフロー監視信号、４１１は
オーバーフロー監視回路である。４１２は１ビツ
トのオーバーフロー制御信号であり、例えば時刻
ｔにおいて論理“０”の時は、時刻ｔにおいての
演算でオーバーフローはなし、論理“１”の時は
オーバーフローの恐れがあることを示している。
これら以外の構成は第３図と同じである。
以下、第４図の動作を説明する。オーバーフロ
ー制御信号４１２が“０”（オーバーフローなし）
の場合、各ACS回路２５１〜２５４の初段の加
減算器４０１，４０２には、時刻ｔのブランチ尤
度信号２２１〜２２４とフイードバツクされた時
刻ｔ−１のパス尤度信号２３１〜２３４との所定
の組のものが入力され、オーバーフロー制御信号
４１２に従い両者の加算が行われる。この演算結
果出力４０７，４０８はそれぞれ比較器３０３、
選択器３０４へ入力され、比較器３０３の出力で
ある比較結果信号３０９に従い、大きい方の尤度
が選択器出力３１０として選択され、これがレジ
スタ３０６を経て時刻ｔの生き残りパス尤度信号
２３１〜２３４として出力される。また、比較器
３０３の出力は同じくレジスタ３０６を経てパス
セレクト信号２４１〜２４４として出力される。
ー制御信号４１２が“０”（オーバーフローなし）
の場合、各ACS回路２５１〜２５４の初段の加
減算器４０１，４０２には、時刻ｔのブランチ尤
度信号２２１〜２２４とフイードバツクされた時
刻ｔ−１のパス尤度信号２３１〜２３４との所定
の組のものが入力され、オーバーフロー制御信号
４１２に従い両者の加算が行われる。この演算結
果出力４０７，４０８はそれぞれ比較器３０３、
選択器３０４へ入力され、比較器３０３の出力で
ある比較結果信号３０９に従い、大きい方の尤度
が選択器出力３１０として選択され、これがレジ
スタ３０６を経て時刻ｔの生き残りパス尤度信号
２３１〜２３４として出力される。また、比較器
３０３の出力は同じくレジスタ３０６を経てパス
セレクト信号２４１〜２４４として出力される。
一方、オーバーフロー制御信号４１２が“１”
（オーバーフロー有り）の場合には、各ACS回路
２５１〜２５４の初段の加減算器４０１，４０２
は減算器として動作し、時刻ｔ−１のフイードバ
ツクパス尤度信号２３１〜２３４から時刻ｔのブ
ランチ尤度信号の特定の整数の補数を減算する。
この減算の結果、アンダーフローが生じた場合は
演算結果を０にリセツトする。減算後の動作は上
記オーバーフローなしの場合と同じであり、比
較、選択の動作を行つて、時刻ｔの生き残りパス
尤度信号２３１〜２３４を出力する。
（オーバーフロー有り）の場合には、各ACS回路
２５１〜２５４の初段の加減算器４０１，４０２
は減算器として動作し、時刻ｔ−１のフイードバ
ツクパス尤度信号２３１〜２３４から時刻ｔのブ
ランチ尤度信号の特定の整数の補数を減算する。
この減算の結果、アンダーフローが生じた場合は
演算結果を０にリセツトする。減算後の動作は上
記オーバーフローなしの場合と同じであり、比
較、選択の動作を行つて、時刻ｔの生き残りパス
尤度信号２３１〜２３４を出力する。
オーバーフロー監視信号４２１〜４２８は、例
えば全ACS回路２５１〜２５４の全ての加減算
器４０１，４０２の時刻ｔ−１における出力最上
位ビツトとし、これをオーバーフロー監視回路４
１１に入力する。オーバーフロー監視回路４１１
に入力された信号４２１〜４２８は論理和回路４
１３で論理和が取られた後、レジスタ４１４を経
て時刻ｔの演算のオーバーフロー制御信号４１２
として用いられる。
えば全ACS回路２５１〜２５４の全ての加減算
器４０１，４０２の時刻ｔ−１における出力最上
位ビツトとし、これをオーバーフロー監視回路４
１１に入力する。オーバーフロー監視回路４１１
に入力された信号４２１〜４２８は論理和回路４
１３で論理和が取られた後、レジスタ４１４を経
て時刻ｔの演算のオーバーフロー制御信号４１２
として用いられる。
このような構造となつているので、ACS回路
における演算を各パス尤度信号間の相対関係はく
ずさずに行うことが可能となり、所望のパスセレ
クト信号２４１〜２４４を得ることができる。
における演算を各パス尤度信号間の相対関係はく
ずさずに行うことが可能となり、所望のパスセレ
クト信号２４１〜２４４を得ることができる。
第４図のACS回路群を第３図のそれと比較す
るに、従来のビタビ復号回路が必要としたACS
回路群中のオーバーフロー防止用減算器３０５を
省略でき、回路の簡単化が可能となる。また、オ
ーバーフロー防止用減算器３０５を省略すること
により、ACS回路群中のフイードバツク結線の
論理段数を小さくでき、高速化が可能となる。さ
らに、第４図ではオーバーフロー監視信号４２１
〜４２８を加減算器４０１，４０２の出力として
いるため、オーバーフロー監視用のフイードバツ
クループがACS回路群の動作速度を制限するこ
とがない。
るに、従来のビタビ復号回路が必要としたACS
回路群中のオーバーフロー防止用減算器３０５を
省略でき、回路の簡単化が可能となる。また、オ
ーバーフロー防止用減算器３０５を省略すること
により、ACS回路群中のフイードバツク結線の
論理段数を小さくでき、高速化が可能となる。さ
らに、第４図ではオーバーフロー監視信号４２１
〜４２８を加減算器４０１，４０２の出力として
いるため、オーバーフロー監視用のフイードバツ
クループがACS回路群の動作速度を制限するこ
とがない。
以上説明したように、本発明においては、ビタ
ビ復号回路のACS回路群のパス尤度の演算にお
けるオーバフローを、パス尤度演算のためのフイ
ードバツクループより十分短いフイードバツクル
ープで構成したオーバーフロー監視・制御機能と
オーバーフロー防止用減算器の代りに従来からあ
る加算器を減算器に切り替える機能をもつことに
より処理することが可能であるため、回路の簡易
化、動作の高速化等が可能になる。
ビ復号回路のACS回路群のパス尤度の演算にお
けるオーバフローを、パス尤度演算のためのフイ
ードバツクループより十分短いフイードバツクル
ープで構成したオーバーフロー監視・制御機能と
オーバーフロー防止用減算器の代りに従来からあ
る加算器を減算器に切り替える機能をもつことに
より処理することが可能であるため、回路の簡易
化、動作の高速化等が可能になる。
第１図はたたみ込み符号器の説明図、第２図は
従来のビタビ復号回路の基本構成例を示す図、第
３図は第２図におけるACS回路群の詳細な構成
図、第４図は本発明の一実施例のビタビ復号回路
のACS回路群の構成図である。 ２０１，２０２……受信たたみ込み符号入力端
子、２０３……ブランチ尤度生成回路、２０５…
…ACS回路群、２０８……パスメモリ回路、２
１０……最尤判定回路、２１１……復号出力端
子、２５１，２５２，２５３，２５４……ACS
回路、３０１，３０２……加算器、３０３……比
較器、３０４……選択器、３０６……レジスタ、
４０１，４０２……加減算器、４１１……オーバ
ーフロー監視回路、４１２……オーバーフロー制
御信号、４２１，４２２，４２３，４２４，４２
５，４２６，４２７，４２８……オーバーフロー
監視信号。
従来のビタビ復号回路の基本構成例を示す図、第
３図は第２図におけるACS回路群の詳細な構成
図、第４図は本発明の一実施例のビタビ復号回路
のACS回路群の構成図である。 ２０１，２０２……受信たたみ込み符号入力端
子、２０３……ブランチ尤度生成回路、２０５…
…ACS回路群、２０８……パスメモリ回路、２
１０……最尤判定回路、２１１……復号出力端
子、２５１，２５２，２５３，２５４……ACS
回路、３０１，３０２……加算器、３０３……比
較器、３０４……選択器、３０６……レジスタ、
４０１，４０２……加減算器、４１１……オーバ
ーフロー監視回路、４１２……オーバーフロー制
御信号、４２１，４２２，４２３，４２４，４２
５，４２６，４２７，４２８……オーバーフロー
監視信号。
Claims (1)
- １ 受信されたたたみ込み符号から、起り得る状
態遷移のうち最も尤度の高いものを判定すること
により原信号を得るビタビ復号回路において、た
たみ込み符号の状態遷移に対応して、時刻ｔのブ
ランチ尤度信号と時刻ｔ−１のパス尤度信号を加
算して時刻ｔのパス尤度信号を生成するととも
に、これらのパス尤度信号を比較し、そのうちの
大きい方を時刻ｔにおけるパス尤度信号として選
択出力する回路部の構成として、オーバーフロー
制御信号に従つて加算と減算を切り替える複数の
加減算器と前記加減算器の出力を比較する比較器
と前記比較器の比較結果に従つて前記加減算器の
出力を選択する選択器と前記選択器の出力を保持
するレジスタとからなる加算・比較・選択回路
（以下、ACS回路と云う）を複数個具備し、各
ACS回路は時刻ｔのブランチ尤度信号と該複数
のACS回路で得られる時刻ｔ−１のパス尤度信
号の一部をフイードバツクして入力し、時刻ｔに
おけるパス尤度信号を出力する第１の回路手段
と、前記第１の回路手段に含まれる全てのACS
回路の加減算器の出力の一部または全部を監視
し、その出力を前記オーバーフロー制御信号とし
て各加減算器に分配する第２の回路手段とで構成
したことを特徴とするビタビ復号回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219148A JPS60111533A (ja) | 1983-11-21 | 1983-11-21 | ビタビ復号回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219148A JPS60111533A (ja) | 1983-11-21 | 1983-11-21 | ビタビ復号回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60111533A JPS60111533A (ja) | 1985-06-18 |
| JPS6352499B2 true JPS6352499B2 (ja) | 1988-10-19 |
Family
ID=16730960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219148A Granted JPS60111533A (ja) | 1983-11-21 | 1983-11-21 | ビタビ復号回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60111533A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134100U (ja) * | 1989-04-17 | 1990-11-07 |
-
1983
- 1983-11-21 JP JP58219148A patent/JPS60111533A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02134100U (ja) * | 1989-04-17 | 1990-11-07 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60111533A (ja) | 1985-06-18 |
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