JPS63502224A - 複数のアドレス空間を選択的にサポ−トできるペ−ジ式記憶装置管理ユニット - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 複数のアドレス空間を選択的にサポートできるページ式記憶装置管理ユニット 発明の背景 「仮想記憶装置」を備えたデータ処理システムの多くはページ式記憶装置管理ユ ニット（Ｐａｇｅｄ　Ｍｅｍｏｒｙ　ＭａｎａｇｅｍｅｎｔＬｌｎｌｔ）　（Ｐ ＭＭＵ）を使用して処理装置がアドレス・バスを経由して記憶装置に供給するア ドレスの論理部分を物理アドレスの対応する部分に変換している。しばしば、Ｐ ＭＭＵと関連して、最近使用したトランスレータ（ｔｒａｎｓｌａｔｏｒ）を格 納する複数の格納位置を備えている変換キャッシュ（ｔｒａｎｓｌａｔＩｏｎ　 ｃａｃｈｅ）が使用されている。処理装置（ｐｒｏｃｅｓｓｏｒ）が供給する各 論理アドレスに応じて、ＰＭＭＵは対応する論理対物理トランスレータに関する 変換キャッシュを探す。見つからなければ、処理装置はアクセス・サイクルを中 断してシステム・バスを解放するよう指示し、ＰＭＭＵが記憶装置に格納されて いる一組の変換テーブルにアクセスして正しい論理対物理アドレス・トランスレ ータを決定して変換キャッジ五に入れることができるようにする。続いて、処理 装置が中断したアクセス・サイクルを再開すると、ＰＭＭＵは変換キャッシュ内 の新しいトランスレータを使用して適切な物理アドレスを決定し、記憶装置に送 る。その後、処理装置が同じ論理ページ内の論理アドレスに再びアドレスすると きは、ＰＭＭＵは変換キャッシュ内のトランスレータを再使用する。

簡単な仮想記憶装置システムでは、「論理アドレス空間」が一つであり、処理装 置で現在実行されているプログラムのものがあるだけである。ＰＭＭＵはただ一 組の変換テーブルにアクセスするだけであるから、そのプログラムによって行わ れるすべてのアクセスに同じ保護および変換の基準が適用される。しかしながら 、成るアプリケーションでは、そのプログラムで行われる一定の広い部類のアク セスに異なる保護（ｐｒｏｔｅｃｔｉｏｎｓ）または変換の基準を規定すること が望ましい。

成る仮想記憶装置システムでは、複数の分離した別個の「アドレス空間」が設け られていて、必要に応じて特定のプログラムに割当てられている。たとえば、米 国特許第４．４３０．７０５号では、処理装置は各論理アドレスとともに「アド レス空間番号」を発生して、ＰＭＭＵがそのアドレス空間に割当てられたプログ ラムに適するような変換テーブルの特定の組にアクセスできるようにしている。

このように、異なる保護および／または変換の基準を各別個のアドレス空間に適 切に適用することができる。他方、各プログラムは典型的にはただ一つのアドレ ス空間しか割当てられないから、所与のプログラムにより行われているアクセス の形式に依存するような異なる保護あるいは変換の基準を適用する方法はやはり 存在しない。

他の仮想記憶装置システムでは、異なるアドレス空間がスーパーバイザ・プログ ラムおよびユーザ・プログラムに割当てられるばかりでなく、分離したアドレス 空間がプログラムのこれらのカテゴリーのそれぞれの命令およびデータに対して 設けられている。たとえば、米国特許第４．０８４，２２８号では、処理装置は 各論理アドレスとともに「タスク名」を発生してその論理アドレスを変換するの にどのアドレス空間を使用するか助言する。この機構によれば異なる保護および ／または変換の基準を、そのようにする必要のあるアプリケーションに対して使 用することができるが、このレベルの制御を必要としないアプリケーションに対 しては、アドレス空間の割当て（ｍａｐｐｉｎｇ）を無効にする機構が存在しな い。したがって、すべてのアプリケーションが、成るものはその制御を必要とし なくても、アドレス空間の制御に固有のオーバヘッドを自動的に負うことになる 。よってＰＭＭＵがアドレス空間の割当て機構を選択することができることが望 ましい。

発明の概要 それ故、ページ式記憶装置管理ユニット（ＰＭＭＵ）によってアドレス空間の割 当てを選択的に有効あるいは無効にする・機構を提供するのが本発明の目的であ る。

他の目的はＰＭＭＵが複数の異なるアドレス空間の各々に対して唯一のアクセス 保護および／またはアドレス変換本発明のこれらの、および他の目的は、記憶装 置に格納されている複数のポインタ・テーブルとページ・テーブルとに選択的に アクセスするようにして、選ばれた論理アドレスを、最初に論理アドレスの第１ の部分と第１のテーブル争ポインタとを組合せてポインタ・テーブルの第１の一 つにアクセスし、これからページ中テーブルの選ばれた一つを指すページ・テー ブル・ポインタをめ、次いで論理アドレスの第２の部分とベージ拳テーブルやポ インタとを組合せて選ばれたページ・テーブルにアクセスし、これから物理アド レスをめることにより、対応する物理アドレスに変換するようになっているペー ジ式記憶装置管理ユニット（ＰＭＭＵ）により達成される。本発明によれば、論 理アドレスがアドレス空間選択部を含んでいれば、ＰＭＭＵははじめに第１のテ ーブル・ポインタと論理アドレスのアドレス空間選択部とを組合せてポインタ・ テーブルの第２の１つにアクセスし、これから第２のテーブル・ポインタをめ、 次に論理アドレスの第１の部分と第２のテーブル・ポインタとを組合せてポイン タ・テーブルの第１の一つにアクセスし、これからページ・テーブル争ポインタ をめることが選択的に可能になる。好ましい形態では、第１のテーブル・ポイン タは幾つかのルート・ポインタの選ばれた一つから構成されている。

図面の簡単な説明 第１図は、本発明の好ましい実施例に従って構成したページ式記憶装置管理ユニ ット（ＰＭＭＵ）を備えたデータ処理システムのブロック図である。

第２図は、第１図のＰＭＭＵのブロック図である。

第３図は、第２図のＰＭＭＵの変換テーブル歩行手順を示す。

第４図は、第３図のテーブル歩行手順の早期終結を示す。

第５図は、第３図のテーブル歩行手順の変換テーブル規模確認機構を示す。

発明の説明 １、動作の概要 簡単なデータ処理システムでは、処理装置は直接記憶装置に接続される。処理装 置が発生する゛アドレスは既に物理アドレスになっているから、記憶装置の割当 であるいは保護は不要である。更に複雑なシステムでは、所要のページ付は動作 をサポートするに必要な割当て能力を発揮するのに記憶装置管理ユニットが必要 である。第１図に示すデータ処理システムｌＯでは、アドレス・バスが処理装置 １４から来る論理アドレス・バス１２と記憶装置１８に行く物理アドレス・バス １６とに分かれており、ページ付き記憶装置管理ユニット（ＰＭＭＵ）２０がバ ス１２と１８との間に挿入されている。一般に、ＰＭＭＵ２０はデータ・バス２ ２と適切なバス制御信号２４とにも接続されるであろう。

第２図に示すＰＭＭＵ２０の好ましい形態では、完全に結合したアドレス変換キ ャッシュ（ＡＴＣ）２Ｂが複数の、たとえば６４の、最近使用した論理アドレス 対物理アドレス・トランスレータを格納している。アドレス変換中、ＡＴＣ２６ は６４個のエントリーの各々に対して論理アドレス・バス１２に乗っている論理 アドレスと機能コードとを同時に比較する。エントリーの一つが一致する（これ を［ヒツト（ｂｉｔ）　Ｊという）と、Ａ　Ｔ　Ｃ２Ｂは格納されている物理ア ドレスを外部の物理アドレス・バスに追い出す。例外条件が検出されなければ、 次にＰＭＭＵ２０は物理アドレス・ストローブ（ＰＡＳ）を表明して記憶装置１ ８に物理アドレスが有効であることを示す。

論理アドレスと物理アドレスに加えて、ＡＴＣ２６の各エントリーは外部データ ・キャッシュの使用を禁止するビットと一定の書込み保護機能をも含んでいる。

適切なときは、Ａ　Ｔ　Ｃ２Ｂは選ばれたエントリーをロック（ｌｏｃｋ）　し て対応するアドレスが必らずヒツトすることを保証することができる。Ａ　Ｔ　 Ｃ２Ｂにはすべてのエントリーがロックされないようにする警告機構が設けられ ている。

キャッシュの利用を改善するために、ＰＭＭＵ２０は、Ａ　Ｔ　Ｃ２Ｂに同時に 複数のタスクのエントリーを格納する能力を備えている。これを行うため、ＡＴ Ｃ２Ｂは各キャッシュ・エントリーの論理アドレス部に付加的なビットを備えて いる。このフィールドは「タスク・エイリアス」と呼ばれ、ヒツトが生ずるかど うかを確認するのに使用される。

ＰＭＭＵ２０はまたＣＰＵルート・ポインタ（ＣＲＰ）レジスタの最近使用され た値を含んでいるルート・ポインタ・テーブル（ＲＰＴ）２８をも含んでいる。

ＣＰＵルート・ポインタ・レジスタに新しい値がロードされると、ＲＰ７２ｇに エントリーが作られ、タスク・エイリアス値が割当てられ、ＡＴＣ２Ｂにその同 じタスク・エイリアスを備えているすべてのエントリーがフラッシュ（’ｆｌｕ ｓｈ）される。このタスク・エイリアス値は論理アドレスの拡張として使用され る。既にＲＰＴ２８に存在するＣＲＰレジスタにある値がロードされれば、タス ク・エイリアスの古い値が使用され、キャッシュはフラッシュされない。

Ａ　Ｔ　Ｃ２Ｂが論理アドレス用トランスレータを含んでいなければ、マイクロ 機械（Ｉ！ｉｃｒｏｍａｃｈｉｎｅ）３Ｇが、正しく変換するため記憶装置内の 変換テーブルを通してサーチすなわち「歩行コする間、実行ユニット３２および 幾つかの関連制御論理３４と協動する。ただし、サーチを開始する前に、バス・ インターフェース・ユニット（ＢＩＵ）３Ｂはバス・サイクルを進行中に中断し 、バス１２．１Ｂ、および２２を調停する。

次にＢＩＵ３Ｂは現行バスφマスタに現行バス・サイクルを終結させ、バスを解 放し、その「バス・マズタ権」が戻ったとき、中断したサイクルを再試行するの を待つようにするバス制御信号を発生する。その後バスのマスク権を受取ると直 ちに、ＢＩＵ３Ｂはマイクロ機械３０にテーブル歩行を進めてもよいと合図する 。テーブル歩行が完了した後、マイクロ機械３０はＢＩ０４Ｂにバスを解放する よう合図する。

好ましい形態では、ＰＭＭＵ２０でサポートされる変換テーブルはトリー構造を 成している。変換テーブル・トリーのルート（ｒｏｏｔ）は三つのルートやポイ ンタ・レジスタ、すなわち、ＣＰＵ、スーパーバイザー、またはＤＭＡ、のいず れかによってポイント（指し示）される。トリーの上方レベルのテーブル・エン トリーは他のテーブルを指すポインタである。リーフ（ｌｅａｆ’）−テーブル のエントリーはベージ・フレーム番号である。変換テーブル内のすべてのアドレ スは物理アドレスである。

好ましい形態では、処理装置１４はマイクロ機械３０に利用できる一定の制御情 報を選択的に初期設定してテーブル歩行の幾つかの局面を決定する。たとえば、 テーブルの最初のルックアップは通常は機能コードによるが、これは特定の制御 ビットを用いて抑制することができる。他の制御フィールドは１５個までの高次 の論理アドレス・ビットをテーブル歩行中無視すべきことを指定するのに利用す ることができる。一定の他の制御フィールドは、また、処理装置１４が変換テー ブル内の、１から４までの、レベルの数と、各レベルにインデックスするのに使 用すべき、最大１５個の論理アドレス・ビットの数とを指定することができるよ うに設けられている。

２、コプロセッサのインターフェース 好ましい形態では、処理装置１４は主として、同時係属中の出願番号第８３１． ５１８号の出願に記載されているコプロセッサ・インターフェースを用いてＰＭ ＭＵ２０と通信する。

一般に、このインターフェースは、マイクロ機械３０とＢＩＵ３６とに設けられ るが、ＰＭＭＵ２０のプログラミング・モデルにアクセスし、テーブル歩行機能 を制御し、仮想記憶装置の動作をサポートする。マイクロ機械３０とＢＩ０３Ｂ とはまた同時係属中の出願番号第８２８．３８３号の出願に記載されているＣＡ ＬＬＭ／ＲＴＭインターフェースをも実現してモジュールのコールとリターン、 および関連のアクセス争レベルのチェックをサポートする。

コプロセッサのインターフェースに従って、処理装置１４は実行ユニット３２の 一組の「バス・し・ジスタ」から、また「バス・レジスタ」に対してバス読み書 きを行うことによに提示される論理アドレスと機能（ｆｕｎｃｔｉｏｎ）コード とをデコードすることによって、バス・レジスタがアクセスされていることを確 認する。機能コードがＣＰＵ空間アクセス（０１１１）を示し、提示されたアド レスがＢＩＵ３Ｂにハード結線されているアドレスの−っである場合には、ＢＩ Ｕ３Ｂは対応するバス・レジスタにアクセスできるようにする。

この場合、物理アドレス・ストローブ（ＰＡＳ）は出力されない。

ＰＭＭＵ２０はそのバス・インターフェースに二組のバス・レジスタを含んでい る。すなわちコプロセッサ・インタフェースやバス争レジスタとアクセス参レベ ル制御バス・レジスタとである。コプロセッサ争インターフェースｅバス・レジ スタは次のものから構成されている。

応答レジスタは、ＰＭＭＵ２０が命令を完了するために行わなければならない機 能を行うように処理装置１４に要求するため、ＰＭＭＵ２０によって使用される １６ビツトのレジスタである。ＰＭＭＵ２０は応答レジスタがアクセスされる時 を常に認めるであろう。アクセスは常に有効であり、プロトコル違反が生ずるこ とはあり得ない。

制御レジスタは、処理装置がこれにアクセスして、ＰＭＭＵ２０の例外要求をア クノレツジしまたは違法の有効アドレス・フィールドを含んだＰＭＭＵ２０の命 令を中断する、１６ビツトのレジスタである。処理装置１４はマスクを制御レジ スタに書き込む。ビット１を有するマスクは以下に記すようにアクノレツジし、 未決定の例外事項をクリアする。ビット０を有するマスクはＰＭＭＵ２０に現在 の命令の処理を中断させ、アイドル・ダン（Ｉｄｌｅ−Ｄｏｎｅ）の状態にリタ ーンさせる。

以下に記すようにＰＭＭＵ２０に貯蔵動作を開始させる１６ビツトのレジスタで ある。ＰＭＭＵ２０が供給するデータはＰＭ　Ｍ　Ｕ　２０の内部状態の１８ビ ツトのフォーマット−ワードである。処理装置１４は、ＰＭＭＵ２０が貯蔵シー ケンスを始める準備が整ったことを示すまで、貯蔵レジスタからの読取りを行う であろう。

レスドア（ｒｅｓｔｏｒｅ）　・レジスタは、処理装置１４により書込まれると 、ＰＭＭＵ２０にどのような現行動作をも直ちに中止させ、以下に示すようなレ スドア動作を行うよう準備させる、１６ビツトのレジスタである。処理装置１４ が供給するデータはコプロセッサの内部状態の１６ビツトのフォーマット・ワー ドである。フォーマット・ワードを検査してから、ＰＭＭＵ２０はコードを応答 レジスタに設置することによりフォーマット・ワードが有効か否かを処理装置１ ４に示す。加えて、ＰＭＭＵ２０は、ＰＭＭＵ２０がレスドア準備でビジー（ｂ ｕｓｙ）であること、あるいはＰＭＭＵ２０が状態の残りを・転送するためレデ ィ　（ｒｅａｄｙ）であることを示すことができる。

ましい形態では構成されていない。

Ｍ　Ｍ　Ｕ　２０の命令を開始する１６ビツトのレジスタである。

条件レジスタは、処理装置１４がＰＭＭＵ２０によって評価される条件を指定す る条件選択コードを書込む１６ビツトのレジスタである。

オペランド・レジスタは、これを通して処理装置がＰＭＭＵ２０により要求され るデータ・オペランドを転送する３２ビツトのレジスタである。

レジスタやセレクタは、これを用いてＰＭＭＵ２０が処理装置１４に処理装置１ ４の中の幾つかのレジスタのどれをＰＭＭＵ２０に転送すべきかを示すことがで きる１６ビツトのレジスタである。

コマンド・アドレスφレジスタは、ＰＭＭＵ２０の好ましい形態では構成されて いない。

オペランド・アドレス・レジスタは、ＰＭＭＵ２０がそのような情報を要求する とき、オペランドのソース（ｓｏｕｒｃｅ）アドレスまたはデスティネーション （ｄｅｓｔｉｎａｔｉｏｎ）アドレスを送るために処理装置によって使用される ３２ビツトのレジスタである。

好ましい形態では、ＰＭＭＵ２０には常にコプロセッサ番号Ｏが割当てられる。

したがって、ＢＩＵ３６は、コプロセッサ・インターフェース・バス・レジスタ として、０１１１の機能コードを有する＄　０００２００００から＄　０００２ ００１Ｐまでの論理アドレスを内部でデコードする。ただし、これらすべてのレ ジスタが同時に有効でなければならないというわけではないから、実行ユニット ３２は必要に応じてこれらバス・レジスタの一つ以上を構成するのに使用する最 少組の物理的レジスタを含む。これらバス・レジスタの機能は同時係属中の出願 番号第６３１，５１８号の出願に詳述されている。

ＰＭＭＵ２０は次のコプロセッサ命令を実行するのが望ましい。

ＰＭＯＶＥは、処理装置１４で利用できるアドレッシング・モードを使用してＰ ＭＭＵ２０のレジスタに対してデータを出し入れする。動作は、関係するＰＭＭ Ｕ２０レジスタの大きさにより、バイト、ワード、ロング・ワード、またはダブ ル・ロング・ワードである。

ＰＶＡＬ　Ｉ　Ｄは、オペランド論理アドレスのアクセス・レベル・ビットを検 査し、ＶＡＬレジスタのアクセス・レベル・ビットに対して符号無しの比較を行 う。ＬＡビットがＶＡＬビットより算術的に少なければ、この命令はアクセス・ レベル侵犯ベクトルを有する割込みを生ずる。

ＰＴＥＳＴは、論理アドレスおよび関連の機能コードを得て、このアドレスを変 換するエントリーに対するＡＴＣ２６または変換テーブルをサーチする。サーチ の結果は状態レジスタで利用できる。随意に、使用した最後の記述子（ｄｅｓｃ ｒｉｐｔｏｒ）のアドレスを戻すことができる。

ＰＬＯＡＤは、論理アドレスおよび関連の機能コードを得て、変換テーブルをサ ーチし、ＡＴＣ２Ｂにアドレスを変換するエントリーをロードする。

ＰＦＬＵＳＨは、ＰＭＭＵ２０のＡ　Ｔ　Ｃ２Ｂに幾つかの方法でフラッシュさ せる。すなわち、有効アドレス＜（ＢＢ＞によるフラッシュ、機能コードによる フラッシュ、またはくｅａ〉と機能コードとの両者によるフラッシュ。

ＰＦＬＵＳＨＲは、ＣＰＵルート・ポインタ値に関連するＡ　Ｔ　Ｃ２ｅ内のす べてのエントリのフラッシュを無効とする。評価された＜ｅａ〉はダブル・ロン グ・ワードを取出す（ｆｅｔｃｈ）のに使用され、この値についてＲＰＴをサー チし、その値がＲＰＴ内に見つがればＡＴＣがフラッシュする。

会は状態レジスタの次に示すビット、すなわち、ＢＳＬ。

Ｓ、ＡＳＷ、Ｉ、Ｇ、およびＣについて試験を行う。上の条件の否定についても 試験することができる。

ＰＳＡＶＥは、コプロセッサの動作およびＣＡＬＬＭ／ＲＴＭの機能を処理する ＰＭＭＵ２０の内部状態をセーブすることによって、仮想記憶装置の能力をサポ ートする。

ＰＲＥＳＴＯＲＥも、ＰＳＡＶＥで−ｔｒ−ブされりＰ　Ｍ　ＭＵ２０の内部状 態をレスドアすることにより、仮想記憶装置の能力をサポートする。

ＰＭＭＵ２０の命令はＰＶＡＬＩＤ以外はすべて特権が与えられている。処理装 置１４がユーザ状態になっているときに、他のどのようなＰＭＭＵ２０の命令で もそれを実行しようとすればコプロセッサの特権が除かれるであろう。

アクセス制御バス中レジスタは、ＰＭＭＵ２０が同時係属中の出願番号節　８２ ６．３８３号の出願に記載されているＣＡＬＬＭおよびＲＴＭの命令をサポート することを許す。

ＢＩＵ３Ｂは、そのアクセスやレベル制御バスｅレジスタとして、・０１１１の 機能コードとともに、＄　０００１００００から＄　０００１００５Ｆまでのア ドレスを内部でデコードする。アクセス制御バス・レジスタは次のものから構成 されている。

カレント・アクセス・レベル（ＣＡＬ）は、読取られると、ＣＡＬレジスタおよ びＶＡＬレジスタの値を戻す。書き込まれると、データが捨てられ、通常はバス ・サイクルが終結する。

アクセス・レベル状態（ＡＬＳ）は、読取られると、モジュールのコールまたは リターンに関してどんな処置を取るべきかをＣＡＬＬＭ命令およびＲＴＭ命令に 示すコードをリターンする。書込まれると、データが捨てられ、通常はバス・サ イクルが終結する。

増加アクセス・レベル（ＪＡＬ）は、書込まれると、現行アクセス・レベルに対 して書込まれた値をＰＭＭＵ２０にチェックさせ、新しい値が妥当なアクセス・ レベルの変化を示すか否か確認させる。このチェックの結果はＡＬＳバス・レジ スタ内で利用可能となる。このバス・レジスタはＣＡＬＬＭ命令によって使用さ れる。

アクセス・レベルに対して書込まれた値をＰＭＭＵ２０にチェックさせ、新しい 値が妥当なアクセス・レベルの変化を示すか否か確認させる。このチェックの結 果はＡＬＳバスＯレジスタ内で利用可能となる。このバス拳レジスタはＲＴＭ命 令によって使用される。

記述子アドレス（ＤＡＩ〜ＤＡ８）は、アドレス可能な場所であって、その各々 は８個の機能コードのそれぞれの一つを表わしている。一つが書込まれると、Ｐ ＭＭＵ２０は変換テーブルに対して論理アドレスと機能コードとをチェックする 。（ＰＴＥＳＴ命令と類似）。試験の結果はＡＬＳレジスタで利用できる。

３、ＰＭＭＵ２０のレジスタ ＰＭＭＵ２０の好ましい形態では、ＰＭＭＵ２０の変換および保護の特徴を制御 または監視するのに使用される実行ユニット３２に幾つかのレジスタを備えてお り、それは、ＣＰＵルート９ポインタ（ＣＲＰ）レジスタ、スーパーバイザ・ル ート・ポインタ（ＳＲＰ）レジスタ、ＤＭＡルート・ポインタ（ＤＲＰ）レジス タ、キャッシュ状態（ＣＳ）レジスタ、変換制御（ＴＣ）レジスタ、アクセス制 御（ＡＣ）レジスタ、現行アクセス・レベル（ＣＡＬ）レジスタ、有効アクセス ・レベル（ＶＡＬ）レジスタ、スタック変更制御（ＳＣＣ）レジスタ、および状 態（ＳＴＡＴＵＳ）レジスタである。

ＰＭＭＵ２０のレジスタはすべてスーパーバイザ状態で動作をプログラムするた めにだけ直接アクセスできるが、一定のユーザ命令は限られた仕方で幾つかのレ ジスタにアクセスすることができる。ＣＡＬＬＭおよびＲＴＭの命令はＣＡＬお よびＶＡＬを読取り、変更することができる。

ＰＶＡＬ　Ｉ　Ｄ命令はＶＡＬレジスタの内容を使用して、割込みを生ずるか否 かを確認する。

ＣＰＵルート・ポインタ（ＣＲＰ）は処理装置１４の現在のユーザ・タスクに関 する変換テーブル・トリーのルートを指すポインタを含んでいる６４ビツトのレ ジスタである。

タスクが変ると書込まれて新しいタスクに関′する変換トリーのルートを指すこ ととなる。このレジスタに書込むとキャッシュ状態レジスタも更新される。ＣＰ Ｕルート・ポインタはルート・ポインタ・テーブル（ＲＰ　Ｔ）と相互に作用し 合ってＡ　Ｔ　Ｃ２Ｂの利用を改善する。

スーパーバイザ・ルート・ポインタ（ＳＲＰ）はスーパーバイザ・アクセスを変 換するのに使用される変換テーブルのルートを指示する６４ビツトのレジスタで ある。ただし、ＳＲＰは変換制御レジスタのＳＲＥビットがセットされている場 合にのみ使用される。ＳＲＰを再ロードするとスーパーバイザと記しであるＡ　 Ｔ　Ｃ２Ｂのエントリーすべてがフラッシュする。変換制御レジスタのＳＲＥビ ットがクリアされていれば、ＣＲＰは処理装置が開始したテーブル歩行のすべて に使用される。

ＤＭＡルート・ポインタ（ＤＲＰ）は代りの論理バス・マスクがＰＭＭＵ２０を 通して変換しているとき使用される変換テーブルのルートを指示する６４ビツト のレジスタである。代りのバス・マスクが変換を始めるときロードされるＡ　Ｔ 　Ｃ２Ｂのエントリーは、そのように名札付けされるであろう。このレジスタに 再ロードするとＤＲＰを使用して形成されたＡ　Ｔ　Ｃ２Ｂのエントリーすべて がフラッシュする。

キャッシュ状ａ（Ｃ３）レジスタは次のフォーマットを有する１６ビツトのレジ スタである。

Ｆは、ＴＡフィールド内に示すタスク・エイリアス値を有するエントリーが、Ｐ ＭＭＵ２０のＡ　Ｔ　Ｃ２Ｂからフラッシュされたかを示す。

０−フラッシュされない。

１−フラッシュされた。

ＬＷは一つを除くすべてのエントリーがＡ　Ｔ　Ｃ２Ｂにロックされていること を示すロック警告ビットである。他のものが除かれるまで、付加的なエントリー がＡ　Ｔ　Ｃ２Ｂにロックされることはないであろう。

０・−通常動作 １−ＡＴＣ２Ｂの６３個のエントリーがロックされている。

ＴＡは内部タスク・エイリアスの現在値を示す。

一般に、外部論理データ・キャッシュをメンテナンスする助けとしてＣ８が設け られている。ＰＭＭＵ２０は一つ以上のタスクに関するエントリーをＡ　Ｔ　Ｃ ２Ｂに保持しており、その内部データの幾つかは他のキャッシュにも役に立つ。

このレジスタはＣＲＰレジスタが書込まれると更新される。

その内容はＲＰＴのサーチの結果を反映している。このレジスタはＰＭＯＶＥの 命令を用いて読取ることができる。

変換制御（Ｔ　Ｃ）レジスタは次のフォーマットを有する３２ビツトのレジスタ である。

Ｅ（イネーブル）は、アドレス変換を可能にしたり禁止にしたりする。

０　禁止 禁止のときは、入力論理アドレスは物理アドレスとして出力される。リセットす ればこのビットはクリアされる。

ＳＲＥ　（スーパーバイザ・ルート・ポインタ・イネーブル）は、スーパーバイ ザφレファレンスがＳＲＰを用いて変換されているか否かを示す。

０　スーパーバイザ・ルート・ポインタ使用禁止１　スーパーバイザ・ルート・ ポインタ使用可能ＳＲＰが使用禁止されれば、スーパーバイザ変換に（ＣＲＰ） が使用される。

ＦＣＬ　（機能コード・ルックアップ）は変換トリーの最上レベルφテーブルを 、ＣＲＰまたはＳＲＰを使用するとき、機能コードを用いて指示すべきか否かを 示す。

０　機能コード・ルックアップ禁止 １　機能コード・ルックアップ可能 機能コードのルックアップが抑制されれば、インデックスとして論理アドレスか らのビットを用いて最初のルックアップが行われる。機能コードのルックアップ が使用可能であれば、変換に使用するルート・ポインタのＬＩＭＩＴのフィール ドが無視される。機能コードのルックアップは代りのバス・マスクに関する変換 にＤＭＡルート争ポインタを使用するとき必らず行われる。

ＰＳ（ページ・サイズ）は、ＰＭＭＵ２０がサポートしている現在のページの大 きさを指す。

１０００　２５８バイト １００１　５１２バイト １０１０　１にバイト １０１１　２にバイト １１００　４にバイト １１０１　８にバイト １１１０　１６にバイト １１１１　３２にバイト ページ・サイズ・ビット３は常に１であると仮定する。

このフィールドのビット３の０の値は後の拡張のため取っておく。このフィール ドのビット３にＰＭＯＶＥ命令により０を書込むと構成除外の信号が発生する。

Ｉｓ（初期シフト）は、テーブル歩行中にどれだけの上位論理アドレス・ビット がＰＭＭＵ２０により無視されたかを確認する。このフィールドの値は論理アド レスから捨てるビットの数を表わす０から１５までの整数であり、ビット３１か ら始まる。これによりＰＭＭＵ２０が１７から３２ビツトまとができる。

ＴＩχ（テーブル・インデックスχ）は、各レベルでテーブルへのインデックス として使用される論理アドレスのビット数を規定する。好ましい形態では、テー ブル・インデックスが４個設けられている。論理アドレス・ビットを使用する最 初のルックアップ（これは機能コードによるルックアップが抑制されていない場 合には２番目のルックアップになる）はＴＩＡ、第２のＴＩＢなどを使用する。

フィールドの値はインデックスとして論理アドレスから取られるビット数を表わ す０から１５までの符号の付かない整数である。Ｔｌχフィールドの０の値はこ の変換にそれ以上のテーブルを使用しないことを意味している。

一般に、ＴＣはページの大きさをセットする制御ビットと、変換トリー内のレベ ルの数と、各レベルでのテーブルの大きさとを含む。ＩＳ（初期シフト）フィー ルドはテーブル歩行前にＰＭＭＵ２０によって始めに捨てられる上位論理アドレ ス拳ビットの数を制御し、ＰＭＭＵ２０が３２ビツトより少い論理アドレスでシ ステムに容易に適合することができるようにする。四つのＴｌχフィールド、Ｔ ＩＡ　（テーブル・インデックスＡ）、ＴＩＢ（テーブル・インデックスＢ）、 Ｔｉｃ（テーブル・インデックスＣ）、およびＴＩＤ　（テーブル・インデック スＤ）はルックアップの各レベルで変換テーブルへインデックスするのに使用す る論理アドレスのビット数を制御する。ＰＳ（ページ・サイズ）フィー・ルドは ページを置換するとき通過させる下位論理アドレス・ビットの数を制御すること によりページ・サイズを間接的に規定する。好ましい形態では各論理アドレスは ３２ビツトで構成されているから、始めにシフトされたビット数と各テーブルへ のインデックスに使用したビット数とページ置換ビット数とを加え合せたものは アドレス変換を正しく行う場合３２に等しくなければならない。したがって、Ｔ Ｃが書き込まれれば必らず、第３図に示すように、ＰＭＭＵ２０がＩＳ、Ｔｌχ 、およびｐｓの値に関して一貫性チェックを行い、和が３２に等しくなければ処 理装置１４に構成エラーの信号を出す。必要な場合には、一つ以上のＴＩχフィ ールドを０にすることができる。ただし、このような場合には、それに続くすべ てのＴＩχフィールドも０でなければならない。ＴＣに書込めばＡ　Ｔ　Ｃ２Ｂ のフラッシュも生ずる。

現行アクセスｅレベル（ＣＡＬ）レジスタは現行モジュールのコード化アクセス ・レベルを含んでいる。このレジスタの幅は８ビツトであるが、好ましい形態で は上位３ビツトだけを実際に使用している。使用していないビットは０として読 む。このレジスタはＣＡＬＬＭおよびＲＴＭの命令により自動的にロードされる 。このレジスタはまたＰＭＯＶＥ命令でもロードされる。

確認アクセス中レベル（ＶＡＬ）レジスタは現行モジュールのコール元（ｃａｌ ｌｅｒ）のアクセス・レベルを含んでいる。

このレジスタの幅は８ビツトであるが、好ましい形態では上位３ビツトだけを実 際に使用している。使用しないビットは０として読む。このレジスタはＣＡＬＬ Ｍ命令により、ＣＡ　Ｌレジスタの内容が自動的にロードされ、ＲＴＭ命令によ りスタック・フレームからリロードされる。このレジスタはＰＶＡＬＩＤ命令に よりパラメータの確認にも使用される。またＰＭＯＶＥ命令をロードすることも できる。

スタック変更制御（ＳＣＣ）レジスタはＣＡＬＬＭ命令中にスタック変更が生じ たか否かを確認する８ビツトのレジスタである。

アクセス制御（Ａ　Ｃ）レジスタは次のフォーマットを有する１６ビツトのレジ スタである。

ＭＣ（モジュール制御）は、セットされれば、モジュール動作を使用可能とし、 クリアされれば、モジュールは使用禁止となり、ＩＡＬおよびＤＡＬへ書き込ん でもＣＡＬは変らず、ＡＬＳから読取れば返っ上米るのはすべて違法コードであ る。このコードはＣＡＬＬＭおよびＲＴＭの命令をすべて割込ませる。また、Ｐ ＶＡＬＩＤ命令は常に除外される。

０　使用禁止 １　使用可能 ＡＬＳ　（アクセス・レベル制御）は、アクセス・レベル情報として使用される 上位論理アドレス・ビットの数とアクセス・レベルが使用可能であるか否かとを 確認する。このフィールドは次のようにコード化される。

００　アドレス・ビット無し：アクセス参レベル使用禁止 Ｏｌ　アドレスやビット１個：アクセス−レベル８個、１０　アドレス・ビット ２個：アクセス・レベル４個、各２“３０バイト １１　アドレス・ビット３個：アクセス−レベル８個、ＧＳ（ゲート・サイズ） は、ゲートの大きさを、したがりて、ゲートが存在することができる境界を示す 。このフィールドは次のようにコード化される。

００　有効なゲート無し Ｏｌ　ゲートは１６バイトである １０　ゲートは３２バイトである ｌｌ　ゲートは６４バイトである 一般に、ＡＣレジスタはＰＭＭＵ２０がサポートする各種アクセス制御を構成す るのに使用される。このレジスタは、アクセス・レベルを使用可能とするか否か 、およびどれだけの上位アドレス・ビットにアクセスφレベル情報を入れるか（ 最大３ビツトまで）を制御し、またゲートの大きさ、したがってゲートが存在で きる境界を指定する。

状態（ＳＴＡＴＵＳ）レジスタは、次のフォーマットを有する１８ビツトのレジ スタである。

Ｂ（バス・エラー）は、テーブル歩行中にＰＭＭＵ２０にバス・エラーが返され たときセットされる。

Ｌ（制限侵犯）は、インデックスが試験時に限界を超過したときセットされ、そ の他の場合にはクリアされる。

Ｓ（スーパーバイザ侵犯）は、スーパーバイザ侵犯が検出されたときセットされ 、その他の場合にはクリアされる。

Ａ（アクセス・レベル侵犯）は、試験されるアクセスがＲＡＬが読取られた場合 これを超過しているか、あるいはＷＡＬまたはＲＡＬが書込まれた場合これを超 過していればセットされ、その他の場合にはクリアされる。

Ｗ（書込み保護）は、アドレスが書込み可能でなければセットされ、その他の場 合にはクリアされる。

■　（無効）は、アドレスがテーブル内で変換を行わない場合にセットされ、そ の他の場合にはクリアされる。

Ｍ（修正ずみ）は、アドレスがキャッシュ内で見つかり、Ｍビットのセットを有 している場合にセットされる。

Ｇ（ゲート）は、アドレスが有効ゲート・アドレスであればセットされる。

Ｃは、アドレスが全体的に分割可能であればセットされる。

Ｎ（数）は、アドレスの変換に使用するテーブルの数にセットされる。

一般に、５ＴＡＴＵＳはＰＭＭＵ２０の状態に関する情報を含んでおり、ＰＴＥ ＳＴ命令の影響を受けるだけである。

ただし、このビットは次のような仕方で相互に作用し合う。

Ｂがセットされれば、■がセットされてＬ％Ｓ、Ａ、Ｇ。

およびＣがクリアされる。あるいはＬがセットされればＩがセットされてＳＳＡ 、Ｇ、およびＣがクリアされる。その他の場合には、セットされると、代表的に は次の意味を持つ。

Ｂ　テーブル内の不良ポインタ／主記憶装置故障し　タスク／スタック拡張要求 によるアドレッシング・エラー。

Ｓ　ユーザによるスーパーバイザ・コードの実行の試行。

Ａ　アクセス会レベルの超過の試行。

Ｗ　保護されている記憶装置への書込みの試行。

！　ページ不良 ４、アクセス保護 ＰＭＭＵ２０はコードおよびデータを無断アクセスから保護する機構、異なるア クセス・レベルで動作しているコードに記憶装置に対する異なる特権を与える機 構、およびアクセス・レベルの変化を制御する機構を備えている。一般に、アク セス番レベルはユーザータスクの異なる部分に論理アドレス空間に対する異なる 特権を与える手段を供給する。好ましい形態では、ＰＭＭＵ２０は０．２．４、 または８個のアクセス・レベルをサポートするであろう。これはＡＣレジスタの ＡＬＣフィールドにより制御される。このフィールドにセットされる値は次の効 果を有する。

００　アクセス−レベル無し。ＣＡＬに対するバス番すイクル特権チェック無し 。ＣＡＬＬＭ命令によるスタック変更の要求無し。

Ｏｌ　アクセス・レベル２個。論理アドレスのビット３１、ＣＡＬのビット７、 およびＶＡＬのビット７はアクセス・レベル・ビットである。ＳＣＣレジスタの ビット０を使用する。

１０　アクセスΦレベル４個。論理アドレスのビット３１〜３０ＳＣＡＬのビッ ト７〜６、およびｖＡＬのビット７〜６はアクセスφレベルΦビットである。

ＳＣＣレジスタのビット０．２、および４を使用する。

１１　アクセス・レベル８個。論理アドレスのビット３１〜２９、ＣＡＬのビッ ト７〜５、およびＶＡＬのビット７〜５はアクセス・レベル・ビットである。

ＳＣＣレジスタのビット０〜６を使用する。

論理バスφマスタにより動作する各バス・サイクルはＰＭＭＵ２０により特権が 充分であるかチェックされる。これは論理アドレスのアクセス型レベル・ビット と現行アクセス帝レベル（ＣＡＬ）レジスタのアクセス・レベル中ビットとを（ 符号なしで）比較することにより行われる。到来するアドレス・ビットが、符号 無しの数値の比較でＣＡＬビットより小さく、機能コードがユーザ空間アクセス を示している場合には、バスφサイクルがルーチンに無い特権を要求している。

この場合には、ＰＭＭＵ２０はＢＥＲＲ信号を発することによりバス・サイクル を終結する。スーパーバイザ空間への参照である場合には、このチェックは行わ れない。タスクは、使用することを認められていないアドレスや、ＡＴＣ２Ｂの 中により高度な特権ルーチンから取り残されている有効な変換が存在することが あるアドレスを発生することができることに注意する。チェックによりこれらの 場合の保護が保証される。

ＰＭＭＵ２０はモジュールのコール（ＣＡＬＬＭ）命令およびモジュールからの リターン（ＲＴＭ）命令によるモジュール呼出しのサポートを行う。モジュール 呼出しは単に、モジュールが動作アクセスを行うための手段であり、あるいはこ の場合には、記憶装置内のモジュールにアクセスする試みである。ＣＡＬＬＭ命 令はモジュール記述子に参照を付ける。この記述子は関連モジュール内へのエン トリーに関する制御情報を含んでいる。ＣＡＬＬＭ命令はモジュールウスタック ・フレームを作り、そのフレーム内のコール元モジュールの状態を記憶する。Ｒ ＴＭ命令は、コール元モジュールにリターンする前に、コール元モジュールの状 態をモジュールウスタック・フレームから回復する。モジュール記述子とモジュ ールウスタック・フレームとのフォーマットについては同時係属中の出願番号節 ８２８．３８３号の出願に記してあり、これをここに参考のため取入れである。

ＣＡＬＬＭ命令の実行中、処理装置１４はコール先（コールされた）モジュール のアクセス帝レベルをモジュール記述子からめ、後にＲＴＭ命令の実行中にコー ル元モジュールのアクセス・レベルをモジュール・スタックから回復する。処理 装置１４は一般的にはこの制御情報を解釈しないが、アクセス制御を変更しなけ ればならないときはＰＭＭＵ２０と通信し、ＰＭＭＵ２０に頼って変更が合法的 であることを確認する。本発明では、この通信は幅が限定されたバス・インター フェースによって行われる。

一般に、モジュール機構はユーザ参照とスーパーバイザ参照とを区別することで 与えられるよりもより細かなレベルのアクセス制御をサポートする。モジュール 機構はモジュールに限られたアクセス権を与えて、より大きなアクセス権を有す るモジュールをコールさせる。ＰＭＭＵ２Ｇの助けにより、処理装置１４はコー ル元モジュールがそのアクセス権を増大するのを許すことを確認することができ 、コール元モジュールが与えられていないアクセス権を得ようとする試みを検出 することができる。

アクセス・レベル変更モジュールの記述子またはフレームをレファレンスするＣ ＡＬＬＭまたはＲＴＭの命令を実行する間、処理装置１４はＣＰＵ空間のアクセ スを経由してＰＭＭＵ２０のアクセス制御論理と通信する。ＣＡＬＬＭまたはＲ ＴＭの命令を実行中にこれらＣＰＵ空間のアクセスのどれかにバス・エラーが発 生すれば、処理装置１４はフォーマット・エラー除外の処置を取るであろう。

動作時、処理装置１４は現行アクセス・レベル（ＣＡＬ）バス・レジスタを読取 ることにより現行モジュールのアクセス権を確認することができる。処理装置１ ４は、増加アクセス・レベル（ＩＡＬ）バス・レジスタを使用して、アクセス権 の増大を要求する。処理装置１４は、減少アクセス・レベル（ＤＡＬ）バス・レ ジスタを使用して、アクセス権の縮小を要求する。これら三つのバス・レジスタ のフォーマットは処理装置１４に対しては規定されていないが、処理装置１４は ＣＡＬバスバスジスタから読取った情報がＩＡＬまたはＤＡＬバス・レジスタに 有意義に書込むことができると仮定する。アクセス・レベル状態（ＡＬＳ）バス ・レジスタにより、処理装置１４は目的とするアクセス・レベルの変化の合法性 についてＰＭＭＵ２０に次のように問いただすことができる。

数　値　合法性　処　理　装　置　１４　の　行　動００　無　効　フォーマッ ト・エラー Ｏ１有　効　アクセス権の変化無し ０３　有　効　変更アクセス権のみ ０７　有　効　変更アクセス権とスタックポインタその他　未規定　未規定 処理装置１４はＣＡＬＬＭ中、記述子アドレス（ＤＡ）バス・レジスタを使用し て、モジュール記述子のアドレスと通信する。これによりＰＭＭＵ２０はアドレ スがその記述子に対して有効なアドレスであることを確認することができる。ま たこれによってモジュールがそのアクセス権を不正に増大するアクセス・レベル 変更記述子を作り出すことがないようになる。

一般にＣＡＬＬＭ命令はアクセス・レベル変更モジュールとアクセス中レベル不 変更モジュールとの両方の呼出しを行うのに使用することができる。後者の形式 のモジュール呼出しでは、処理装置１４は単に活動中のシステム・スタックの最 上部にモジュール・スタックφフレームを作り、これを一杯にする。コール元モ ジュールのコンディションコードはフレームの適切な領域に取っである。一定の 制御情報により、処理装置１４はコール元モジュールのスタック・ポインタを貯 えることができたりできなかったりする。

ただし処理装置１４は、コールされたモジュールの実行を始める前に、モジュー ル・エントリー・ワードを使用してモジュール・データ領域ポインタを貯え、ロ ードする。

アクセス・レベル変更形式のモジュール記述子の場合には、処理装置１４はまず ＰＭＭＵ２０から現行アクセス・レベルをめなければならない。処理装置はまた コール元モジュールがスタック・ポインタの現在値によって指示されている領域 から読取る権利を持っていることを確認する。次の処理装置は確認のため記述子 アドレスと新しいアクセス・レベルとをＰＭＭＵ２０に送゛る。次に処理装置１ ４はアクセス状態を読取って、要求されたアクセス・レベルの変更の妥当性に関 してＰＭＭＵ２０の判断をめる。ＰＭＭＵ２０がアクセス・レベルの変更が承諾 されるべきでないことを確認すると、アクセス状態はＯとなり、処理装置１４は フォーマット・エラー除外を行う。処理装置１４の可視レジスタは変更されず、 ＰＭＭＵ２０が現行アクセス・レベルを変更することもないであろう。ＰＭＭＵ ２０が変更が承認された゛ことを確認すると、ＰＭＭＵ２０は現行アクセス・レ ベルを変更し、処理装置１４を進行させる。アクセス状態がスタック・ポインタ の変更を必要とする場合には、処理装置１４はモジュール記述子から新しい数値 をロードし、コール元モジュールのスタックから新しいスタックにアーギュメン トを写し取る。最後に、処理装置１４は新しいスタックの最上部にモジュール・ スタック・フレームを作り、これを一杯にする。コール元モジュールのコンディ ション・コードはそのフレームの妥当なフィールドにセーブされる。コールされ たモジュールの実行はアクセス・レベル不変更式モジュール記述子の場合と同様 に始まる。

ＲＴＭ命令はモジュールからリターンするのに使用される。アクセス中レベル不 変更式モジュール・スタック拳フレームでは、処理装置１４はコンディション・ コード、プログラム・カウンタ、およびモジュール・データ領域ポインタ・レジ スタをフレームから再ロードする。次にフレームはスタックの最上部から取除か れ、スタック−ポインタにアーギュメントのカウントが加算され、実行がコール 元モジュールにリターンする。

アクセスφレベル変更形式のモジュール・スタック拳フレームでは、処理装置１ ４はアクセス・レベル、コンディション・コード、プログラム・カウンタ、セー ブされたモジュール・データ領域、およびセーブされたスタック・ポインタをフ レームから読出す。古いアクセス・レベルは確認のためＰＭＭＵ２０に書込まれ る。次に処理装置１４はアクセス状態を読取って要求されたアクセス拳レベルの 変更の妥当性に関してＰＭＭＵ２０の判断をめる。ＰＭＭＵ２０がアクセス・レ ベルの変更が承認されないことを確認すると、アクセス状態は０であり、処理装 置１４はフォーマット・エラー除外を行う。処理装置１４の可視レジスタは変更 されず、ＰＭＭＵ２０が現行アクセス・レベルを変更することもないであろう。

ＰＭＭＵ２０が変更が承認されたことを確認すると、ＰＭＭＵ２０は現行アクセ ス・レベルを変更し、処理装置１４を進行させる。次に処理装置１４はモジュー ル・スタック拳フレームから対応するレジスタに数値をロードし、アーギュメン トのカウントを新しいスタック・ポインタの値に加算し、コール元モジュールに リターンする。

コールされたモジュールがモジュール・データ・ポインタをレジスタにロードし たくなければ、ＲＴＭ命令ワードはそのように指示することができ、ロードされ た値が正しいスタック・ポインタ値の上に重ねられるであろう。

ＣＡＬＬＭ命令の実行中、処理装置１４とＰＭＭＵ２０とは全く別個の応答性を 持っている。最初、処理装置１４はＣＡＬレジスタ内の現在値をＣＡＬバス・レ ジスタを経由して検索し、これを後の使用のためモジュール・スタック拳フレー ムに格納しなければならない。好ましい形態では、ＰＭＭＵ２０はＣＡＬレジス タのビット７〜５をＣＡＬバスバスジスタのビット７〜５：こ戻し、ｖＡＬレジ スタのビット７〜５をＣＡＬバス・レジスタのビット３〜１に戻す。

次に、処理装置１４はコールされたモジュールのモジュール記述子のアドレスを ８個のＤＡババスレジスタの中の適切な一つに書込まなければならない。数値が ＤＡババスレジスタの一つに書込まれると、ＤＡババスレジスタの内容とＤＡバ バスレジスタに関連する機能コードとから構成されている論理アドレスが変換テ ーブルおよび／または変換キャッシュから探される。通常キャッシュのエントリ ーは、ＣＡＬＬＭ命令がコールされたモジュールの最初のワードを既に読出して 形式およびアクセス・レベルの情報を得ているので、そのアドレスの位置にある はずである。ただし、キャッシュ・エントリーがその位置に無ければ、テーブル ・サーチが行われ、エントリーがキャッシュに挿入される。

変換をテーブル内に設置することができなければ、そのコールは却下される。ア ドレスはそれが入っているページがゲートを含むことを許可されて（記述子にＧ ビットの組を備えて）いれば、またアドレスが０モジユロのゲートの大きさに等 しければ（ゲートの大きさはＡＣレジスタのＧＳ欄によって決まる）、ゲートに 対して有効である。記述子チェックの成功あるいは失敗はアクセス状態値を戻す 際に使用するためＰＭＭＵ２０によって保存される。

次に、処理装置１４は新しいアクセス・レベルをＪＡＬバス・レジスタに書込む ことによりＰＭＭＵ２０にＣＡＬレジスタを更新することを要求する。好ましい 形態では、ＰＭＭＵ２０はＩＡＬバス・レジスタに書込まれた値をＣＡＬレジス タのアクセス・レベル・ビットと（符号無しで）比較する。ＩＡＬがＣＡＬより 大きければ、アクセス拳レベル・チェックは失敗である。ＩＡＬがＣＡＬより小 さく、コールされたモジュールのモジュール記述子を含んでいるページのゲート ・ビットがセットされていれば、変更が許容される。ＩＡＬがＣＡＬに等しけれ ば、アクセス・レベル・チェックは合格である。ＣＡＬはＶＡＬに写し取られ、 ＩＡＬはＣＡＬに設置される。アクセス争レベルの変更の成功あるいは失敗はア クセス状態値を戻す際に使用するためＰＭＭＵ２０により保存される。

スタック変更に関する情報はＳＣＣレジスタに入っている。アクセス権が具合よ く増大したとき、現行アクセス・レベルより少く、新しいアクセス・レベルに等 しいか大きいビット位置数を有するＳＣＣレジスタ内のビットが検査される。こ れらビットのいずれかが０であれば、スタック変更が指示される。スタック変更 の必要性があるか無いかはアクセス状態値を戻す際に使用するため内部で保存さ れる。

ＣＡＬＬＭのシーケンスで処理装置１４が行う最後の行動はＰＭＭＵ２０のＡＬ Ｓバス・レジスタを読取ってアクセス状態を得ることである。戻された値は上に 規定したとうりである。

ＲＴＭ命令により、処理装置１４は古い（セーブされていた）アクセス争レベル をＰＭＭＵ２０のＤＡＬバスバスジスタに書込む。次にアクセス・レベル変更の 状態をチェックする。数値がＤＡＬバス・レジスタに書込まれると、ＰＭＭＵ２ ０はアクセス・レベル・ビットをＣＡＬレジスタのアクセス・レベル・ビットと （符号抜きで）比較する。

本発明の一実施例では、ＤＡＬのフィールドがＣＡＬのフィールドより大きいか または等しければ、変更が許容され、ＤＡＬのビット７〜５がＣＡＬに置がれ、 ＤＡＬのビット３〜１がＶＡＬに置かれる。ＤＡＬのフィールドがＣＡＬのフィ ールドより少ければ、変更は許容されない。アクセス・レベル変更の成功あるい は失敗はアクセス状態値を戻す際に使用するためＰＭＭＵ２０により保存される 。

処理装置１４がＲＴＭシーケンスで行う最後の行動はＰＭＭＵ２０のＡ　Ｌ　Ｓ 　／＜ス・レジスタを読取ってアクセス状態を得ることである。戻される値は上 に規定したとうりである。

好ましい形態では、ＰＭＭＵ２０は他にアクセス保護を行っている。たとえば、 書込み保護の指示は変換トリーの各レベルに格納されている。成るテーブルが成 るレベルで書込み保護（ＷＰ）ビットのセットを備えていれば、ページはこの属 性を備えていると考えられる。

ページの有効な書込み保護はテーブル歩行中に取出された各記述子のＷＰビット の論理和を取り、アドレスの読み書きのアクセス・レベル・ビットをＲＡＬおよ びＷＡＬのフィールドに対してチェックすればめられる（アクセス・レベルが使 用可能の場合）。テーブル歩行の終りに、ページが効果的に書込み保護されてい れば、エントリーはＷＰビットのセットを有する記述子キャッシュ内の論理アド レスに対して行われる。

ページは、対応するビットがテーブルの最低レベルにセットされていれば、ロッ クするか、ゲートだけを含むことができる。修正ずみあるいはキャッシュ禁止の 指示もテーブルの最低レベルだけに存在する。

ページに関連する権利についてもっと細かく制御するには、長い記述子を使用し てユーザ／スーパーバイザに基づくアクセスを制限することができ、読出しアク セスおよび書込みアクセスに対する８レベルの特権を利用して効率的な階層的保 護機構を設けることができる。テーブル歩行プロセス中にアクセス権の侵犯が検 出されれば、エントリーは到来する論理アドレスから形成され、ＢＥＲＲまたは ＷＰのビットがそれぞれ読取りアクセス侵犯または書込みアクセス侵犯に対して Ａ　Ｔ　Ｃ２Ｂのエントリーにセットされる。この論理アドレスに引続きアクセ スすれば、ヒツトがエントリーのＢＥＲＲビット・セットを有するＡ　Ｔ　Ｃ２ Ｂに生じた場合、あるいはＷＰビット・セットを用いて書込みをしようとした場 合に、ＢＥＲＲビンが表明されるであろう。

５、変換テーブル れでいる。このトリー構造は、完全なトリーの一部分だけが存在すればよいから 、はとんどのプログラムに対し組立てる必要のあるページ・テーブルの大きさは 小さくなる。

ポインタやテーブルおよびページ・テーブルという２種類の変換テーブルが存在 する。ポインタ・テーブルは変換テーブル・トリーの分枝を形成し、一方ページ ・テーブルは葉（ｌｅａｆ）である。テーブルは記述子から構成される。フォー マットはページ記述子およびポインタ記述子に対して同様であり、アドレス−フ ィールドと制御／状態フィールドとから構成される。一般に、ページ記述子のア ドレス・フィールドはページの論理アドレス対物理アドレスのマツピングを指定 するのに使用され、ポインタ記述子のアドレス・フィールドはトリー内の他の変 換テーブルを指すのに使用される。

ルート・ポインタ記述子は変換トリーのルートを指示するのに使用される。この 種の記述子はルート・ポインタ・レジスタでのみ使用される。変換トリーはＣＰ Ｕルート・ポインタ（ＣＲＰ）記述子がコンテキスト切替えで変るか否かに依存 して、タスク別に作ることもできるし、タスク間に分割することもできる。加え て、交替バス・マスクについて行われる変換はＤＭＡルート・ポインタ（ＤＲＰ ）により指示される変換トリーを使用する。必要ならば、スーパーバイザ争アク セスはスーパーバイザ争ルート・ポインタ（ＳＲＰ）を利用することによりＣＲ Ｐが指示する以外の別の変換トリーを使用して変換することができる。

各ルート・ポインタのフォーマットは次のとうりである。

１５〜１３　１２〜１０　９　８　７　６　５　．４　３　２無効ルート・ポイ ンタ記述子の場合には、変換を行なうことが不可能であり、それ故レジスタをロ ードしようとすると、構成エラー除外の信号が発せられる。ルート・ポインタが ページ記述子である場合には、論理アドレスが物理アドレスとしてＰＭＭＵ２０ を通過するであろう。妥当に短いおよび妥当に長い形式は有効ルート・ポインタ を示し、テーブル内の次のレベルの記述子の長さをも示す。ＤＲＰを使用するの は常に最初のレベルのテーブルの機能コードによるルックアップを意味し、Ｌ／ ＵビットおよびＬＩＭＩＴのフィールドは、機能コードによるルックアップがあ るルート・ポインタを用いて行なわれるときは、使用されない。

ＰＭＭＵ２０は幾つかの異なる形式のテーブル記述子を指定するようになってい る。記述子はすべて共通に一つの要素を備えている。すべての形式の、最初のロ ング・ワードのビット０と１とは記述子のＤＴフィールドである。これらのビッ トの数値は記述子の他のビットの意味に影響を与記述子のフォーマットは三つの 事項から決まる。前の記述子のＤＴフィールドの数値と、記述子のＤＴフィール ドの数値と、テーブル・サーチの状態とである。前のＤＴフィールドの数値は現 在の記述子が長い形か短い形かを決める。他の二つの項目は次表にしたがってそ の形式を決定する。

短いポインタ記述子は次のフォーマットを有する。

１５〜１３　１２〜１０　９　８　７　６　５　４　ａ　２好ましい形態では、 二つの形式のページ記述子がある。

ページ・テーブルでだけ発生する形式１と、ポインタ・テーブルでだけ発生する 形式２とである。したがって、第４図に示すように、ポインタ・テーブルに形式 ２のページ記述子が存在することはＴＩフィールドをすべて使い切る前にテーブ ル・サーチが終ることになることを示している。

たとえそれ以上のテーブル・エントリーを取出さなくても、シーケンス内の次の ＴＩフィールドが制限フィールドと比較される。チェックが不成功であれば、変 換キャッシュ・エントリが論理アドレスに対してＢＥＲＲビットのセットを用い て作られる。

形式１の類ページ記述子のフォーマットは次のとうりである。

形式１の長ページ記述子のフォーマットは次のとうりである。

１５〜１３　１２〜１０　９　８　７　６　５　・４　３　２形式２の類ページ 記述子は次のフォーマットを有している。

形式２の長ページ記述子のフォーマットは次のようになっている。

ここで５ＴＡＴＵＳは、次のようになっている。

無効記述子はテーブル内にページをはみ出したデータあるいは割当てられていな いデータの場所を保持している。

短無効記述子のフォーマットは次のとうりである。

長無効記述子のフォーマットは次のとうりである。

間接記述子にはルックアップのレベルが別に付加されており、そのため個々のペ ージをページに対する唯１組の沿革ビットを用いて各タスクに分配することがで きる。

短間接記述子のフォーマットは次のとうりである。

各種の記述子で、ビットとフィールドとは次のように定義されている。

Ｌ／Ｕ　（下部／上部）は、記憶装置のこの区域のページが利用可能な最下部の アドレスまたは最上部のアドレスを占めているかどうかを示す。Ｌ／ＵはＬＩＭ ＩＴフィールドと使用中の論理アドレスの部分とを比較し、次のようにテーブル にインデックスを付ける。Ｌ／Ｕ−０ならば、Ｌｒ　ｉ　ＩＶＩ　１１ノイール トはインデックス上で上部（符号無し）限界を含んでおり、したがってインデッ クスはく一限界でなければならない。Ｌ／Ｕ−１であれば、ＬＩＭＩＴフィール ドはインデックス上で下部限界を含んでおり、インデックスは〉−限界でなけれ ばならない。インデックスが境界の外にあれば、変換キャッシュ・エントリが論 理アドレスに対してＢＥＲＲビットのセットを用いて作られる。その他の場合に はテーブルのサーチを続行する。（第５図を参照。） 制限（ＬＩＭＩＴ）は、テーブルの次のレベルへのインデックスの最大値または 最小値を示す。このフィールドはテーブルの次のレベルの大きさを制限するのに 使用される。上のＬ／Ｕビットを参照のこと。　′ ＲＡＬ　（読取りアクセス参レベル）は、論理アドレス空間の区域にアクセスす るのに必要な論理アドレスのアクセス・レベルを示す。これは次のようにコード 化される。

０００　アクセス会レベル０またはスーパーバイザ００１　アクセス瞭レベル１ −〉０またはスーパーバイザ０１０　アクセス参レベル２−〉０またはスーパー バイザ０１１　アクセス・レベル３−〉０またはスーパーバイザ１００　アクセ ス・レベル４−〉０またはスーパーバイザ１０１　アクセス参レベル５−〉Ｏま たはスーパーバイザ１１０　アクセス拳レベル６−〉０またはスーパーバイザ１ １１　アクセス拳レベル７−〉０またはスーパーバイザコードの（符号無しで） 小さいアクセス拳レベルはコードの大きい（符号無し）アクセス・レベルより大 きな特権を与えられている。１００のコード化には記述子またはページにアクセ スするのに１０１をコード化するよりも多い特権が必要である。記述子がロード され、アクセスがユーザ空間アクセスであるときは、ＡＣレジスタのＡＬＣフィ ールドによって指示された論理アドレスの上位ビットの数がトリー歩行の各長記 述子のＲＡＬフィールドと比較される。

アクセスを否認すべきであるということを示すＲＡＬが存在すれば、記述子が形 成されＡ　Ｔ　Ｃ２ＢにそのＢＥＲＲビット・セットがロードされる。

ＷＡＬ（書込みアクセス・レベル）は、論理アドレス空間の区域に書込むのに必 要なアクセス・レベルを示す。これは次のようにコード化される。

０００　アクセス・レベル０またはスーパーバイザ００１　アクセス・レベル１ −〉０またはスーパーバイザ０１０　アクセス・レベル２−〉０またはスーパー バイザ０１１　アクセス・レベル３−〉０またはスーパーバイザ１００　アクセ ス拳レベル４−〉０またはスーパーバイザ１０１　アクセス・レベル５−〉０ま たはスーパーバイザ１１０　アクセス・レベル６−〉０またはスーパーバイザ１ １１　アクセス・レベル７−〉０またはスーパーバイザ記連子がロードされ、ア クセスがユーザ空間書込みアクセスであるときは、ＡＣレジスタのＡＬＣフィー ルドにより指示された論理アドレスの上部ビットの数がテーブル歩行に使用され る各長記述子のＷＡＬフィールドと比較さ軌る。このアドレスについて書込みが 許可されないことを示すＷＡＬが存在すれば、記述子にＷＰビット・セットがロ ードされる。

Ｓ（スーパーバイザ）はアドレスが使用可能な機能コードにより制限されている か否かを指示する。

０　任意のアドレス空間参照 １　スーパーバイザ空間参照に限る。

ＳＧ（全体的に分配された）は、論理アドレス空間のこの区域がシステム内のす べてのタスクに割当てられているントリーが一つだけ作られ、−すべてのタスク がこれを分は持つであろう。このビットは次のように規定される。

０　割当てられていない １　割当てられている。

Ｇ（ゲート）は、ページがゲートを含むことができる場合にセットされ、その他 の場合にはクリアされる。

ＣＩ（キャッシュ禁止）は、システム内でデータ・キャッシュとともに、キャッ シュすべきでないページに印を付けるのに使用し、データ陳腐化の問題を回避す る。

ＰＭＭＵ２０は変換中このビットを外部システムに提示する。

Ｌ（ロック）は、記述子をＡ　Ｔ　Ｃ２Ｂ内にロックし、これを交換に利用でき ないようにする。Ａ　Ｔ　Ｃ２Ｂのエントリーは記述子のロックを解除するには フラッシュしなければならない。ただし、ルート・ポインタ・テーブルはロック した記述子と対話することができる。　′Ｍ（修正ずみ）は、ページが書き込ま れている場合にセットされ、その他の場合はクリアされる。ＰＭＭＵ２０はＭが 先にクリアされていてこの記述子のページに書込みが生じた場合にＭをセットす る。このビットはＰＭＭＵ２０では決してクリアされない。

Ｕ（使用ずみ）は、記述子のアドレス拳フィールドがページまたはテーブルにア クセスするのに使用されてしまりこのビットは、先にクリアされていて変換プロ セス期間中記述子のアドレス・フィールドがＰＭＭＵ２０によって使用される場 合にＰＭＭＵ２０によってセットされる。このビットはＰＭＭＵ２０によっては 決してクリアされない。

ＷＰ　（書込み保護）は、ページが絶対的に書込み保護されている場合にセット され、その他の場合はクリアされる。

記述子はそのＷＰビット・セットで形成され、ＡＴＣ２Ｂにロードされる。エン トリーは上述のＷＡＬフィールドにより条件付きで書込み保護することができる 。書込み保護されているページに書込もうとすればＢＥＲＲを表明することによ りＰＭＭＵ２０が変換を放棄する。

ＤＴ（記述子形式）は、記述子の形式を示す。これは形式に関係なく記述子の同 じ位置に置かれる。これは先のＤＴフィールドの値およびテーブルサーチの状態 とともに記述子フォーマットを決定するのに使用される。

００　無効：このＤＴ値を有する記述子は常に無効である。これはページまたは テーブルが存在していない（ページからはみ出している）か論理アドレスが境界 外にあることを示す。無効記述子に遭遇すると、変換キャッシュ・エントリーが ＢＥＲＲビット・セットを有する論理アドレスに対して作られる。

０１　ページ記述子：この値はテーブル歩行手順を終結するのに使用される。こ れは形式１または形式２のページ記述子を示す。ページ記述子に遭遇すると、テ ーブル歩行プロセスが終結し、エントリーがＡ　Ｔ　Ｃ２８の論理アドレスに対 して作られる。エントリーに対する物理アドレス・フィールドは残りの論理アド レス・ビット（テーブルの前のレベルへのインデックスとして使用されなかった もの）に記述子のページ・アドレス・フィールドまで延びた０を加えることによ って形成される。（第４図を参照）１０　短：この値は取出すべき次の記述子が 短かいフォーマットのものであることを示す。この値はポインタ記述子（短また は長）または間接記述子（短または長）に置かれる。この値がポインタ記述子に 入っているときには、テーブルのアドレス・フィール°ドが短記述子のテーブル を指していること、およびインデックスに４を掛けるべきことを意味している。

短の値に遭遇し、且つ論理アドレスが使い厳されている（ＴＩフィールドをすべ て使用した）ときは、この値を短記述子を指す間接形式の記述子を示す。

ｌｌ　長：この値は取出すべき次の記述子が長いフォーマットのものであること を示す。この値はポインタ記述子（短または長）または間接記述子（短または長 ）に置かれる。この値がポインタ記述子に入っているときには、テーブルのアド レス・フィールドが長記述子のテーブルを指していること、およびインデックス に８を掛けるべきことを意味している。長の値に遭遇し且つ論理アドレスが使い 貫されている（すべてのＴＩフィールドを使った）ときは、この値は長記述子を 指す間接形式の記述子を示す。

テーブル・アドレスは、２８ビツトから成り、常に記述子のテーブルの底辺を指 す。

ページΦアドレスは、ページの物理アドレス（ページ・フレーム番号）を含んで いる。ページ・アドレスは２４ビツトから成るが、これらビットのすべてを使う ことができるわけではない。ページの大きさが２５６バイトより大きければ、必 らずしもすべてのビットが必要ではない。特に（ＴＣレジスタのＰＳフィールド の値）低位の値からこのフィールドの８個の低位ビットを差引いたものは使用さ れない。たとえば、ページの大きさが１０２４バイトの場合、ＰＳフィールドの 値は１０（２進法では１０１０）であるから、最低１０−８−２ビツトのページ ・アドレス・フィールドは使用されない。使用しないビットはソフトウェアで使 用することができる。

間接アドレスは個別記述子を指す３０ビツトから構成される。ＤＴフィールドが 長を示せば、このフィールドの低位ビットは０でなければならない。　・ 使用せずのビットは、ＰＭＭＵ２０によって使用されない。

６、テーブル歩行 ＰＭＭＵ２０はページ記述子が見つかるまで（または例外条件が発生するまで） 連続してテーブルのルックアップを行うことによって記述子を取出す。これらテ ーブルのルックアップは変換トリーの各レベルの記述子のテーブルを指示する論 理アドレスの部分を使用することにより行われる。

テーブルの底辺はトリー内でルベル上の前のテーブルでめられた記述子によって 指示される。テーブルの最大の大きさは、テーブル内の記述子の大きさによって のみならず、テーブルへのインデックスとして使用されている論理アドレス・ビ ットの数によっても決められる。テーブルは一定の記述子の制限（Ｌｌ旧Ｔ）フ ィールドを介して、この最大値より小さい大きさに制限することができる。記述 子が一旦テーブルから得られると、その有効性がチェックされる。有効であれば 、トリーの次のレベルにある記述子の形式を確認する。このルックアッププロセ スはページ記述子が得られるまで、または除外が発生するまで、論理アドレスの 残りの部分を使用して続けられる。一旦ページ記述子が得られれば、論理的対物 理的マツピングがそのページに対して規定される。

ＤＭＡアクセスがＤＭＡルート・ポインタ（ＤＲＰ）を使用して変換されている ときは、最初のレベル・テーブルが機能コードによって常に指示される。変換に スーパーバイザー争ル−ト壷ポインタ（ＳＲＰ）またはＣＰＵル−ト・ポインタ （ＣＲＰ）が使用されておりＴＣレジスタのＦＣＬ　（機能コードルックアップ ）ビットがセットされていれば、最初のレベルのルックアップが機能コードによ って指示される。ＦＣＬビットがクリアされていれば、機能コードのルックアッ プは行われず、最初のルックアップは次節に記すようになる。このテーブル歩行 手順を第３図に示す。ページ記述子は次のように取出される。機能コードＦＣ［ ３］のビット３が表明されていなければ、ＦＣ２−０の到来値を使用してＣＲＰ またはＳＲＰレジスタが指しているテーブルを指示する。Ａ　Ｔ　Ｃ２Ｂの失敗 が発生したときＦＣ［ｌがＰＭＭＵ２０以外の装置によって表明されていた場合 には、機能コードＦＣ［２−０］のビット２−０を使用してＤＲＰが指している テーブルを指示する。次に記述子をレベルがより高いテーブルから取出す。取出 すべき記述子の形式は使用するルート・ポインタの記述子形式フィールドで決ま る。取出した記述子が有効であれば、記述子のアドレス・フィールドは変換の次 のレベルを指すポインタの上位ビットを形成するのに使用される。

ＴＣレジスタのＩＳフィールドによって指示される論理アドレス上位ビットの数 はＰＭＭＵ２０によって捨てられる。

ＴＩＡフィールドによって指示されるビットの数は論理アドレスの上部から採用 される。これらは符号無しの整数として処理される。現行記述子（またはルート ・ポインタ、これが最初のレベルの場合）のＤＴフィールドがトリーの次のレベ ルの記述子が短記述子（３２ビツト）であることを示していれば、論理アドレス ・ビットが左に２だけシフトされ、取出された記述子のアドレス・フィールドに 付加される。ＤＴフィールドがトリーの次のレベルの記述子が長記述子（６４ビ ツト）であることを示していれば、論理アドレス・ビットは左へ３だけシフトさ れ、取出・された記述子のアドレス・フィールドに付加される。このポインタは トリーの次のレベルの記述子を取出すのに使用される。

この手順は、この新しい記述子のアドレス争フィールド、次のＴ！χフィールド 、および論理アドレスの次の上位ビットを使用して、他の記述子を取出し続ける 。ページ記述子が見つかるまで、またはＴｌχフィールドがそれ以上存在しなく なるまで、あるいは次のものが０であるようになるまで（または、後に記すよう に、テーブル歩行手順が放棄されるまで）同様に進行する。

記述子が長い場合には、次のレベル・テーブルの基底アドレスは２番目に長いワ ードのビット３１〜４となるように取られる。ビット３〜０は無視され、ユーザ が状態その他の機能に使用することができる（アドレス計算のために０で埋めら れている）。記述子が短い場合には、次のレベル・テーブルの基底アドレスはビ ット３〜０（状態ビット）がＯで満たされている単一の長ワードになるように取 られる。記述子境界を指すように左にシフトされたＴＩχで指示された論理アド レスの部分はテーブルの基底アドレスに加えられて次の記述子の位置を定める。

記述子には２８ビツトしかアドレス情報がないから、アドレス計算は記述子アド レス・フィールドの下位の４状態ビツトを０で埋める。

テーブル歩行手順は多くの理由により上述の通常の場合とはかけ離れることがあ る。

１）記述子の使用ずみ及び／又は修正ずみのビットがセットされていなければ、 ＰＭＭＵ２０はそれらを適切にセットし、次いで記述子の状態バイトを更新する であろう。更新されている記述子が既に修正ずみビット・セットを備えていれば 、更新は単一の読取り一修正−書込みのサイクルを使用して行われる。その他の 場合には、単純書込みが使用される。

２）ＴＣレジスタのＦＣＬビットがクリアされていれば、最初のルックア・ツブ は論理アドレスによる。または、３）テーブル歩行中ページ記述子に遭遇すれば 、歩行が終結し、エントリーがＡ　Ｔ　Ｃ２Ｇの論理アドレスに対して行われる 。エントリーの物理的アドレス・フィールドは論理アドレス・ビット（成る前の レベルのテーブルの指標として使用されなかったもの）の残った数を、０拡張し て、下位ＰＳビットにＯが詰った記述子の物理的アドレス・フィールドに加える ことによって形成される。エントリーが作られ、ＰＭＭＵ２０がバスを放棄した 後、バス・サイクルを再試行することができる。

７、アドレス変換キャッシュ 各アクセス時に変換テーブルを歩行するオーバヘッドを回避するため、最近使用 される論理対物理トランスレータはＡ　Ｔ　Ｃ２Ｂに保持されている。Ａ　Ｔ　 Ｃ２６はヒツト率が高くかつ変換時間が短いように作られている。Ａ　Ｔ　Ｃ２ Ｂが失敗すると、ＰＭＭＵ２０はバス・マスクにサイクルを後に再試行すべきこ とを指示して現行バス・サイクルを放棄する。

次にＰＭＭＵ２０は論理バスと物理バスとを調停し、記憶装置の変換テーブルを サーチして正しいページ記述子を見つける。次にこの記述子を使用してＡ　Ｔ　 Ｃ２Ｂにトランスレータを設置する。ＰＭＭＵ２０がバスを放棄すると、古いバ ス・マスクは調停することができ、放棄したバス・サイクルを再試行する。この ときＰＭＭＵ２０はＡ　Ｔ　Ｃ２Ｂにおいて「ヒツト」するはずであり、バス令 サイクルは正常に進行することができる。

ＡＴＣ２Ｅｉで、各キャッシュ・エントリーは論理部（タグ）と物理的部分（タ グに対応する情報）とを備えている。ただし、エントリーの論理的内容はユーザ には見えない。各エントリーの３１ビツトの論理部は次のフィールドから構成さ れている。

ここで、 ■（有効）は、エントリーが有効トランスレータを含んでいる場合１であり、そ の他の場合はクリアされる。このビットはトランスレータがエントリーにロード されるときセットされる。■はトランスレータに合致するＰＦＬＵＳＨまたはＰ ＦＬＵＳＨＲ命令によって、トランスレータに合致するＰＬＯＡＤ命令によって 、ＰＭＯＶＥによるルート・ポインタ・テーブルのＣＲＰへの再割当により生ず るフラッシュによって、およびリセット時にクリアされる。

ＴＡ（タスク・エイリアス）は、別々の方面からの同一の論理アドレスへの異な るタスクのアクセスを区別する機構を与える。タスク・エイリアス情報とエント リ有効性ビットのマスク可能なりリアを実行する能力とを組合わせると（トラン スレータのマスク可能なフラッシュ）　、ＰＭＭＵ２０はＡ　Ｔ　Ｃ２Ｂに存在 する複数のタスクのトランスレータを同時に保持する能力が与えられる。タスク ・エイリアスを別のタスクに再発行しなければならない場合には、そのタスク・ エイリアスを含むすべてのトランスレータをまずフラッシュする。これにより新 しいタスクが前のタスクのトランスレータを誤りなく使用し、コンテキスト切替 時ＡＴＣ２Ｂ全体をフラッシュする必要性が無くなるであろうことが保証される 。このフィールドとの比較はこのトランスレータをロードしたテーブルサーチが 一組のＳＧビットを有する記述子と遭遇した場合抑制されるであろう。これによ り全体的配分動作が実施される。

ＦＣ（機能コード）は、トランスレータをロードさせたバス・アクセスの機能コ ード・ビットＦＣ［・３：０］を備えている。

論理アドレスは、トランスレータをロードさせたバス・アクセスの論理アドレス ・ビットＬＡ　［３１：　８］を備えている。ページの大きさが２５６バイトよ り大きければ、この２４ビツト・フィールド内の幾つかの低次ＬＡビットが正常 変換申付われるアドレス比較の間に「ドントケア」となる。

各エントリーの３０ビツトの物理的部分は次のフィールドから構成される。

Ｌ（ロック）は、キャッシュ・エントリーが再使用に利用できない場合にセット され、そうでない場合にクリアされる。Ａ　Ｔ　Ｃ２Ｂが有効トランスレータで 一杯になっていれば、現在有効なトランスレータはトランスレータ・ロード上に 重ね書きされなければならない。Ｌ−１ならば、キャッシュ・エントリーは再使 用に利用できない。一つを除くすべてのエントリーがロックされるようになると 、Ｃｓレジスタ内のＬＷビットがセットされてこの状態を示すで゛あろう。記述 子に「ロック」の指示が存在するか否かには無関係に、それ以上トランスレータ のロックは行われず、ロックされたトランスレータでキャッシュが全体的に満た されることのないようにしている。トランスレータがフラッシュするまで、ＡＴ Ｃ２Ｂはすべてのキャッシュの失敗に関して新しいトランスレータとして同じ（ ロックされていない）エントリーを使用しつづけるであろう。このため、動作シ ステムは変換機構の有効性を減するほどの多数のトランスレータにロックされな いように注意しなければならない。ロックされたトランスレータは、ＣＲＰを使 用してロードされた場合には無効にすることができる。新しいエントリーがＲＰ Ｔ内に作られると、整合用ＴＡフィールドを有するＡ　Ｔ　Ｃ２Ｂのすべてのト ランスレータが、そのり、ビットの状態に関係なく、無効にされるであろう。Ｓ ＲＰまたはＤＲＰがロードされているトランスレータはこの方法では無効にされ ない。

ＢＥＲＲ（バス・エラー）は、このトランスレータでのテーブルサーチの結果、 エラーが検出された場合にセットされ、その他の場合はクリアされる。ＢＥＲＲ −１であれば、ＰＭＭＵ２０はページがアクセスされたときＢＥＲＲ出力を表明 するであろう。ＰＡＳは発生しない。ＢＥＲＲは、°先の失敗（ＡＴＣ２Ｂ内に 存在してぃながった）の場所に再アクセスを試みるとき、現行バス９マスクにこ のアドレスに対するテーブルにトランスレータが存在しないことを知らせる機構 を提供する。また、他のバス・マスクによる非存在場所に冗長なテーブル・ルッ クアップの試みを回避する機構を提供する。ＢＥＲＲビットは明快にクリアする ことはできない。バス・エラー処理ルーチンはテーブルを更新してから失敗アド レスのＰＬＯＡＤを含むべきである。

ＰＬＯＡＤはＰＭＭＵ２０にそのキャッシュ内の整合用トランスレータをフラッ シュさせ、それがらキャッシュにテーブルから新しいデータをロードする。

ＣＩ（、キャッシュ禁止）は、ページ内のアクセスがデータ・キャッシュに格納 されないようにすべき場合に指示する。Ｃｌ−１であれば、ＰＭＭＵ２０は、ペ ージがアクセスされたときバス・サイクルと同時にＣＬＩ出カを発生するので、 キャッシュ・コントローラはそのバス−アクセスがキャッシュに「失敗」したと き「充填」をしようとしないことを知るようにするであろう。このカテゴリー内 に入る典型的な幾つかのアクセス形式を挙げれば、１１０アクセス、臨時バッフ ァ区域へのアクセス、またはメールボックス区域へのアクセスがある。

ＷＰ（書込み保護）は、ページの「有効」書込み保護を反映するものである。Ｗ Ｐ−１であれば、ページへの書込みアクセスは違法である。有効書込み保護は、 テーブル歩行中に遭遇するすべてのＷＰビット（各レベルで一つ）と、遭遇する ＷＡＬフィールドで行われるチェックとのＯＲである。これは変換テーブルのペ ージ記述子のＷＰビットの実際の値とは異なることがあることに注意のこと。そ のＷＰビット・セットを有するＡ　Ｔ　Ｃ２Ｂのトランスレータを使用して書込 みをしようとする場合には、ＰＡＳは発生せず、ＢＥＲＲが表明されるであろう 。同じことはＲＭＣ信号を利用する処理装置１４で実行される読取り一修正−書 込みサイクル（ＲＭＣ）についても正しい。ただし、処理装置１４にＲＭＣ出力 が無ければ、バス・サイクルの読取り部分は通常の方法で変換され、適切な場合 には書込み禁止（ＷＩＮ）出力が表明されるであろう。処理装置１４のＲ／Ｗ　 （書込み・読取り）信号が読取り一修正−書込みサイクルの書込み部分を示すよ うに変ると、ＷＩＮ信号は物理的Ｒ／Ｗ信号の遷移を阻止し、ＰＭＭＵ２０は書 込み侵犯を検出し、ＰＡＳを否定し、ＢＥＲＲを表明するであろう。

Ｍ（修正ずみ）はページが修正されていればセットされ、その他の場合はクリア される。トランスレータにＭビット・セットを備えていない書込み可能ページに 書込みが起ると、ＰＭＭＵ２０は現行バス−マスクに「放棄および再試行」の信 号を発する。バスを受取ると、ＰＭＭＵ２０はテーブルを歩き、テーブル内に適 切な記述子の修正ビットをセットし、古いトランスレータを無効とし、その修正 したビットがセットされた新しいトランスレータをロードし、それからバスを放 棄するであろう。前のバス・マスクが書込みサイクルを再試行すると、ＰＭＭＵ ２０はＭビット・セットを探し、通常の方法で物理アドレスとＰＡＳとを提供す るであろう。この方法で、記述子の修正ずみビットは、そのページへの最初の書 込み時に、トランスレータが前の読みからキャッシュされたものであってもなく ても、ページ・テーブルにセットされる。

Ｇ（ゲート）は、このページがあるゲートを備えることができるか否かを示す。

Ｇ−１であれば、ページは異なる特権レベル間の遷移に対してゲートを備えるこ とができるものである。記述子アドレス・バス・レジスタへの書込み時、ＰＭＭ Ｕ２０はそのアドレスで指示されるページがＧビットのセットを備えているかチ ェックし確認する。このページにゲートを備えるという属性（Ｇビットのセット ）が無ければ、適切なエラー・コードがＡＬＳレジスタに記録される。

ＰＡ（物理アドレス）は、テーブル・ルックアップのページ記述子から形成され た物理アドレスＰＡ　ｃａｔ：　８］のビット３１〜８を含んでいる。ページの 大きさが２５６バイトより大きければ変換中に、格納された２４の物理アドレス ・ビットの必らずしも全部が外部の物理バスに追い出されることはない。ページ 内の区域にアドレスする物理的アドレス・ビットは対応する論理アドレス・ビッ トが直接外部物理バスを通過するように多重化される。

ＰＭＭＵ２０がリセット動作を行うと、Ａ　Ｔ　Ｃ２Ｂを使用不能の状態（ＴＣ レジスタのＥビットがクリアされている）で「参入する」。論理アドレスは直接 通過され、論理アドレスバスに「明快な変換」として出力される。これはリセッ ト・ベクトルが、記憶装置と、組立てられた変換テーブルとから、読出すことが できるように必要である。加えて、アクセス・レベルのチェックが使用禁止され るので、アクセスが「現行アクセス・レベルを超えて試みる」ことによる失敗を 生ずることはないであろう。テーブルが組立てられてから、ＥビットをＡ　Ｔ　 Ｃ２Ｂの動作が可能なようにセットすることができる。

ＰＭＭＵ２０が他の動作を行っていなくてＡ　Ｔ　Ｃ２Ｂが使用可能になってい れば、ＰＭＭＵ２０は「変換ルックアサイド（Ｉｏｏｋａｓｌｄｅ　）　Ｊ動作 モードになっている。このモードでは、Ａ　Ｔ　Ｃ２Ｂは現行バス・マスクが提 供した論理情報と各Ａ　Ｔ　Ｃ２Ｂのエントリーのタグ区域に格納されている対 応する論理情報との間の進行中比較を行う。現行バス・サイクル論理情報は到来 論理アドレス、到来機能コード、および現行タスク・エイリアス（ルート・ポイ ンタ・テーブル内の現行ＣＲＰ値のインデックス）から構成されている。各Ａ　 Ｔ　Ｃ２Ｂエントリーのタグ区域に対応するフィールドが存在する。現行情報が 有効トランスレータに格納されている情報と合致すれば、ＡＴＣ２Ｂは「ヒラト コすると言われる。

ＳＧビット・セットを有するこれらのトランスレータは「ドントケア」とされて いるタスク・エイリアス中フィールド間の比較を行って、トランスレータの分配 ができるようにする。

ヒツトがあれば、Ａ　Ｔ　Ｃ２６は合致した論理アドレスに対応する格納された 物理アドレスをＰＡ出力バッファに通し、同時に対応する物理アクセス情報を他 の評価回路または出力バッファに通す。物理バスがＰＭＭＵ２０から離れて調停 されていれば、ＰＭＭＵ２０は再び物理バス・マスクになるまで物理バスを駆動 しないであろう。アクセス権検査回路と関連の制御信号とはすべて、現行物理バ ス・マスクの本性とは無関係に、依然として動作す蚤。この方法で、全体的に分 離された物理バス活動と並行して、アクセス権を有し除外チェックを行う論理バ ス活動を行うことが可能である。たとえば、処理装置１４は、物理バスをＰＭＭ Ｕ２０から遠く離して調停したＤＭＡ装置の動作と並行して、論理バスに存在す るデータ・キャッシュを離れてバス・サイクルを実行し、ＰＭＭＵ２０によって モニタされたアクセス権を有することができる。

Ａ　Ｔ　Ｃ２Ｂの「ヒツト」しているトランスレータからの物理的情報は次のよ うな道筋で送られる。

１）ＢＥＲＲ，ＷＰ、ＭおよびＧビットはアクセス権検査回路へ ２）物理アドレス・ビットとキャッシュ禁止ビットは出力バッファへ 離散的アクセス・レベルがある場合には、特定のバス・サイクルのアクセス・レ ベルが、アクセス・レベルの数に依存して、論理アドレス・ビットＬＡ　［３１ ：　２９］　、ＬＡ［３１：　３０］　、またはＬＡ［３１］にコード化される であろう。

これらビットは他のアドレス・ビットの同じ方法で比較されてトランスレータの 合致を確認するので、離散的アクセス・レベルを使用するのはＡ　Ｔ　Ｃ２Ｂの 機能的必要条件ではない。Ａ　Ｔ　Ｃ２Ｂのルックアップと並行して、ＣＡＬレ ジスタ内の高次アドレス・ビットと使用可能ビットとの間で分離比較が行われる 、。そのアドレスにコード化されたアクセス・レベルがＣＡＬレジスタに格納さ れているアクセス・レベルより上であれば、例外が存在してＢＥＲＲが表明され 現行のアクセス試行を終結する。スーパーバイザー・アクセスはすべてＣＡＬチ ェック機構を使用禁止にするので、スーパーバイザー・アクセスはこの規則の例 外事項である。

「判断時間切れ」回路はＬＡＳがＰＭＭＵ２０がどの外部制御信号を表明するか を決定するに充分な時間を持っていることを検出した（非同期モード）後、また は表明した（同期モード）後、どのクロック・エツジによるかを指定するもので ある。判断時間切れクロック・エツジはアクセス権検査、例外検出、およびＡ　 Ｔ　Ｃ２６合致回路の出力がそのデスティネーションで有効であることを保証す るだけの時間の後生じなければならない。アクセス権検査、例外検出、あるいは Ａ　Ｔ　Ｃ２Ｂ合致回路がこの判断時間によって解決しなければ、ＰＭＭＵ２０ は誤り応答を行う（不良の制御信号を発生する）。判断時間はリセット／構成時 刻にその最小値から増加させることができる。

ヒツトがあり、アクセス権の侵犯が無く、例外事項が検出されなければ、ＰＡＳ が「最小ＰＡＳ表明時刻」　（変換モードに依存）からリセット／構成時刻に指 定された時間だけ遅れて表明されるであろう。ＰＡＳは駆動が作用しなくなるＬ ＡＳの否定が生ずるまで駆動される。ＰＭＭ０２０が物理バス・マスクであると きは、物理アドレス・バスが常に駆動されて有効であるであろうが、論理アドレ スと機能コードとは、アクセス時間の必要条件が満たされた後に有効になる。

ヒツトが存在しないか、アクセス権が超過したが、あるいは例外事項が発生して いるかすれば、Ｐ　Ｍ　Ｍ　Ｕ　２０はＰＡＳを発生しないであろう。その代り 、ＰＭＭＵ２０は「時間切れ」クロック・エツジの条件に適切な制御信号を発生 する。物理アドレスおよびＰＡＳ以外の応答を発生する正常ルックアサイド動作 中に検出される例外条件またはアクセス権侵犯は次のとうりである。

１）論理バスからデコードされたＰＭＭＵコプロセッサ・レジスタのアクセスが コード化された命令を実行させる。

２）格納されている「現行アクセス・レベルを超えようとするアクセスが、使用 可能である場合ＢＥＲＲを発生させる。

３）ＢＥＲＲビット・セットがＢＥＲＲを発生させる。

４）書込み保護されているページへの書込みアクセスによりＢＥＲＲが発生する 。

５）ＡＴＣ２Ｂにヒツトが無いと放棄・再試行の動作制御信号が発生する。

６）前に修正しなかったページに書込みアクセスすると放棄・再試行の動作制御 信号を発生する。

７）ＣＡＬＬＭ／ＲＴＭ命令によるＰＭＭＵ２０バス・レジスタへのアクセス。

８）ＣＰＵ空間アクセス（Ｆ　Ｃ−０１１１）論理アドレス・バスが物理アドレ ス・バスに通り抜け、ＰＡＳが発生しない。アドレスがＰＭＭＵ２０のバス−レ ジスタでなければ、ＣＬＩは通常のＰＡＳタイミングで表明され、ＣＰＵ空間デ コードで外部的に条件調節してＣＰＵ空間アドレス・ストローブを発生すること ができる。アドレスがＰＭＭＵ２０のバス・レジスタであればＣＬＩは表明され ない。動作は次表によって規定される。

ＣＰＵ　変　換　コプロセッサ、 空　間　使　用　モジュール、　マツピング　ＣＬＩ　ＰＡＳ可　能　またはブ レー クーポイント Ｎ　Ｎ　Ｘ　１−Ｉ　Ｎ　Ａ Ｎ　Ｙ　Ｘ　通　常　変　換 ＹＮ　Ｎ　１−ＩＡＮ ＹＮ　Ｙ　１−ＩＮＮ ＹＹ　Ｙ　１−ＩＮＮ Ｎ−否定または否認 Ａ−表明される Ｘ−ドントケア ８、ルート・ポインタ・テーブル（ＲＰ　Ｔ）ＡＴＣ２Ｂの利用を改善するため 、ＰＭＭＵ２０は最も最近のタスクに対するルート・ポインタを保持する複数の エントリー・ルート・ポインタ番テーブル（ＲＰＴ）２８を備えている。ＣＰＵ ルート・ポインタ（ＣＲＰ）によって指定される変換トリーをサーチすることに よって作られるＡ　Ｔ　Ｃ２６内のエントリーはすべて現在合致しているＲＰ７ ２８内のエントリーのインデックスを示す印が付けられる。

このインデックスをタスク・エイリアスと言う。ＣＲＰレジスタが書込まれ、合 致するエントリーがＲＰＴ２８の中に見つかれば、有効なエントリーがＡ　Ｔ　 Ｃ２Ｂの中になお存在している。新しいＣＲＰ値がＲＰ　Ｔ　２８のエントリー と合致しなければ、ＲＰ　７２８内にエントリーが選択され、ＡＴＣ２Ｂは同じ インデックスを有するエントリーでフラッシュされる。加えて、この情報はＣＳ レジスタ内に示されるので、外部データ・キャッシュはＲＰＴ２８と同じ様式で 管理することができる。

ＲＰＴ２８は各々のエントリーごとに一つのタグがあるタグ区画を備えている。

各タグはＣＲＰレジスタと同じフィールドを有する。タグはタグのアドレス・フ ィールドがＣＲＰ値のアドレス・フィールドと合致すれば合致する。

有効な合致はアドレス・フィールドが合致するとともに他のすべてのフィールド が合致すれば生ずる。無効な合致はアドレス・フィールドとＬ／Ｕ　（上位・下 位）のビットは合致するが他の一つ以上のフィールドが合致しない場合に生ずる 。

テーブルに明白なデータ区画は存在しない。合致すると、テーブルの出力は合致 したエントリーのインデックス０〜７である。複数の合致エントリーが決して同 時に発生しないようにするのはＰＭＭＵ２０の責任である。

ＣＲＰレジスタが書込まれると、ＲＰＴ２８ではアドレス・フィールドとＬ／Ｕ フィールドが合致するエントリーがあるかサーチされる。状態フィールドと制限 フィールドとのＤＴフィールドも合致すれば、合致は有効な合致と考えられる。

ただし、アドレスどＬ／Ｕフィールドとは合致するが状態および制限の各フィー ルドのＤＴフィールドが合致しなければ、合致は無効であると考える。

合致が有効であれば、ＣＳレジスタのＴＡフィールドにテーブル内のエントリー のインデックスがロードされ、ＣＳレジスタのＦビットがクリアされる。これは 新しいＣＲＰによって記述されるタスクがＡ　Ｔ　Ｃ２Ｂ内に有効なエントリー を備えていることを示している。

合致が無効であれば、Ａ　Ｔ　Ｃ２ＢはＲＰＴ２ｇによって出力されているイン デックス値に合致するすべてのエントリーに関してフラッシュされる。ＣＳレジ スタのＴＡフィールドにテーブル内のエントリーのインデックスがロードされ、 ＣＳレジスタ内のＦビットがセットされる。これはこのインデックスを持つ外部 データ・キャッシュのいかなるエントリーもすべて無効にされるべきことを示し ている。

合致が存在しなければ、ＲＰ７２ｇのエントリーは交換のためＰＭＭＵ２０によ り選択される。選択されたエントリーのインデックスはこのタスク・エイリアス を含んでいるすべてのエントリーのＡ　Ｔ　Ｃ２Ｂをフラッシュするのに使用さ れる。次に新しい、ルート・ポインタの値がテーブル内にロードされ、インデッ クス番号がＣＳレジスタに設置され、Ｆビットがセットされてこのタスク・エイ リアスが再使用されているという事実を反映させる。

異なるタスクおよび異なる変換トリーに同じルート・ポインタ値を再使用しなけ ればならない場合には、Ａ　Ｔ　Ｃ２Ｂはまずそのタスク拳エイリアスがＰＦＬ ＵＳＨＲ命令を使用するルート・ポインタ・キャッシュのエントリーに割当てら れたものに合致するようなすべてのエントリーについてフラッシュされなければ ならない。ＲＰＴ２ｇのエントリーは交換のため擬似ＬＲＵアルゴリズムを使用 して選択されるであろう。ＲＰＴ２８が行う交換および複数タスク処理は外部デ ータ中キャッシュが利用することができる。

ＣＲＰレジスタへの各々の書込みの後、ＣＳレジスタは読取られ、その内容がデ ータ・キャッシュのハードウェアに書込まれなければならない。この外部データ ・キャッシュ・ハードウェアは論理アドレスに３ビツト増設して構成すべきであ る。この増設はＣＳレジスタの下位３ビツトがロードされているラッチから供給 されるべきである。このラッチがロードされ、ＣＳレジスタ内のＦビットがセッ トされると、ラッチ時の値に合致しているキャッシュ内のすべてのエントリーが クリアされるはずである。

ＦＩＧ、４ ＦＩＣ，５ 国際調査報告 Ｗｅ＋ｗ＋ｍｎａｌＡａｓｌ＋Ｃａｌ１６Ｍ１ｍｐ（τ１０５８６１０２３７ｇ

Claims (10)

【特許請求の範囲】
1. １．記憶装置に格納されている複数のポインタ・テーブルとページ・テーブルと に選択的にアクセスして、選ばれた論理アドレスを、まず前記論理アドレスの第 １の部分と第１のテーブル・ポインタとを組合せて前記ポインタ・テーブルの第 １の一つにアクセスし、前記ページ・テーブルの選ばれた一つを指すページ・テ ーブル・ポインタを得、次いで前記論理アドレスの第２の部分と前記選ばれたペ ージ・テーブルにアクセスする前記ページ・テーブル・ポインタとを組合せて、 これから物理的アドレスを得ることにより、対応する物理的アドレスに変換する ようになっているページ式記憶装置管理ユニット（ＰＭＭＵ）において、前記論 理アドレスはアドレス空間選択部を備えており、前記ＰＭＭＵは選択的に使用可 能とされて、最初に前記第１のテーブル・ポインタと前記論理アドレスの前記ア ドレス空間選択部とを組合せて前記ポインタ・テーブルの第２の一つにアクセス し、これから第２のテーブル・ポインタを得、次いで前記論理アドレスの前記第 １の部分と前記第２のテーブル・ポインタとを組合せて前記ポインタ・テーブル の前記第１の一つにアクセスし、これから前記ページ・テーブル・ポインタを得 るようにしたことを特徴するページ式記憶装置管理ユニット。
2. ２．前記第１のテーブル・ポインタは複数のルート・ポインタから選択される請 求の範囲第１項に記載のページ式記憶装置管理ユニット。
3. ３．記憶装置に格納されている複数のポインタ・テーブルとページ・テーブルと に選択的にアクセスして、選ばれた論理アドレスを、まず前記論理アドレスのア ドレス空間選択部分とルート・ポインタとを組合せて前記ポインタ・テーブルの 選ばれた一つにアクセスし、これから前記ページ・テーブルの選ばれた一つを指 すページ・テーブル・ポインタを得、次いで前記論理アドレスの第２の部分と前 記ページ・テーブル・ポインタとを組合せて前記選ばれたページ・テーブルにア クセスし、これから前記物理アドレスを得ることにより、対応する物理アドレス に変換するようになっているページ式記憶装置管理ユニット（ＰＭＭＵ）におい て、 前記ＰＭＭＵは選択的に使用可能とされて、前記ルート・ポインタと前記論理ア ドレスの第２の部分とを組合せて前記ページ・テーブルに直接アクセスし、これ から前記物理アドレスを得るようにしたことを特徴とするページ式記憶装置管理 ユニット。
4. ４．前記ルート・ポインタは複数のルート・ポインタから選択される請求の範囲 第３項に記載のページ式記憶装置管理ユニット。
5. ５．記憶装置に格納されている複数のポインタ・テーブルとページ・テーブルと に選択的にアクセスして、選ばれた論理アドレスを、まず前記論理アドレスの第 １の部分と第１のテーブル・ポインタとを組合せて前記ポインタ・テーブルの第 １の一つにアクセスし、これから前記ページ・テーブルの選ばれた一つを指すペ ージ・テーブル・ポインタを得、次いで前記論理アドレスの第２の部分と前記ペ ージ・テーブル・ポインタとを組合せて前記選ばれたページ・テーブルにアクセ スし、これから前記物理アドレスを得ることにより、対応する物理アドレスに変 換するようになっているページ付き記憶装置管理ユニットにおいて、前記ＰＭＭ Ｕは選択的に使用可能とされて、最初に前記第１のテーブル・ポインタと前記論 理アドレスの第３の部分を組合せて前記ポインタ・テーブルの第２の一つにアク セスし、これから第２のテーブル・ポインタを得、次いで前記論理アドレスの前 記第１の部分と前記第２のテーブル・ポインタとを組合せて、前記ポインタ・テ ーブルの前記第１の一つにアクセスし、これから前記ページ・テーブル・ポイン タを得るようにしたことを特徴とするページ式記憶装置管理ユニット。
6. ６．前記第１のテーブル・ポインタは複数のルート・ポインタから選択される請 求の範囲第５項に記載のページ式記憶装置管理ユニット。
7. ７．前記論理アドレスの前記第３の部分はアドレス空間選択子を備えている請求 の範囲第６項に記載のページ式記憶装置管理ユニット。
8. ８．前記論理アドレスの前記第３の部分はアドレス空間選択子を備えている請求 の範囲第５項に記載のページ式記憶装置管理ユニット。
9. ９．記憶装置に格納されている複数のポインタ・テーブルとページ・テーブルと に選択的にアクセスして、選ばれた論理アドレスを、まず前記論理アドレスの第 １の部分と第１のテーブル・ポインタとを組合せて前記ポインタ・テーブルの選 ばれた一つにアクセスし、これから前記ページ・テーブルの選ばれた一つを指す ページ・テーブル・ポインタを得、次いで前記論理アドレスの第２の部分と前記 ページ・テーブル・ポインタとを組合せて前記選ばれたページ・テーブルにアク セスし、これから前記物理アドレスを得ることにより、対応する物理アドレスに 変換するようになっているページ式記憶装置管理ユニット（ＰＭＭＵ）において 、 前記ＰＭＭＵは選択的に使用可能とされて、前記第１のテーブル・ポインタと前 記論理アドレスの前記第２の部分とを組合せて前記ページ・テーブルに直接アク セスし、これから前記物理テーブルを得るようにしたことを特徴とするページ式 記憶装置管理ユニット。
10. １０．前記第１のテーブル・ポインタは複数のルート・ポインタから選択される 請求の範囲第９項に記載のページ式記憶装置管理ユニット。