JPS63501605A - 同時に処理されうる２以上の命令を含むストリームを並列処理するための方法 - Google Patents

同時に処理されうる２以上の命令を含むストリームを並列処理するための方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 自然の同時的発生を処理するための 並列プロセッサシステムおよび方法 〔発明の背景〕 〔発明の分野〕 本発明は、並列プロセッサコンピュータシステムに関し、特定すると、命令スト リーム内の自然の同時的発生を検出するためのソフシウエアを有しかつ検出され た自然的同時発生を処理するための複数のプロセッサ要素を設ける並列プロセッ サコンピュータシステムに！Ｊ−ｊる。
〔従来技術〕
はとんどすべての従来のコンピュータシステムは、ｒ　Ｙｏｎ　Ｎｅａｍａｎｎ 　Ｊ　ｗＩ造より成る。事実、ｉｆｋｍの４世代のコンピュータは、データを逐 次処理するために単一の大形のプロセッサを使用するＶｏｎ　Ｎｅｕｍａｎ型マ シンであった。
近年、Ｖｏｎ　Ｎｅａｍａｎｎ型でない第５世代コンピュータの創生にかなりの 努力が向けられて来ている。いわゆる第５世代のコンピュータの１つの特徴は、 多数のプロセッサ要素を使用することにより並列計算を遂行できる能力に関係す る。超大規模集積（ＶＬＳＩ）の技術の進歩とともに、多数の個々のプロセッサ 要素の使用の経済的価格はその価格効率が高くなる。
実際の第５世代のマシンが構成されているかいないかはＭ論のあるところである が、種々の特徴が定義され、分類されて来た。第５世代マシンは、単に第４世代 マシンの典型である単一命令、マルチプルデータでなく、マルチゾル命令、マル チゾルデータ（ＭＩＭＤ）スジリームを使用できなければならない。本発明は、 第５世代非ＶｏｎＮｅｔｔｍａｎ　型より成る。本発明は、シングルコンチフス またはマルチプルコンチクストにおいてＭＩＭＤス）リームを使用できる（　Ｓ Ｃ−ＭＩＭＤまたはＭＣ−ＭＩＭＤ　）。
これらの用語は以下で定義される通りである。本発明はまた、シングルフンチク ストＳＩＭＤ（ＳＣ−８ＩＭＤ）マシンおよびマルチプルコンチクストＳＩＭＤ （ＭＣ−８ＩＭＤ）ならびにシングルコンチクスト、シングル命令、シングル命 令タ（ＳＣ−８ＩＳＤ）マシンおよびマルチコンチクスト、シンクル命令、シン クル命令タ（ＭＣ−８ＩＳＤ）マシンの全コンピュータの分類において応用を有 するものである。
第５世代コンピュータシステムの設計は完全に流動状態にあるが、特定のカテゴ リのシステムが画定されて来ている。斯界の研究者の中には、コンピュータの形 式を、システムの「制御」または「同期」が遂行される態様に基づいて分けてい るものがいる。制御に依る分類には、制御駆動、データ駆動および低減（命令） 駆動が含まれる。制御駆動システムは、従属プリセッサに依る処理を制御するた めに、プログラムカウンタまたはマスクプロセッサのような集中化制御装置を利 用する。制御駆動マシンの例は、Ｃｏｌｕｍｂｉｍ大学のＮｏｎ　−ＶＯ！１− １マシンである。
データ駆動システムにおいては、システムの制御は、処理のために必要とされる データの実際の到着から行なわれる。データ駆動マシンの例は、Ｉ轟ｎＷ＆ｌｔ 島ｏｎにより英国で開発されたＭｉｎｃｈｅｓｔｅｒ大学データフローマシンで ある。低減駆動システムは、処理されたアクティビティ要求が生ずるとき処理を 制御する。低減プロセッサの例は、Ｎｏｒｔｈ　Ｃａｒｏｌｉｎｇ大学で開発さ れつ＼あるＭＡＧＯ低減マシンである６　ｎｏｎ−Ｖｏｎ−１マシン、Ｍａｎｃ ｈｅｓｔｓｒ　マシンおよびＭＡＧＯ低減マシンの特徴は、Ｄａｖｌｇのｒｃｏ ｎｐｕｔｅｒ　Ａｒｅｈｌｆｅｅｔｕｒｅ　Ｊ　％　ＩＥＥＥ　Ｓｐｅｃｔｒｕ ｍ　。
１９８３年１１月発行、に論述されている。比較すると、データ駆動システムお よび要求駆動システムは非集中化手法であり、制御駆動システムは集中化手法を 表わす。
本発明は、「時間駆動」と称すことができる第４の分類に入れるのがより適正で ある。本発明の制御システムは、データ駆動システムおよび命令駆動システムと 同様に非集中化されている。しかしながら、不発明では、制御駆動システムと同 様に、１つのアクティビティが実行の用意が整っているとき処理が行なわれる。
並列処理の概念を含む殆んどのコンピュータシステムは、多数の異なる形式のコ ンピュータアーキテクチャから派生して来た。この場合、コンピュータアーキテ クチャの独特の性質のため、それ自身の処理言語、または既存の言語が使用に適 合するように相当変更されることを要求される。この種のコンピュータアーキテ クチャの高度に平行化された構造を利用するため、プログラムは、必要なソフト ウェアを書くためにコンピュータアーキテクチャの親密な知識を有することが必 要とされる。この結果、これらの機械のプログラムの作成は、使用者の相当量の 努力と費用と時間を必要とする。
この活動と同時に、特定のアーキテクチャと無関係に、新しいソフトウェアおよ び言語の創生についての研究が進行しズきている。これは、より直接的態様で計 算プルセスの固有の平行化を解決するであろう。しかしながら、スーパーコンピ ュータの設計におけるたい【いの努力は、新しいハードウェアの開発に集中され ており、新しいソフトウェアに向けられた努力はずっと少ない。
Ｄａｖｉｍは、第５世代マシンの設計の最良の手法は、ソフトウェアにおける同 時的プログラムタスクをコンピュータアーキテクチャの物理的ハードウェア資源 にマツピングすることに努力を集中すべきであると推測した。
Ｄ＆Ｙｌ＃は、この手法を「タスク割当て」の１つと名づけ、第５世代アーキテ クチャ成功の究極的なキーであると強調する。彼は、割当ての方式を２つの一般 的形式に分類する。「スタティック割当て」は、実行前に一度遂行され、「ダイ ナミック割当ズ」は、プログラムが実行すなわちランされるたびにハードウェア により遂行される。
本発明は、スタティック割当て方式を利用し、−集後および実行前に所与のプロ グラムに対してタスクの割当てを行なう。第５世代マシンの設計における「タス ク割当て」手法の確認は、Ｖｔａｈ大学で構成された「Ｄａｔａ　−ｄｒｌｖｓ ｎ　Ｍａｃｈｉｎｅ−ＩＩＪの設計でｌ）ｔｗｉｇにより行なわれた。
「Ｄａｔａ　−ｄｒｉｖｅｎ　Ｍａｃｈｉｎｅ　−ＩＩ　Ｊにおいて、プログラ ムは、実際のマシングラフまたはアーキテクチャを疑似するプルグラムグラフに 貞集された。
タスク割当てはまた、ＧａＪｓｋｉ等の「ＥＩｌ・ａｔ量ａｌＩｓｓｕｅｓ　Ｉ ｎ　Ｍｕｌｔｉ　−ｐｒｏｃｓ＋ｓ＊ｏｒ　ＳｙｓｔｅｍｓＪ　なる論文、Ｃｏ ｍｐｕｔｅｒ　ｓ　１９　Ｂ　５年６月発行、において「スケジューリング」と 呼ばれている。Ｇａｊｉｋｌ等は、スケジューリングのレベルについて記載し、 高レベルスケジューリング、中間レベルスケジューリングおよび低レベルスケジ ューリングを含むとした。本発明は、低レベルスケジューリングの１つであるが 、「ファスト−イン−ファースト−アウト」　「ラウンドーロビン」、「ショー ティスト・タイプ・イン・ジョブ−ファースト」または「ショーティスト・リメ インニングータイム」の従来のスケジューリングの方策を利用しない。Ｇａｊｓ ｋｉ等はまた、オーバーヘッドコストがフンパイル時間に払われるという点でス タティックスケジューリングの利点を認めている。しかしながら、Ｇａｊｓｋｌ 等は、スタティックスケジューリングに関して、各タスクのラン時間特性を九測 する上で不効率があり得るという不利益を確認した。（不発明においてはこれが 存在しない）。それゆえ、Ｏｃｅａｍ言語やＢｔ＋ｌ］ｄｏｇコンパイラにおい 【見出される低レベルスタティックスケジューリングに対する従来のアプローチ は、本発明のソフトウェア部分には存在しない。実際に、本発明の低レベルスタ ティックスケジューリングは、ランク時におけるマシンによるダイナミックスケ ジューリングにおいて一般に見られるのと同じ形成でのプルセッサの利用、ある いはそれより十分の利用を可能にする。さらに、本発明の低レベルスタティック スケジューリングは、（例えば）　Ｏｅｅａｍ言語において必要とされるプログ ラマの介入なしに自動的に遂行される。
Ｄａｖｉｍは、さらに、システムの実際の物理的トポロジーがシステムの全性能 に相当の影響を及ぼすという点において同時処理において通信が重要な特徴であ ることを認めている。
例えば、たいていのデータフローマシンに見られる基本的問題は、プロセッサ間 においてデータを動かすのに要する多量の通信オーバーヘッドコストである。デ ータがバスを介して移動される場合には、データがバスにアクセスするのに競合 しなければならないから、相当のオーバヘッドと、場合によってはシステムの劣 化をもたらすおそれがある。例えば、Ｄ＆マ１１の論文において言及されるＡｒ ｖｌｎｄデータフｐ−マシンは、データを１位置に残存させるためエーストラク チャストリームを利用する。
しかして、このデータは、その後全プロセッサによりアクセス可能となるもので ある。不発明は、その−側面として、ハードウェアおよびソフトウェアを用い、 ハードウェア資源を全体的に結合することに基づき、マルチ処理を遂行するシス テムに本質的に存在する通信の問題を相当に簡単化する方法を教示する。
非Ｗｏｎ　Ｎ＠ｎｍａｎ　型マルチプロセッサシステムの他の特徴は、処理され つ＼ある並列化の粗さのレベルである。
Ｇａｊａｋｉ　等はこれを「パーティショニング（区分化）」と称した。ＧａＪ ｓｋｉ等に依るシステムの設計における目標は、最低のオーバーへッドコスＦで できるだけ並列化を得ることである。本発明は、利用可能な最低のレベルで、す なわち「命令当り」レベルで同時処理を遂行する。
本発明の他の側面に依れば、この並列化レベルを実行時間オーバーヘッドコスト なしに得る方法が得られる。
マルチプルセッサ並列マシンに関してなされたすべての成果に拘らず、　Ｄａｖ ｉｔは、この種のソフトウェアやハードウェアが、主として個々のタスクに対し て設計されたものであり、ＶＯ！Ｉ　Ｎ・ｕｍｍａｎアーキテクチャに関して折 紙つきであったすべての形式のタスクやプログラムに対して可能的に適当でない ことを認めた。本発明は、一般的に多くの異なる形式のタスクに適当なコンピュ ータシステムおよび方法を開示するものである。何故ならば、本システムおよび 方法は、非常にｍ細な粗度で命令ストリームに存在する自然的同時発生に作用す るからである。
、スべての汎用コンピュータシステムおよび多くの専用コンピュータシステムは 、マルチプルアクティビティまたはプログラムの処理を支持する動作システムま たはモニタ／制御プレグラムを有する。ある場合には、この処理は同時に起こる 。他の場合には、処理はアクティピテイ間で交番し、１時に１つの７タテイビテ イのみが処理用資源を制御することもある。この後者の場合は、特定のコンピュ ータシステムに依存して、時分割、時スライシングまたは同時的（完全同時では ない）発生的実行と称されることが多い。また、これらのアクティビティまたは プログラムは、特定のシステムに依存して、普通、タスク、プロセスまたはフン チクストと呼ばれる。すべての場合とも、種々のプレグラム間、およびプログラ ムと動作系間の制御のスイッチングを維持するための方法が存在する。このスイ ッチングは、普通、タスクスイッチング、プロセススイッチングまたはフンチク ストスイッチングと呼ばれる。不明細書を通じて、これらの用語は類似語と考え られ、フンチクストおよびコンチクストスイッチングなる用語を一般に使用しで ある。
それゆえ、本発明は、１または複数の異なる使用者（ユーザ）により多くの興な る従来のプログラムに基づいて同時に動作し得る非Ｔｏｎ　Ｎｅｕｍａｎｎ型Ｍ ＩＭＤコンピュータシステムに関する。各プログラムの自然的同時発生は、非常 に細かいレベルの粗度でスタティックに割り当てられ、そして本質的に目的フー ドレベルで命令ストリームにインテリジェンスが加えられる。加えられるインテ リジェンスは、例えば、本発明のための時間駆動非集中化制御を提供するため、 論理プロセッサ番号および命令放出時間を含むことができる。自然的同時発生の 検出および低レベルスフジューリング、およびインテリジェンスの追加は、所与 のプログラムに対して１回のみ、プログラムの従来の編集後実行前にユーザの介 入なしにのプロセッサ要素を含むシステムで実行される。本発明の１実施例にお いて、プロセッサは同一である。この例示の実施例におけるプロセッサ要素は、 種々の命令の実行から得られる実行状態情報を含まない。すなわち、プロセッサ 要素はコンチクトスフリーである。加えて、交数のコンチクストファイルが各ユ ーザに１つずつ設けられ、複数のプロセッサ要素は、命令の処理中、プロセッサ 要素を共有資源に全体的に結合することにより、任意のフンチクストファイルに 含まれるどの記憶資源にでもアクセスできる。本発明の好ましい側面においては 、灸件フードまたは結果レジスタは、個々のプロセッサ要素に存在しない。
〔発明の概要〕
本発明は、非ＶＯＫＩ　Ｎ・ｕｍａｎｎ型であり、シングルまたはマルチプルフ ンチフス）　５ＩＳＤ、ＳＩＭＤおよびＭＩＭＤ型態での使用に適合される方法 およびシステムを提供するものである。本発明の方法およびシステムは、無数の 従来形式のプログラムに使用者の介入なしに作用し得る。
本発明の一側面に依れば、非常に細かいレベルの在民にて、プログラムの基本ブ ロック（ＢＢ）における自然的同時発生が本質的に目的コードレベルでスタティ ックに決定され、時間駆動非集中化制御を提供するため、各基本プルツクにおけ る命令ストリームにインテリジェンスが加えられる。自然的同時発生の検出およ び低レベルスフジューリングおよびインテリジェンスの付加は、従来の編集後、 実行前に所与のプログラムに対して一度のみ行なわれる。この時点に１すなわち プログラムの実行前、後刻の全命令資源の実行中の使用が割り当てられる。
本発明の他の側面に依れば、追加されたインテリジェンスを含む基本的ブロック が、この特定の実施例においては以前の動作からの実行状Ｈｆｆ？報を各々保持 しない複数のプロセッサ要素を含むシステム上で実行される。それゆえ、本発明 のこの実施例に依る全プロセッサ要素はコンチクストなしである。命令は、命令 放出時間に基づき実行のために選択される。本実施例における各プロセッサ要素 は、従属の命令が同一または異なるプロセッサ要素で実行され得るように、命令 毎方式で命令を実行できる。本発明の所与のプロセッサ要素は、１つのコンチク ストからの命令、貌いて他のコンチフスＦからの命令を実行できる。そのとき、 所与の命令を処理するために必要なすべての動作およびフンチクスト情報は、シ ステムの他のところに包含され【いる。
フンチクストフリープロセッサ要素の多くの代替的実施が可能であるこｋを留意 されたい。非パイプライン式実施においては、各プロセッサ要素はモノリシック であり、単一の命令を次の命令を受け入れる前にその完了まで実行する。
本発明の他の側面においては、フンチクストフリープロセッサは、パイプライン 結合プルセッサ要素であり、この場合、各命令は完了まで数マシン命令り四ツク サイクルを必要とする。一般に、各クロックサイクル中、新しい命令がパイプラ インに入り、完了した命令がパイプラインを出・単一の命令クロックサイクルの 有効な命令実行時間を与える。しかしながら、若干の命令をマイクロコード化し て、多くのマシン命令サイクルを必要とする複雑な機能を遂行することもできる 。この場合、新しい命令の入りは、複雑な命令が完了してしまうまで一時停止さ れ、その後、各りｐツクサイクル内の通常の命令入りおよび出シーケンスが継続 する。パイプライン結合は、標準プロセッサ実施接絶であり、後で詳しく論述す る。
本発明のシステムおよび方法は、以下の説明および図面で詳しく説明される。
図面の簡単な説明 本発明のその他の目的、特徴および利点は、以下の説明から明らかとなろう。
第１図は本発明のＴＯＬＬソフトウェアの一般化されたフルーチャートである。
第２図は従来のコンパイラ出力内に存在する逐次の一連の基本プルツクの線図で ある。
第３図は本発明の１実施例にしたがい各基本ブロックに加えられる延長インテリ ジェンスの線図である。
第４図は本発明の１実施例にしたがい所与の基本ブロック内の各命令に加えられ る延長インテリジェンスの詳細を示す線図である。
第５図は基本ブロックの別個の実行セットへの分割を示す線図である。
第６図は本発明の好ましい実施例に依る装置のアーキテクチャ構造のブロック図 である。
第７ａ〜７ｃ図は３つの逐次の命令放出時間中におけるネツＦワード相互接続を 示す線図である。
第８〜１１図は本発明の１実施例のソフトウェアの特徴を記述するフルーチャー トである。
第１２図はＴＯＬＬソフトウェアにおける実行セットの１つの好ましい形式を記 述する線図である。
第１３図は本発明の好ましい実施例に依るレジスタファイル組織を表わす線図で ある。
第１４図はサブルーチン呼び中における異なるレイルにあるレジスタ間の切替え を示す線図である。
第１５図は本発明の好ましい実施例の論理的資源ドライバ（ＬＲＤ）の構造を示 すブロック図である。
第１６図は本発明の好ましい実施例の命令キャッシュ制御装置およびキャッシュ の構造を示すブロック図である。
第１７図は本発明の好ましい実施例のＰＩＱバッファ装置およびＰＩＱパスイン ターフェース装置の構造を示すブロック図である。
第１！３図は本発明の好ましい実施例に依るプレセッサ要素からＰＥ−ＬＲＤネ ットワークを経てＰＩＱプロセッサ整列回路に至る相互接続を示すブロック図で ある。
第１９図は本発明の好ましい実施例のブランチ実施装置の構造を示すブロック図 である。
第２０図は本発明の好ましい実施例のフンチクストファイル状態コードメモリの 組織を示す線図である。
第２１図は本発明のパイプライン結合プロセッサ要素の１実施例の構造を示すブ ロック図である。
第２２（ａ）〜２２（ｄ）図は第２１図のプレセッサ要素と関連して使用される データ構造を示す線図である。
〔一般的説明〕
〔ｔインＦロダクション〕 以下の２節において、本発明のソフトウェアおよびハードウェアの一般的説明を 行なう。本発明のシステムは、ハードウェアおよびソフトウェア要素間の独特な 関係に基づいて設計される。多くの従来技術に依るアゾν−チは、主として、新 規なアーキテクチャ設計または独特のソフトウェアアルゴリズムに基づいてマル チプロセッサに依る並列処理に向けられていたが、本発明は独特のハードウェア ／ソフトウェア関係に基づく。本発明のソフトウェアは、ハードウェアを通る命 令スジリームのルート設定および同期のためインテリジエン）情報を提供する。
これらのタスクの遂行において、ソフトウェアは、使用者がアクセス可能な資源 、例えばジェネラルレジスタ、状態フード記憶レジスタ、メそりおよびスタック ポインタを空間的および一時的に管理する。ルート設定および同期は、使用者の 介入なしに遂行され、オリジナルソースコードへの変更を必要としない。加えて 、命令ストリームを分析して、命令ストリームのルート設定および同期を制御す るために追加のインテリジェンス情報を提供することは、所与のソフトウェア部 分のプログラム準備プロセス（いわゆる「スタティック割当て」）中のみ遂行さ れ、ある種の従来技術の手法に見られるように実行中は遂行されない（実行中の 遂行は「ダイナミック割当て）という。本発明により行なわれる分析は、ハード ウェア依存性であり、従来のコンパイラからの目的コード出力で遂行され、それ ゆえ有利なことにプログラム言語依存性でない。
換言すれば、本発明に依れば、ソフトウェアは、目的フードプログラムをシステ ムのハードウェアに変換し、システムが従来のシステムを代表する効率よりも一 層効率的に実行するようにする。それゆえ、ソフトウェアは、すべてのハードウ ェアの個性およびプログラム命令ストリームの実行に及ぼすそれらの影響を取り 扱わねばならない。例えば、ソフトウェアは、必要なとき、モノリシックな単一 サイクルまたはパイプライン結合されたプレセッサ要素に順応しなければならな い。
（２，一般的なソフトウェアの説明〕 第１図を参照すると、一般的にＴＯＬＬと称される本発明のソフトウェアは、コ ンピュータ処理システム１６０に配置されている。処理システム１６０は標準的 コンパイラ出力１００で動作するが、この出力は、普通、「Ｐ−Ｃｏｄ・」のよ うな代表的目的コードまたは中間目的フードである。従来形式のコンパイラの出 力は、以下において命令スジリームとして言及される目的コード命令の順次スト リームである。従来形式言語プロセッサは、普通、逐次命令ストリームを生成す る際下記の機能を遂行する。
１：入力テキストの辞書的なスキャン ２：記号表構造を含む凝縮された入力テキストの構文スキアン ３：並列化検出およびベクトル化を含むマシンと独立の最適化、の遂行。
４：命令の後記性、必要とされる資源およびハードウェアの構造的特性を考慮に 入れる中間（ＰＳＥＵＤＯ）コード生成。
逐次命令ストリームの創成において、従来形式のコンパイラは、一連の基本ブロ ック（ＢＢ）を創成するが、これは単一エントリ、単一エグジット（ＳＥＳＥ） の複数群の連続命令である。例えば、Ａｌｆｒ＠ｄ　Ｖ、　ＡｈａおよびＪｅｆ ｆｅｒｙ　Ｄ、　ＵｌｌｍａｎのｒＰｒｉｎｃｉｐｌ＠＠ｏｆ　Ｃｏｍｐｉｌｅ ｒ　Ｄ＠ｓｉｇｎ’５Ａｄｄｉａｏｔ＋　Ｗ＠５ｌｅｙｓ　１９７９年発行ｐｇ 、６，４０９，４１２−４１３およびＤａｖｉｄ　Ｇｒｉｅｓのｒ　Ｃｏｎ＋ｐ ｉｌ＠ｒ　Ｃｏｎ５ｔｒｕｃｔｉｏｎｆｏｒ　Ｄｉｇｉｔａｌ　Ｃｏｍｐｕｔｅ ｒｓ　Ｊ　、Ｗｌｌｅｙ　ｓ　１９７１年発行、参照。
従来のコンパイラは、そのタスクの遂行において基本プロック情報を利用するが 、如何なる基本ブロック指示なしにも逐次命令の出力ストリームを供給する。本 発明の例示の具体例におけるＴＯＬＬソウトウエアは、従来のコンパイラ内で創 成される形成された基本ブロック（ＢＢ）上で動作するように設計される。従来 の５ＥＳＥ基本ブロックの各々においては、正確に１つのブランチがあり（ブロ ックの終りに）、制御の従属性はない。プルツク内の唯一の関連する依存性は、 命令により必要とされる資源間の依存性である。
基本ブロックフォーマツＦのコンパイラ１００の出力は、第２図に例示されてい る。第１図を参照すると、コンピュータ１６０において処理されつ−ある本発明 のＴＯＬＬソフトウェア１１０は、コンパイラ出力１００に３つの基本的決定機 能を遂行する。これらの機能は、命令の資源を分析すること、各基本ブロック１ ３０の各命令に対してインテリジェンスを延長すること、および１または複数の 基本ブロック１４０より成る実行セットを造ることである。プロセッサ１００か ら得られるこれら３つの基本的機能１２０．１３０および１４０の出力は、本発 明のＴＯＬＬソフＦウェア出力１５０である。
上述のように、本発明のＴＯＬＬソフトウェアは、１度のみ使用者の介入なしに コンパイラ出力１００に作用する。それゆえ、任意の所与のプログラムに対して 、ＴＯＬＬソフトウェアは、コンパイラ出力１００に一度だけ作用することを必 要とする。
ＴＯＬＬソフトウェア１００の機能１２０．１３０．１４０は、各基本ブロック 内の命令スジリームを自然の同時的発生について分析し、命令ス）　リームの本 発明の実際ツバ−ドウエアシステム上へのマツピングを遂行し、マツピングプロ セスから生ずるかも知れないハードウェアにより誘導される個性を軽減し、得ら れた命令ス）　ＩＪ−ムを本発明のハードウェアとともに使用されるべき実際の マシン言語にコード化し、ＴＯＬＬソフトウェア１１０は、命令ストリームを分 析し、その結果としてプロセッサ要素および資源を割り当てることによりこれら の機能を遂行する。特定の１実施例において、プロセッサはフンチクストフリー である。ＴＯＬＬソフトウェア１００は、例えば出力命令ストリームの各命令に 適当な放出時間を割り当てることにより、全システムの「同期」を行なう。
命令は、３つの基本的形式の依存性しかないが、種々の方法で相互に依存性とし 得る。第１に、命令ストリームの実際の構造に起因して手順的な依存性がある。
すなわち、命令は、互に、ブランチ、ジャンプ等に起因して逐次以外の順序で続 く。第２に、動作の依存性は、システムに存在する有限数のハードウェア要素に 起因する。
これらのハードウェア要素としては、汎用レジスタ、状態コードメモリ、スタッ クポインタ、プロセッサ要素およびメモリなどがある。それゆえ、２つの命令が 並列に実行されるべきときは、両命令が同じハードウェア要素を読んでいないか ぎり（もちろん要素は同時に読まれることができることを条件とする）、これら の命令は同じハードウェア要素を要求してはいけない。最後に、命令スジリーム の命令間にデータ依存性が存在する。この形式の依存性については後で詳しく論 述するが、プロセッサ要素がパイプライン結合プロセッサを含む場合特に重要で ある。一方、基本的ブロック内には、データ依存性および操作上の依存性のみが 存在する。
ＴＯＬＬソフトウェア１１０は、プログラムの適正な実行を維持しなければなら ない。それゆえ、ＴＯＬＬソフＦウェアは、並列に実行される命令を表わすコー ド出力１５０が原直列コードの結果と同じ結果を生成することを保証しなければ ならない。これをなすため、コード１５０は、相互に依存性の命令に対する直列 フードと同じ相対順序で資源にアクセスしなければならない。すなわち、相対順 序が満足されねばならない。しかしながら、独立の命令の組を順序外で有効に実 行できる。
第１表には、マトリクス乗算ルーチンの内部ループを表わす５ＥＳＥ基不ループ の例が記載しである。この例は本明細書を通じて使用されるが、本発明の教示は 任意の命令ス）　リームに応用し得る。第１表において、命令指示は右手列に記 載されており、この基本ブロックに対する従来形式の目的コード機能表示は左手 列に表わされている。
第１表 目的フード　命令 ＬＤ　ＲＯ，（Ｒ１０）＋　ｌ０ ＬＤ　Ｒ１，（Ｒ１１）＋　ＩＩ ＭＭ　ＲＯ，Ｒ１，Ｒ２ｌ２ ＡＤＤ　Ｒ２，Ｒ３，Ｒ３ｌ３ ＤＥＣＲ４ｌ４ ＢＲＮ２ＲＬＯＯＰ　Ｉ５ 第１表に記載される５ＥＳＥ基本ブロックに包含される命令ス）　９−ムは、下 記の機能を遂行する。命令工０においては、レジスタＲＯが、そのアドレスがＲ １０に含まれるメモリの内容でロードされる。
上述の命令は、アドレスがＲ１０から取り出された後、Ｒ１０の内容をインクリ メントする。命令１１についても同じステートメントがなされ得る。た！シ、こ の場合、レジスタＲ１がロードされ、レジスタＲ１１がインクリメントされる。
命令Ｉ２は、レジスタＲＯおよびＲ１の内容を乗算せしめ、その結果がレジスタ Ｒ２に記憶される。命令Ｘ３においては、レジスタＲ２とレジスタＲ３の内容が 加算され、その結果がレジスタＲ３に記憶される。命令１４においては、レジス タＲ４がデクリメントされる。命令１２．１３および工４はまた、それらのそれ ぞれの状態を反映する１？＠の状態コードを発生させる。
命令１５において、レジスタＲ４の内容が間接的に０について試験される（命令 １４により発住される状態コードにより）。デクリメント動作が非０値を発生さ せると、ブランチが生ずる。その他の場合は、実行は、次の基本ブヮックの液初 の命令に関して進行する。
第１図を参照すると、ＴＯＬＬソフトウェア１１０により遂行される最初の機能 は、命令の資源利用を分析することである。例示の実施例においては、第１表の 命令工０〜Ｉ５が存在する。かくして、ＴＯＬＬソフトウェア１１０は、各命令 を分析して、命令の資源要求を確める。
この分析は、いずれかの資源がいずれかの命令により共有されるか否か、それゆ え命令が相互に独立であるか否かを決定する上において重要である。相互に独立 の命令は並列に実行でき、「自然に同時的」と呼ばれる。独立の命令は並列に実 行でき、如何なる？＃報についても相互に依存せず、リードオンリー態様以外の 態様において如何なるハードウェア資源をも共有しない。
他方、相互に依存性の命令は、１セツ）Ｋ形成されるが、各セットの各命令は、 そのセットの１つ置きの命令に依存する。依存性は直接的でなくてよい。セット は、セット内の命令によって、または逆にセット内の命令により使用される資源 によって記述できる。異なるセット内の命令は完全に相互に独立である。すなわ ち、セラＹにより共有される資源はない。それゆえ、セットは互に独立である。
第１表の例において、ＴＯＬＬソフトウェアは、依存性の命令の２組の独立のセ ットが存在することを決定するであろう。
セットＩ　ＣＣＩ　：　ｌ０１１１、Ｉ２、Ｉ３セット２　ＣＣ２：　Ｉ４、Ｉ ５ 理解できるように、命令１４および１５は、命令Ｘａ−工３と無関係である。セ ット２において、工５は工４に直接的に依存している。セット１において、Ｉ２ はＩＯおよび工１に直接依存している。命令１３はＩ２に直接依存しており、Ｉ ＯおよびＸｌに間接的に依存している。
本発明のＴＯＬＬソフトウェアは、依存性の命令より成るこれらの独立のセット を検出して、各セットにＣＣ１およびＣＣ２のような指示状態コード群を割り当 てる。
これにより、命令ストリームに対して１群または１セツ艷の状態コードしか利用 できなかったなら起こるであろう動作上の依存性は避けられる。
換言すれば、命令ＩＯおよび工１の実行の結果は、命令工２の実行に必要とされ る。同時に、命令１２の実行の結果は、命令１３の実行に必要とされる。この分 析の遂行に際して、命令が資源に対して読取りおよび／または書込みを遂行する かどうかを決定する。この機能は、命令ストリームの資源要求分析と称される。
従来の教示と異なり、本発明は、依存性の命令が同じプルセッサ要素上で実行さ れることを必要としないことを教示していることに留意されたい。依存性の決定 は、追って記述するように、状態コードセットを決定し命令放出時間を決定する ことのみが必要とされる。本発明の例示の１実施例においては、異なるプロセッ サ要素について独立の命令を実行し得る。これは、プルセッサ要素のフンチクス トフリーの性質およびプルセッサ要素が全体的に共有資源に結合されるためであ る。これについても後述する。
第１表に記載される列に対する分析ステップ１２０の結果は、第２表に記載しで ある。
第２表 命令　機能 工０　メモリ読取り、レジスタ書込み、レジスタ読取りおよび書込み工１　メモ リ読取り、レジスタ書込み、レジスタ読取りおよび書込みＩ２　レジスタ２回読 取り、レジスタ書込み、状態コード設定（Ｓｅｔ＋１　）工３　レジスタ２回読 取り、レジスタ書込み、状態フード設定（Ｓ・ｔｌ）Ｉ４　レジスタ読取り、レ ジスタ書込み、状態コード設定（Ｓ＠ｔ＃２）工５　状態フード読取り（Ｓ働ｔ ＃２）第２表において、命令工０および工１に対して、レジスタの読取りおよび 書込みが行なわれ、統い℃メモリの読取り（別個のアドレスにて）レジスタの書 込みが行なわれる。同様に、命令Ｉ２〜Ｉ４に対しては、状態コード書込み、お よびレジスタ読取りおよび書込みが行なわれる。最後に、命令工５は、状態コー ド記憶レジスタの１回の読取り、その結果ブランチまたはループが行なわれる。
０ ６ＥＳＥ基本プ四ツク中の第２のステップまたはパス１３０は、基本ブロック内 において各命令にインテリジエン２を付加ないし延長することである。これは、 ストリーム内の他の命令の実行時間に関する命令実行時間の割当て、命令が実行 されるべきプルセッサ番号の割当て、および命令により必要とされ得るいわゆる スタティック共有フンテクストストーリジマツピング情報の割当である。
命令に放出時間を割り当てるため、命令により必要とされる各資源の一時的使用 が考慮されねばならない。例示の実施例において、各資源の一時的使用は、「フ ＩＪ　＋タイム」および「ロードタイム」により特徴づけられる。
フリータイムは、資源が命令により読取りまたは誓込みされた最後の時間である 。ロード時間は、資源が命令により変更された最後の時間である。命令が資源を 変更すべきときは、資源が使用された最後の時間後、換言するとフリータイム後 変更を実行しなければならない。命令が資源を読み取るべきときは、資源がリー ドされた最後の時間後、すなわちｐ−ドタイム後読取りを遂行しなければならな い。
各資源の一時的使用および資源の実際の使用間の関係は下記のごとくである。命 令が資源の書込み／変更を行なうべきときは、資源が他の命令により読取りまた は書込みされた最後の時間（すなわち、その資料に対する「フリータイム」）プ ラス１時間間隔がこの命令に対する最先の放出時間となろう。このプラス１時間 間隔は、命令がフリータイム中なお資源を使用しているという事実に由来する。
他方、命令が資源を読み取るときは、資源が他の命令により変更される最後の時 間（すなわちその資源に対するロードタイム）プラス１時間間隔が最先の命令放 出時間となる。「プラス１時間間隔」は、実行されるべきロードを遂行しつ＼あ る命令に対して必要な時間から由来する。
上の論述は、アクセスされる資源の正確な位置が既知であることを仮定している 。これは、一般的レジスタおよび状態フードメモリのごとく直接的に命名された 資源についてはつねに真である。しかしながら、メモリ動作は、一般にコンパイ ル時に未知の位置にあるであろう。
実際のアドレス指定構造体により発生されるアドレスはこの種類に属する。先行 の実施例においては、（ＴＯＬＬの基本的概念を明らかにするため）命令ＩＯお よび１１により使用されるアドレスは別であると仮定した。もしもこれがそうで なければ、ＴＯＬＬソフトウェアは、メモリを使用しなかった命令のみが、メモ リ内の未知の位置にアクセスしつ−あった命令と並列に実行せしめられることを 保証するであろう。
命令放出時間は、命令が使用する各資源に対してＴＯＬＬソフトウェア１１０に より評価される。これらの「候補」放出時間は、ついでどれが最大またはもつと も遅い時間かを決定するために比較される。もつとも遅い時間は、命令に割り当 てられる実際の放出時間を決定する。この時点に、ＴＯＬＬソフトウェア１１０ は、命令に斬り当てられる放出時間を反映させるように、資源のフリータイムお よび四−ドタイムのすべてを更新する。ＴＯＬＬソフＦウェア１１０は、ついで 次の命令を分析するように進行する。
基本ブロック内の命令間依存性を決定するためには利用可能な多くの方法がある 。先の論述は、特定のコン２イラ−ＴＯＬＬパーティショニングを仮定するたＩ １つの可能な実施例に過ぎない。技術に精通したものであれば、多くの他のコン ／９イラーＴＯＬＬＡ−テイショニングおよび命令間の依存性を決定する方法が 可能であり、実現できよう。それゆえ、例示されたＴＯＬＬソフトウェアは、基 本ブロック内のデータ依存性を表わすためにリンクリスト分析を使用する。使用 され得る他の可能なデータ構造は、トリー、スタック等である。
命令間の依存性の分析および表示のためリンクリフト表示が利用されるものと仮 定する。各レジスタは、そのレジスタに含まれる値を使用する命令に対して１組 のポインタと関連されている。第１表におけるマトリックス乗算の例に対して、 資源の利用が第３表に記載されている。
第３表 ＲＯＩＯｌ２ ＲＩ　ＩＩ　Ｉ２ Ｒ２Ｉ２　ｌ５ Ｒ３１３Ｉ３、Ｉ２ Ｒ４Ｉ４　ｌ５ Ｒ１０ＩＯｌ０ Ｒ１１ＩＩ　１１ それゆえ、ｒｒｅａｄ　ｂｙＪリンクを追い、各命令に対する資源の利用状態を 知れば、上のセット１および２の独立性が、ＴＯＬＬｌｌｏにより分析命令手段 １２０（第１図）で構成される。
第１表の例をさらに分析する目的で、基不プａツクが、１つの命令ストリームの 任意の時間間隔で、例えば時間Ｔ１６で始まるものと仮定する。換言すれば、時 間シーケンスにおけるこの特定の基本ブロックは、時間ＴＩ！でスタートすると 仮定する。段階１２０における分析の結果を第４表に記載する。
第４表 ＲＥＧ　ＩＯＩＩ　Ｉ２　Ｉ３　Ｉ４　ｌ５ＲＯＴ１６　Ｔ１７ ＲＩ　ＴｌｔＳ　Ｔ１７ Ｒ２Ｔ１７　７１８ Ｒ４Ｔ１６ ＣＣ１７Ｍ７　Ｔｌ ＣＣ２Ｔｌ　７ Ｒ１０Ｔｌ６ Ｒ１１Ｔ１６ 第４表における垂直方向は、一般的レジスタおよび状態フード記憶レジスタを表 わす。表における水平方向は、第１表の基本ブロックの例の命令を表わす。表中 のエントリは命令に依るレジスタの利用を表わす。かくして、命令工０は、時間 Ｔ１６、すなわち基本ブロックの実行のスター４時にレジスタＲ１０が読取りと 書込みをされ、レジスタＲＯが書き込まれることを必要とする。
本発明の教示に従う場合、レジスタＲ１、Ｒ１１および１４も、時間１６の間遂 行される動作をもち得ないという理由はない。３つの命令ｌ０１１１およびＩ４ は、互にデータ独立性であり、時間Ｔ１６中同時的に実行できる。しかしながら 、命令１２は、レジスタＲＯおよびＲ１がロードされ、！−ド動作の結果が乗算 され得るようにすることをまず必要とする。乗算の結果はレジスタＲ２に記憶さ れる。レジスタＲ２は時間１６において理論理に作用され得るが、命令１２は、 時間１６中に行なわれるレジスタＲＯおよびＲ１のロードの結果にデータ依存性 である。それゆえ、命令１２の完了は、時間フレームＴ１７０間、またはその後 に起こるはずである。それゆえ、上の第４表において、命令１２とレジスタＲ２ の交叉点に対するエン）！ｊＴ１７は、それがデータ依存性であるから下線を付 しである。同様に、命令１３は、時間Ｔ１７中にまず起こるレジスタＲ２内のデ ータを必要とする。それゆえ、命令１３は、時間７１ａ中またはその後のみレジ スタＲ２に作用し得る。命令１５は、命令１４により更新される状態コード命令 ＣＣ２の読取りに依存する。状態コードメモＩＪ　ＣＣ２の読取りは、時間ＴＩ ６に記憶される結果にデータ依存性であり、したがって次の時間Ｔ１７中または その後に行なわれるはずである。
それゆえ、段階１３０において、目的コード命令は、上の分析に基づいて第５表 に記載されるように「命令放出時間Ｊ　（ＩＦＴ）が割り当てられる。
第５表 目的コード命令　命令放出時間 ＩＯＴ１６ Ｉｓ　Ｔ１７ 基本ブロックの逐次命令ストリームにおける各命令は、割り当てられた時間間隔 において遂行され得る。第５表から明らかなように、通常６サイクルで逐次処理 される第１表の同じ６つの命令が、本発明の教示に依れば、たった３つの放出時 間Ｔ１６．１７およびＴｌＢで処理できる。命令放出時間（ｒｐｒ）は、本発明 の「時間駆動」の特徴をもたらす。
例示の実施例における段階１３０により遂行される次の機能は、命令放出時間（ ＩＦＴ）にしたがって命令ストリームにおける自然的同時発生を順序再整理し、 ついで命令を個々の論理並列プロセッサに割り当てることである。順序再整理は 、同時的に利用可能な技術の制約に起因してのみ必要とされることに留意された い。もしも真に十分の関連するメモリが利用可能であれば、ストリームの順序再 整理は必要とするものでなく、プロセッサの番号は、先着順サービスの態様で割 り当てることができよう。命令選択機構のハードウェアは、この動作モードを取 り扱うため技術に精通したものであれば適当に変更できよう。
例えば、同時的に、利用可能な接待、ならびに４つの並列プロセッサ要素（ＰＥ ）を有し各ＬＲＤ内に１つのブランチ実行装置（ＢＥＵ）が設けられるシステム を仮定すると、プロセッサ要素およびブランチ実行装置は、本発明の教示に依る と以下の８６表に記載されるように割り当てることができる。プロセッサ要素が すべての非ブランチ命令を実行し、他方本発明のブランチ実行装置（ＢＥＵ）が すべてのブランチ命令を実行することに留意されたい。これらのハードウェア回 路については、追って詳細に説明する。
第６表 論理プルセッサ番号　Ｔ１６　Ｔ１７　Ｔ１８０　ＩＯＩ２　Ｉ！Ｉ ＢＥＵ　−−Ｉ５（遅延） それゆえ、本発明の教示にしたがうと、時間Ｔ１６０間、並列プロセッサ要素０ ．１および２が命令ｌ０１１１およびＩ４をそれぞれ同時に処理する。同様に、 次の時間Ｔ１７中、並列プロセッサ要素０およびＢＥＵが、命令Ｉ２およびＩ５ をそれぞれ同時に処理する。そして最後に、時間７１Ｂ中、プロセッサ要素０が 命令Ｉ３を処理する。命令放出時間Ｔ１６、Ｔ１７およびＴｌＢの間、並列プロ セッサ要素３は第１表の例に利用されない。実際に、最後の命令がブランチ命令 であるから、命令１３に対して時間７１Ｂ中に最後の処理が完了するまでブラン チは起こり得ない。遅延フィールドが命令１５の処理中に形成されており、命令 １５が時間Ｔ１７内（最先可能時間）で処理されてさえ、命令１３が実行された 後〃−プないしブランチが起こるようにその実行が遅延されるようになされてい る。
要約すると、本実施例のＴＯＬＬソフトウェア１１０は、段！＠１３０において 、各個々の命令およびその資源の使用状態をその形式および位置（既知ならば） について試験する（例えば第３表）。ソフトウェアは、ついで、この資源使用状 態に基づいて命令放出時間を割り当て（例えば第４表）、これらの放出時間に基 づい【命令ストリーム５を記録しく例えば第５表）、その結果として論理的プロ セッサ番号（ＬＰＮ）を門り当てる（例えば第６表）。
例示の実施例においては、論理的プロセッサ番号（ＬＰＮ）および命令放出時間 （ＬＦＴ）を含む延長されたインテリジェンス情報が、第３図および第４図に示 されるごとく、基本ブ胃ツクの各命令に付加される。また、追って詳述されるよ うに、基本ブロック（ＢＢ）の各命令に対する延長されたインテリジェンス（Ｅ ＸＴ）は、本発明の実際の物理的プロセッサと相関づけられる。
相関は、システムハードウェアにより遂行される。実際のハードウェアは、論理 的プロセッサ要素の数より小数、それと同数、またはそれより多数の物理的プロ セッサ要素を含んでよいことに注目することが重要である。
本発明のこの例示の実施例における各命令に付加される第４図に示される共存の フンチクスト・ストーリジマツピング（ＳＣ８Ｍ）情報は、スタティックおよび ダイナミック成分を有する。ＳＣ３Ｍ情報のスタティック成分は、ＴＯＬＬソフ トウェアまたはコンノイラにより付加されるものであり、命令スジリームのスタ ティック分析の結果である。ダイナミック情報は、追って論述されるように論理 的Ｒ源ドライバ（ＬＲＤ）により実行時間付加される。
この段階１３０にて、例示のＴＯＬＬソフシウエア１１０は、命令ストリームを 、別個のプロセッサ要素（ＰＥ）により個々に処理され得る同時的発生に対して １組の単一エントリ、単一エグジット（ＳＥＳＥ）基本ブロック（ＢＢ）として 分析し、各命令に、命令放出時間（ＩＦＴ）および論理的プロセッサ番号（ＬＰ Ｎ）を割り当てた。このように、本発明にしたがえば、命令ストリームは、実行 に先立ちすべての処理用資源をスタティックに割り当てるため、ＴＯＬＬソフト ウェアによりプレ処理される。これは、所与のプログラムについて一度なされ、 そしてＦＯＲＴＲＡＮ、Ｃ０ＢＯＩ、、ＰＡＳＣＡＬ。
ＲＡＳＩＣ等の多数の異なるプログラム言語のいずれにも応用し得る。
第５図を参照すると、一連の基不ブロック（ＢＢ）が単一の実行セラ）（ＥＳ） を形成し得ることが示されており、ＴＯＬＬソフトウェア１１０が、段階１４０ においてか＼る実行セット（ＥＳ）を形成する。一度ＴＯＬＩ。
ソフトウェアが実行セット５００を識別すると、セットの始まりおよび終わりに 、ヘッダ５１０および／またはトレイラ５２０情報が付加される。好ましい具体 例においては、セットの始まりに１つのヘッダ情報５１０が付加されるが、本発 明はそれに制限されるものではない。
本発明にしたがうと、基不ブロックは、一般に命令ストリームにおいて相互に相 続いている。上述のごとく、基本ブロック内の個々の命令が再整理され、延長さ れたインテリジェンス情報が割り当てられても、基本ブリックを再整理の必要は なくてよい。各基本ブロックは、単一エントリ単一エグジット（ＳＥＳＥ）であ り、ブランチ命令を介してのエグジットをもつ。普通、他の命令へのブランチは 、ブランチの４００の命令のごとく局部的近傍内にある。実行セットを形成する （段１ｆｉ７１４ｏ）目的は、実行セット内で出ることができる基不ブロックの 最小数を決定することであり、これにより命令キャッシュ障害の数は最小化され る。換言すると、所与の実行セットにおいて、実行セットのブランチすなわち切 替えは統計的に最小とされる。ＴＯＬＬソフトウェアは、段階１４０において、 この線形プ買グラミング様の問題、すなわちブランチ距離等に基づく８題を解決 するための多数の従来の技術を利用し得る。この目的は、追って論述されるよう に、実行セットをハードウェアキャッシュに入れることができるように８５図に 示されるごとく実行セットを定めることであり、それにより命令キャッシュ障害 （すなわち命令セットの切替え）は最小化される。
上述したものは、単一のフンチクストの応用におけるＴＯＬＬソフトウェアの例 （第１〜６表を使って例示される）である。本質的に、ＴＯＬＬソフトウェアは 、所与のプ四グラム内の各基本ブリックについて命令ストリーム内の自然の同時 的発生を決定する。例示の実施例において、ＴＯＬＬソフＦウェアは、決定され る自然の同時的発生にしたがって、各命令に命令放出時間（ＩＦＴ）および論理 処理命令（ＬＰＮ）を付加する。すべての処理用資源は、処理に先立ってスタテ ィックに割り当てられる。本発明のＴＯＬＬソフトウェアは、多数の同時に実行 する異なるプログラムと関連して使用できる。しかして、各プログラムは、追っ て説明されるように、不発明の処理システム上で同じ使用者または異なる使用者 により使用される。
〔五ハードウェアの一般的説明〕
第６図を参照すると、ＴＤＡシステムアーキテクチャ６００と称される本発明の システムアーキテクチャのブロックダイヤグラムは、ネットワーク６５０を介し て複数の論理的資源ト°ライバ（ＬＲＤＩ）６２０に相互接続されたメモリサブ システム６１０を含む。論理的！ｉＲ源ドライバ６２０は、さらにネツ（ワーク ６５０を介して複数のプロセッサ素子６４０に相互接続されている。最後に、複 数のプロセッサ要″Ｘ６４０が、ネットワーク６７０を介して、レジスタセラＦ プールおよび命令コードセットファイル６６０を含む共有資源に相互接続されて いる。
ＬＲＤ−メモリネットワーク６５０、ＲＥ−ＬＲＤネツＦワーク６５０およびＰ Ｅ−フンチクストファイルネットワーク６７０は、従来形式のクロスバ−ネット ワーク、オメガネットワーク、パンヤンネットワークまたは同等物より榊成し得 るフルアクセスネットワークである。ネットワークはフルアクセス形式（スは− ス的にノンブロッキング）であるから、例えば任意のプロセッサ要素６４０は、 任意のフンチクスト（以下に定轟される）ファイル６６０における任意のレジス タファイルまたは状態コードメモリにアクセスできる。同様に、どのプロセッサ 要素６４０も、どの論理的資源ドライバ６２０へでもアクセスでき、どの論理的 資源ドライバ６２０も、メモリサブシステム６１０のどの部分へでもアクセスで きる。加えて、ＰＥ−ＬＲＤおよびＰＥコンチクストファイルネットワークは時 間的にノンブロッキングである。
換言すれば、これらの２つのネットワークは、ネットワーク上の負荷状態に拘ら ず、どの資源からのどの資源へのアクセスでも保証する。ＴＯＬＬソフトウェア が、ネットワーク内において衝突が決して起らないことを保証しているから、Ｐ Ｋ−ＬＲＤネットワーク６５ｏおよびＰＥ−＝ｚンテクストファイルネットワー ク６７０のスイッチング要素のアーキテクチャはかなり簡単化されている。第６ 図のプルツクダイヤグラムはＭＩＭＤシステムを表わしており、各フンチクスト ファイル６６０は少なくとも１つのユーザプログラムに対応している。
メモリサブシステム６１０は、従来形式のメモリアーキテクチャおよび従来形式 のメモリ要素を使って構成できる。この種のアーキテクチャおよび要素には、当 技術に精通したものが採用し得てこのシステムの必要条件を満足するような多く のものがある。例えば、積重ね型メモリアー中テクチャを使用できよう。（Ａ、 　Ｖ、　Ｐｏｈｍ　および０．　Ｐ、　ＡｇｒａｗａｌのＨｌｇｈ　５ｐｅｅｄ 　Ｍ＠ｍｏｒｙ　Ｓｙｓｔｅｍ＋Ｒｏｔｔｅｎ　Ｐｕｂｌｉｓｈｉｎｇ　Ｃｏ、 　、１９８５年発行、参照。）論理的資源ドライバ６２０は、本発明のシステム アーキテクチャ６００に独特である。各例示の１．ＩＲＤは、時分割式で単一の 使用者（フンチクストファイルが割り当てられている）に対してデータキャッシ ュおよび命令選択の維持を可能にする。ＬＲＤは、種々の使用者から実行セット を受け取り、そして１つのＬＲＤ上には、１つのコンチクストに対する１または 複数の実行セットが記憶されている。記憶された実行セットの基本ブロック内の 命令は、先に割り当てられた論理的プロセッサ番号に基づいて待ち行列で記憶さ れる。例えば、システムが６４の使用者および８つのＩ、ＲＤを有すれば、８の 使用者が個々のＬＲＤを時分割式に共有することになろう。
オばレーティングシステムは、どの使用者がどのＬＲＤにどの位長く割り当てら れるかを決定する。ＬＲＤについては、追って詳細に説明する。
プロセッサ要素６４０もまた、ＴＤＡＤステムアーキテクチャに独特であり、追 って詳述する。本発明の特定の１側面に依れば、これらのプリセッサは、フンチ クストフリーの確率的性質を示す。すなわち、システムの将来の状態は、システ ムの現在の状態にのみ依存し、現在の状態に至った経路に依存しない。それゆえ 、アーキテクチャの上で、フンチクストフリープロセッサ要素は、２つの点にお いて従来形式のプロセッサ要素から独特に違っている。第１に、要素は、汎用レ ジスタまたはプ四グラム状態ワードのような内部的恒久記憶ないし残映をもたな い。第２に、要素は、何頭なるルーＦ設定機能または同期機能を遂行しない。こ れらのタスクは、ＴＯＬＬソフトウェアで遂行され、ＬＲＤで実施される。アー キテクチャの重要性は、本発明のコンチクストフリープロセッサ要素が、ＬＲＤ に対して真に共有の資源であるということである。パイプライン結合プロセッサ 要素が採用される本発明の他の好ましい特定の実施例におい【は、プロセッサは 、前述のごとく厳密にコンチクスト７リーではない。
最後に、レジスタセットおよび状態コードセットファイル６６０も、Ａｄｖｍｎ ｅｅｄ　Ｍｌｅｒ＋ｏ　Ｄｓ＋ｖｉｅｅ　ｓカリ７オルニヤ、サニベイル所在、 から入手し得るＡＭ０２９５００シリ−スレジスタフアイルのような一般的入手 し得る要素から構成できる。しかしながら、第６図に例示されるファイル６６０ の特定の形態は、本発明の教示にしたがって独特のものであり、追って詳細）Ｃ Ｍ明する。
第１表に記載される例に基づく本発明の一般的動作は、ｇ　７　＆　、７　ｂお よび７ｃのプロセッサ・フンチクストレジスタファイル通信と関連して説明しで ある。前述のように、本発明のこの例示の実施例の時間駆動制御は、第４図に詳 細に記載される論理的プロセッサ番号（ＬＰＮ）および命令放出時間（ＩＦＴ） に関する延長インテリジェンスの追加に見出される。第７図は、レジスタセット および状態コードセットファイル６６０のレジスタＰＥ・〜ＰＥｘの形態を総括 的に示している。
第１表の単一の使用者の例に対するＴＤ人クシステムアーキテクチャ６００動作 を説明するため、第３〜第５表を参照する。命令放出時間Ｔ１ｄに対する例にお いて、フンチクストファイル−ＰＥネットワーク６７０は、プロセッサ要素ＰＥ ・をレジスタＲ，およびＲｔｅ　と、プロセッサ要素ＰＥ、をレジスタＲ１およ びＲ１１と、そしてプロセッサ要素ＰＥ−をレジスタＲ４と相互接続する。それ ゆえ、時間ＴＩ６の間、３つのプロセッサ要素Ｐ　Ｒ６ＳＰ　Ｅ！およびＰＥ！ は、ｌ０Ｓ１１および工４を同時に処理し、結果をＲ・、Ｒ１＠　％　Ｒ１、Ｒ １１およびＲ１４に記憶する。時間Ｔ１６０間、ＬＲＤ　６２０は、時間Ｔ１７ 中に放出（実行）され得る命令を、適当なプロセッサ要素に供給する。
第７ｂ図を参照すると、命令放出時間Ｔ１７の間、命令Ｉ２を処理するために現 在割り当てられている唯一のプロセッサ要素ＰＥ・のみがレジスタＲ・、Ｒ１お よびＲ２と相互接続し【いる。ＢＥＵ（第７ｍ、７ｂおよび７ｃ図に図示セ１′ ）も、状態コードメモリに接続されている。最後に第７ｃ図を参照すると、命令 放出時間Ｔ１８中、プルセッサ要ｇＰＥ、のみがレジスタＲ２およびＲ５に接続 されている。
数種の重要な観察がなされねばならない。まず、特定のプロセッサ要素ＰＫがそ の動作の結果をレジスタに入れるとき、後続の命令放出時間（ＩＦＴ）中、任意 のプロセッサ要素を、それがその動作を実行するとき、そのレジスタに相互接続 することができる。例えば、命令工１に対するプロセッサ要素ＰＥｌは、第７ａ 図に示されるように、ＩＦＴＴ１６中メモリ位置の内容でレジスタＲ１をロード する。命令放出時間Ｔ１７中、プロセッサＰＥ・はレジスタＲ１と相互接続され 、そこに記憶されている結果で追加の動作を遂行する。本発明の教示に依ると、 各プロセッサ要素ＰＥは、任意の特定の命令放出時間（ＩＦＴ）中レジスタファ イル６６０内の必要なレジスタに「総括的に結合」され、それゆえ、ある種の従 来の手法におけるごとく、例えば他のプロセッサレジスタ内の他の資源に供給の ためレジスタファイルからデータを動かす必要はない。
換言すると、本発明の教示に依ると、各プロセッサ要素は、任意の個々の命令放 出時間中、ファイル６６０の任意の共有レジスタに総体的に結合できる。加えて 、本発明に依ると、どのプロセッサ要素も、ある種の従来システムにおいて見ら れるように、特定のレジスタの利用可能性についであるいは特定のレジスタに入 れられる結果について競争する（すなわち待つ）必要はない。また、個々の任意 の命令放出時間中、どのプロセッサ要素も、レジスタファイル６６０内のどのよ うな形態のレジスタにしてもそのレジスタがあたかもそれ自身の内部レジスタで あるかのようにフルアクセスできる。
それゆえ、本発明の教示に依れば、命令ストリームに加えられるインテリジェン スは、目的コード内において検出される自然の同時的発生に基づく。検出された 同時論理的プロセッサ要素（ＬＰＮ）および独特の命令放出時間（ＩＦＴ）を吟 井−÷士ケ槍論理的に割り当てるから、各プロセッサ要素（ＰＫ）は、その所与 の命令に対して、その命令の必要条件にしたがって処理のために利用可能なすべ ての必要な資源を有することになろう。上述の例において、論理的プシセッサ番 号は実際のプロセッサ割当てに対応する。すなわちＬＰＮＯはＰＥ・に、ＬＰＮ ｌはＰＥ、に、ＬＰＮ２はＰＥ意にそしてＬＰＮ３はＰＥ、に対応する。本発明 においては、Ｉ、ＰＮＯ対１’Ｅｓ−ＬＰＮ１対ＰＥ！等のようなどのような順 序でも使用できるから、本発明はそのように制限されるものではない。すなわち 、ＴＤＡシステムが４以上または４以下のプロセッサを有するならば、以下に論 述されるように興なる割当てが使用できよう。
ＴＤＡシステムに対する時間制御は、命令放出時間駆動される。第７ａ〜７ｃ図 に観察されるように、各個々の命令放出時間中、プロセッサ要素６４０およびＰ Ｅ−レジスタセットファイルネットワーク６７０より成る７０人システムアーキ テクチャは、すべての利用可能な資源を完全に利用しながら、個々のプロセッサ 要素をして命令を同時に処理せしめるように完全に適合された新規で独特の特定 の形態を取る。プロセッサ要素はフンテックスフリーとし得、そのため、過去の 処理に関するデータ、状態または情報は必要とされず、プロセッサ要素の内部に も存在しない。コンテクストフリープＵセッサ要素は、各個々の命令の要求にの み反応し、ハードウェアにより必要な共有レジスタに相互接続される。
〔４概要〕 概説すると、６累なるプログラムまたはコンノ署イラ出力１００に対するＴＯＬ Ｌソフトウェア１１０は、各単一エントリ、単一エグジット（ＳＥＳＥ）基本プ 田ツク（ＢＢ）に存在する自然の同時的発生を分析し、例示の１実施例において は、論理的プロセッサ番号（Ｌ　Ｐ　Ｎ　）および命令放出時間（ＩＦＴ）を含 むインテリジェンスを各命令に加える。第６図に示される本発明のＭＩＭＤシス テムにおいては、各フンチクストファイルは、プログラムを実行する興なる使用 者からのデータを含むことになろう。各使用者には、異なるコンチフス）ファイ ルが割り当てられ、そして第７図に示されるように、プロセッサ要素は、命令に より必要とされるレジスタおよび状態フードメモリのような必要な資源に個々に アクセスし得る。命令それ自体は、共有資源情報（すなわち、レジスタおよび状 態フードメそり）を担持する。それゆえ、ＴＯＬＬソフトウェアは、各プログラ ムに対して１回だけ、第６図に例示される。ＴＤＡシステムアーキテクチャにお ふる命令の処理を制御するに必要な情報をスタティックに割り当て、時間駆動式 の非集中化処理を保証する。この際、メモリ、論理的資源ドライバ、プロセッサ 要素およびフンチクスト共有資源は、純粋にノンブロッキングな様式でそれぞれ のネツＦワークを介して総体的に結合される。
論理的資源ドライバ（ＬＲＤ）６２０は、実行セットに形成される基本ブロック を受け取り、各命令を命令放出時間（ＩＦＴ）に選択されたプロセッサ要素６４ ０に供給する責務を有する。第７図に示される例は単一の使用者に対する単純な 表示であるが、マルチユーザシステムにおいては、論理的資源ドライバ６２０に よって命令をプロセッサ要素６４０に供給することにより、追って詳述されるよ うにプロセッサ要素は完全に利用可能となる。共有資源およびプロセッサ要素の タイミングおよび識別情報は、すべてＴＯＬＬソフトウェアにより命令に加えら れる延長インテリジェンスに含まれているから、各プロセッサ要素６４０は、完 全に（あるいは若干の例においてはほとんど）フンチクストフリーとし得、そし て実際に、命令放出時間ごとに、種々の論理的資源ドライバにより供給される異 なる使用者の個々の命令を処理できる。以下に説明されるように、これをなすた め、論理的資源ドライバ６２０は、予定された順序で、命令をＰＥ−ＬＲＤネッ トワーク６５０を介してプロセッサ要素６４０に供給する。
各命令の実行の完了に続き、任意のプロセッサ要素からのデータ生成／操作の結 果について任意の他のプロセッサにより独立的にアクセスすることを可能にする のがプロセッサ要素のフンチクストフリーの性質である。コンチクストフリーで ないプロセッサの場合、１つのプロセッサが他のプロセッサにより創成されたデ ータにアクセスするためには、１つのプロセッサからデータを抽出しそれを他の プロセッサに利用できるようにするため、特別の動作（普通汎用レジスタからデ ータをメモリに動かす命令）が必要とされる。
複数のＬＲＤに依るプロセッサ要素の真の共有を可能属するのもプロセッサ要素 のコンチクストフリーの性質である。この共有は、単一の命令サイクル程度の細 かい粗さとし得る。（１つのＬＲＤ）Ｃ割り当てられる）１つのコンチクスジの 状態を節約して（これで１つまたは複数のプロセッサ要素の制御ができる）、（ 第２のＬＲＤに割り当てられる）他のフンチクストによる制御を可能にするため 、プラグラミングや特別のプロセッサ操作は必要とされない。コンチクストフリ ーでないプロセッサ（従来技術の場合そうである）の場合、か−る状態節約にお いて、フンチクストスイッチングのプ四セスの一部として、特別のプログラミン グおよび特別のマシン操作が必要とされる。
本発明のプロセッサ要素を実施するに際しては１つの他の代替的方法がある。こ れはコンチクスジフリーの概念に対する１つの変形である。すなわち、この実施 形態は、上述の物理的に総体的な相互接続をもたらすが、プルグラム制御下で、 特定の命令の完了に絖き発生されるデータのレジスタファイルへの伝送に制約を 加えることを可能にする。
完全にコンチクストフリーな実施形態においては、プロセッサ要素に入る各命令 の完了にて、コンチクストの状態はコンテクスＦ−リジアイルに完全に捕捉され る。
上記の代替の場合にはルジスタファイルへの伝送は阻止され、データは、プロセ ッサに保持され、さらにデータを操作する後続の命令に対して利用可能となる（ 例えばデータチェイニングにより）。究極的に、データは、若干の有限の命令シ ーケンスの後レジスタファイルに伝送される。しかし、伝送されるのは最後のデ ータのみであるＯ これは、上述のマイクロコード化フンプレク命令の場合の一般化として見られる べきものであり、実質的にフンチクストフリーなプロセッサ要素による実ｍ形態 と考えることができる。このような実施形態にあっては、データが究極的にフン チフス）レジスタファイルに伝送される時間まで、依存性の命令が同じプロセッ サ要素上で実行されることを保証することが要求されよう。これは、Ａイブライ ン結合されたプロセッサ要素の場合と同様に、ＴＯＬＬソフトウェアの全機能性 およびアーキテクチャを変更しないが、各命令サイクルを全プシセラサ要素上で 最適な状態で利用するためプロセッサ要素間に設定される命令の効率的なスケジ ュール化に主として影響を及ぼす。
〔詳細な説明〕　。
〔ソフトウェアの詳細な説明〕
第８〜１１図には、本発明のＴＯＬＬン７トウエア１１０の詳細が記載されてい る。第８図を参照すると、コンパイラからの従来の出力は、段階８００にてＴＯ ＬＬソフトウェアに供給される。従来形式のコンパイラ出力８００内には、下記 の情報が含まれている。すなわち、（ａ）命令機能、（ｂ）命令により必要とさ れる資源、（Ｃ）資源の位ｆｉ！（可能ならば）、および（ｄ）基本ブロック境 界である。
ついで、ＴＯＬＬソフトウェアは、段階８１０にて第１の命令でスタートとし、 段階８２０においてどの資源が使用されるか、そして段階８５０においてその資 源がどのように利用されるかを決定するように進行する。このプロセスは、先の 節で論述されるように、段階８４０および８５０を通って命令ス）　ＩＪ−ム内 の各命令に対して継続する。
段階８４０で試験されるところにしたがって最後の命令が処理された後、表が構 成され、各資源に対して「フリ一時間」および「ロード時間」で初期設定される 。か−る表は、内部ループマトリック乗算の例に対して第７表に記載されており 、イニシャライズの際表はすべてＯｔ含む。イニシャライズは段階８６０で行な われ、そしてＴＯＩ、Ｌソフトウェアは、一度得成されると、段階８７０におい て第１の基本ブロックでスタートするように進行する。
第７表 資　源　ロード時間　７リ一時間 ＲＯ’ｌ’ｏ　Ｔ。
１１　Ｔ　ＯＴ　Ｏ Ｒ２Ｔ　ＯＴ　Ｏ Ｒ３Ｔｏ　Ｔ。
Ｒ４Ｔ　ＯＴ　Ｏ Ｒ１０Ｔ　ＯＴ　Ｏ Ｒ１１Ｔ　ＯＴ　Ｏ 第９図において、ＴＯＬＬソフトウェアは、段階９００において次の基本ブロッ クの最初の命令で命令ス）　リームの分析を継続する。先迷のように、ＴＯＬＬ は、命令ストリームのスタティック分析を遂行する。スタティック分析は（実際 上）直線コードを仮定する。すなわち、各命令は、逐次的態様において分析され る。換言すると、ブランチが決して起こらないことを仮定する。非パイプ式の命 令実行に対しては、ブランチの結果として起こる依存性は決して起こることがな いから問題はない。パイプライン式の実行については後で論述する（パイプライ ン結合の使用は、ブランチ命令の遅延値に影＊１及ぼすだけであるということが できる）。
明らかなように、ブランチが決して起こらないという。
仮定は正しくはない。しかしながら、命令ストリームにおいてブランチに遭遇す ることの影響は単純でおる。前述のように各命令は、それが使用する資源（ない し物理的ハードフェア要素）によＬ％徴づけられる。命令放出時間の（そして例 示の実施例においては、論理的プロセッサ番号の）割当ては、命令ストリームが これらの資源に如何にアクセスするかに依存する。ＴＯＬＬソフトウェアのこの 特定の実施例内においては、各資源の使用状態は、上述のごとく、その資源に対 するフリータイムおよびロードタイムと称されるデータ構造によシ表わされる。
各命令は順番に分析されるから、１つのブランチの分析は、下記の態様でこれら のデータ構造に影昏を及ぼす。
基本ブロックのすべての命令に放出時間が割Ｆ）当てられると、全資源のロード 時間およびフリ一時間を（この値に）更新するのに、現在の基本ブロック（ブラ ンチが属しているブロック）の最大放出時間が使用される。次の基本ブロック分 析が始まると、提案される放出時間ｄ１最後の最大値＋１として与えられる。そ れゆえ、レジスタ資源ＲＯ〜Ｒ４、Ｒ１０およびＲ１１の各々に対するロード時 間および７り一時間は、例えば、基本ブロックがＴ１６の時間で始まると仮定す ると、以下の第８表に記載される。
Ｒ８表 資　源　ロード時間　スリ一時間 ＲＯＴ１５　Ｔ１５ ＲＩ　Ｔ１５　Ｔ１５ Ｒ２’ｒ１５　Ｔ１５ Ｒ５Ｔ１５　Ｔ１５ Ｒ４Ｔ１５　Ｔｉ５ Ｒ１０Ｔ１５　Ｔ１５ Ｒ１１Ｔ１５　Ｔ１５ それゆえ、ＴＯＬＬソフトウェアは１段ｆａ９１ｏにおいて、提案される放出時 間（ＰＦＴ）を、先行の基本ブロック放出時間の最大放出時間＋１に設足する。
上の例のコンチクストにおいて、先行の基本ブロックの最後の放出時間＃″ｊ： Ｔ１５であシ、この基本ブロックに２ける命令に対する提案される放出時間ｉｊ ：Ｔ１６で始まる。
段階９２０において、最初の命令にょシ使用される最初の資源、この例において は命令ＩＯのレジスタＲＯである、が分析される。段階９３０において、資源が 読み取られるか否かの決定がなされる。上述の例においては、命令ＩＯＫ対して 、レジスタＲＯｉｊ読み取られないが、書込みがなされる。それゆえ、段階９４ ０は、次に、資源が書き込まれるか否かの決定に入る。この場合、命令ｌ０ｉｉ レジスタＲＯＩＣ１１き込まれ、段階９４２に入る。
段Ｎ９４２は、命令ＸＯに対する提案嘔れた放出時間ＣＰＦＴ）が資源に対する フリ一時間に等しいかまたはそれよシ短いか否かについて決定をする。この例に おいては、第８衣を参照すると、レジスタＲＯおよびＴ１５に対する資源フリ一 時間はＴ１５でロシ、それゆえＴ１６の提案される放出時間はＴ１５の資源７り 一時間よシ長く、決定はＮＯで、１）、段階９５０に入る。
ＴＯＬＬソフトウェアによる分析は次の資源に進行する。この例において、命令 工０に対する次の資源はレジスタＲ１０である。この資源は命令によシ読取九お よび書込みが行なわれる。段階９３０に入シ、その命令が資源を読み取るか否か の決定がなされる。真であるから段階９３２に入シ、こ−で命令（Ｔ１６）に対 する現在の提案放出時間が資源ロード時間（Ｔ１５）よシ短いか否かの決定がな される。否であるから、段階９４０に入る。
こ−では、命令が資源に書込みを行なうか否かの決定が行なわれる。真であるか ら、段階９４２に入る。この段階においては、命令（Ｔ１６）に対する提案放出 時間が資源（Ｔ１５）に対するフリ一時間よシも短いか否かの決定がなされる。
否であるから、段階９５０に入る。
ＴＯＬＬソフトウェアによる分析は、次の資源に入るか（旬令工０についてはな い）、命令に対する最後の資源が処理さｎたならば「Ｂ」（第１０図）に入る。
それゆえ、段階９５０における決定に対する答は肯定でろシ、分析はついで第１ ０ｒＡに入る。第１０図において、資源フリ一時間およびロード時間がセットさ れる。
段５ｉ１０００において、命令ＩＯに対する最初の資源はレジスタＲＯである１ 段階１０１０における最初の決定は、命令が資源を読むか否かである。前述のご とく、命令工０において、レジスタＲＯの読取シは行なわれないが書込みが行な われるから、この決定に対する答Ｆｉ、Ｎ。
であシ、分析は段に１１０２０に進行する。段階１０２０において、資源が書き 込まれるか否かの決定に対する答はＹＥＳで口）、分析はｇｉ＠１０２２に進行 する。段階１０２２は、命令に対する提案放出時間が資源ロード時間よシ長いか 否かについての決定をなす。この例において、提案放出時間はＴ１６であシ、そ して第５ｆｔＫ戻ると、放出時間Ｔ１６はレジスタＲＯＫ対するロード時間Ｔ１ ５より長い。そｎゆえ、この決定に対する答ｔ″１ＹＥｓであシ、段ｌ１１１０ ２４に入る。段１１０２４において、資源ロード時間は命令の提案放出時間に等 しくセット壊れ、資源の表（第８衣）はその変化を反映するようにして更新され る。同様に、段ＦＦ１１０２６に入シ、資源７リ一時間が更新され、命令の提案 放出時間プラス１すなわちＴ１７　（Ｔ１６プラス１）に等しくセットされる。
ついで段１１０３０に入り、この命令によシ使用される他の資源があるか否かに ついての決定がなされる。１つのレジスタＲ１０があり、分析はこの資源を処理 する。
段階１０７０では次の資源が取得はれる。段階１０１゜に入シ、こ−で、資源が 命令に読み取られるか否かの決定がなされる。真であるから、段階１０１２に入 り、現在提案放出時間（Ｔ１６）が資源フリ一時間（Ｔ１５）より大きいか否か の決定がなされる。それが真であるから、段階１０１４に入シ、こ−で、資源の ７り一時間が、この命令によるこの資源の使用を反映するように更新嘔れる。分 析は、ついで、段１１０２０にて、資源が命令によシ畜き込まれるか否かをチェ ックする。真であるから、段階１０２２に入シ、現在の提案時間（Ｔ１６）が資 ｆｉ（Ｔ１５）のロード時間よシ長いか否かの決定がな。
される。真であるから、段１９１０２４に入る。この段階において、資源のロー ド時間が命令の放出時間を反映するように更新される。すなわち、ロード時間は Ｔ１６にセットされる。ついで段階１０２６に入シ、資源の７リ一時間が命令の 実行を反映するように更新される。すなわち、フリ一時間はＴ１７にセットされ る。ついで段階１０３０に入シ、これが命令によシ使用される最後の資源である か否かの決定がなされる。真であるから段階１０４０に入る。こ−で、命令放出 時間（ＩＦＴ）ｔｌｉ、Ｔ１６の提案放出時間（ＰＦＴ）に等しくなるようにセ ットされる。ついで、段１１０５０に入シ、これが基本ブロックにおける最後の 命令であるか否かについての決定がなされる。これはこの場合Ｎｏであ）、段階 １６０に入シ次の命令工１を処理する０次の命令は、第９図の人１にて分析段階 に入る。
例における次の命令は１１でロシ、レジスタＲ１およびＲ１１に対して、レジス タＲＯおよびＲ１０に関して命令工０に提供されたのと同じ分析が命令工１に対 して行なわれる。以下の第９表においては、第８図の資源の一部がこれらの変化 を反映するように変更される。（命令工０および１１はＴＯＬＬソフトウェアに よシ完全に処理されてしまっている。） 第９表 資　源　ロード時間　フリ一時間 ＲＯＴ１６　Ｔ１７ ＲＩ　Ｔ１６　Ｔ１７ Ｒ１０Ｔ１６　Ｔ１７ Ｒ１１Ｔ１６　Ｔ１７ 基本ブロックの例における次の命令は命令Ｉ２であり、これは、レジスタＲＯお よびＲ１の読取シおよびレジスタＲ２への書込みを含む。それゆえ、第９図の段 階９１０において、命令に対する提案放出時間！″ｔ、Ｔ１６にセットされる（ ７１５−Ｍ　）。ついで段階９２０に入シ、そして命令工２における第１の資源 はレジスタＲＯである。
段ＩＰ＃９３０においてなされる第１の決定はＹＥＳでろ）、段階９３２に入る 。段階９３２では、Ｔ１６の命令の提案放出時間がＴＩ６の資源レジスタＲＯロ ード時間に等しｉかまたはそれ以下であるか否かについての決定がなされる。レ ジスタＲＯに対する資源ロード時間は、命令ＩＯに対するレジスタＲＯの分析中 Ｔ１５からＴ１５に更新されたことに注目することがＮ要でろる０段階９３２に おけるこの決定に対する答は、提案放出時間が資源ロード時間に等しい（Ｔ１６ ＝Ｔ１６）ということであり、段階９５４に入る０段階９３４において、命令の 提案放出時間は、資源ロード時間プラス１、この例においてはＴ１７　（Ｔ１６ ＋１　）に等しくなるように更新される。
命令工２の提案放出時間はこ−でＴ１７に更新される。
こ−で、段Ｗｔ９４０に入り、命令Ｉ２は資源ＲＯの書込みをしないから、この 決定に対する答はＮｏであシ、段階９５０、ついで段Ｆｌｉ　９６０へと入ｐ１ 次の資源を処理する。この例においてこれはレジス）Ｒ１である。
段階９６０においては、レジスタＲ１に対して行なわれる分析を開始し、段階９ ３０においては、資源が読み取られるか否かＫついての決定がなされる。答はも ちろんＹＥＳであり、段階９３２に入る。今度は、命令の提案放出時間はＴ１７ でアシ、Ｔ１７の命令の提案放出時間が、Ｔ１６であるレジスタＲ１に対する資 源ロード時間に等しいかまたはそれ以下であるか否かについての決定がなされる 。命令の提案放出時間はレジスタロード時間よシ長いから（Ｔ１７はＴ１６よシ 大）、この決定に対する答はＮｏであシ、段階９４０に入る。レジスタはこの命 令によシ書き込まれず、それゆえ分析は段階９５０に進行する。段階９６０にお いて、命令Ｉ２に対して処理されるべき次の資源は資源レジスタＲ２である。
段階９３０における最初の決定は、この資源Ｒ２が読み取られるか否かである。
否であるから、分析は段階９４０に、ついで段階９４２に進む、この時点におい て、命令Ｉ２の提案放出時間はＴ１７で６Ｊ）、そして段階９４２において、Ｔ １７の命令の提案放出時間が資源Ｒ２の７リ一時間に等しいかまたはそれ以下で あるか否かの決定が表される。しかして、この７り一時間は上記の表８において はＴ１５である。この決定に対する答はＮｏ″′Ｃろル、それゆえ段階９５０に 入る。これはこの命令に対して処理される最後の資源であシ、分析は第１０図に おいて続く。
Ｍ２Ｏ図に移〕、命令Ｉ２に対する第１の資源ＲＯが分析される。段［１０１０ において、この資源が読み取られるか否かの決定がなされ、そしてその答はＹＥ Ｓである。段階１０１２に入シ、命令Ｉ２の提案放出時間Ｔ１７がレジスタＲＯ に対する資源のフリ一時間よシ大であるか否かの決定がなされる。第９表におい て、レジスタＲＯＫ対するフリ一時間はＴ１７であシ、両者は等しいから、この 決定に対する答はＮｏである。段階１０２０に入υ、これもＮＯの答をもたらし 、分析は段Ｗ１１０３０に切シ替わる。これは命令工２に対して処理される最後 の資源ではないから、段階１０７０に入シ、分析を次の資源レジスタＲ１に進め る。レジスタＲ１に対しては、第１０＠において、レジスタＲＯＫ対するのと全 く同じ経路が取られる。次に、段Ｗ１１０７ＧでレジスタＲ２の処理が行なわれ る。この場合、段階１０１０における決定に対する答はＮＯであシ、段１ｔｉＪ １０２０に入る。命令Ｉ２に対してレジスタＲ２は書き込まれるから、段階１０ ２２に入る。この場合命令Ｉ２の提案放出時間はＴ１７であシ、資源のロード時 間は第８茨からＴ１５である。それゆえ、提案放出時間はロード時間よシ大であ るから、段階１０２４に入る。段階１０２４および１０２６は、レジスタＲ２に 対するロード時間およびフリ一時間をそれぞれＴ１７および７１Ｂに前進せしめ 、そして資源の表は第１０図に示されるように更新される。
第１０表 資　源　ロード時間　７り一時間 ＲＯＴ１　６　Ｔ１７ ＲＩ　Ｔ　１６　Ｔ１７ Ｒ２Ｔ１７　Ｔ１８ これは命令Ｉ２に対して処理される最後の資源であるから、Ｔ１７の提案放出時 間が実際の放出時間（段階１０４０）となシ、次の命令が分析される。
内部ループマトリックス乗算の例における各命令が分析されるのはこの態様にお いて！あるから、完全に分析されたとき、最終の資源衣は下記の第１１表におけ るごとく現われる。
第１１表 資源　ｐ−ド時間　フリ一時間 ＲＯＴ１６　Ｔ１７ Ｒ１７１６Ｔ１７ Ｒ２Ｔ１７　７１８ Ｒ３Ｔ１８　Ｔ１９ Ｒ４Ｔ１６　Ｔ１７ Ｒ１０’ｒ１６　Ｔ１７ Ｒ１１Ｔ１　６　Ｔ１７ 第１１図において、ＴＯＬＬソフトウェアは、第９図および第１０図に記載され るタスクを遂行後、段階１１００に入る。段階１１００は、すべての資源フリ一 時間およびロード時間を所与の基本ブロック内の最大の時間にセットする。例え ば、第１１表に記載される最大時間はＴ１９であり、それゆえすべてのフリ一時 間および四−ド時間は時間Ｔ１９にセットされる。段ｉ１１ｑ＋　ｏに入り、こ れが処理されるべき最後の基本ブロックであるか否かについての決定がなされる 。もし否であれば、段階１１２０に入り、次の基本ブロックが処理される。これ が最後の基本ブロックであれば、段階１１３０に入り、再び命令ストリームの第 １の基本ブロックでスタートする。この分析の目的は、各基本プ四ツク内の命令 を論理的に整理し、各命令に論理的プロセッサ番号を割り当てることである。こ れは、内部ループマトリックス乗算の例に対して第６表に集約されている。段Ｆ １１１１４０は、基準として命令放出時間（ＩＦＴ）を使って、各基本ブロック 内の命令を上昇する順序で分類する機能を遂行する。
ついで段階１１５０に入り、こ−で論理的プロセッサ番号（ＬＰＮ）が割り当て られる。プリセッサ要素の割り当てをなすに際して、１組の命令すなわち同じ命 令放出時間（ＩＦＴ）を有するものに、論理的プリセツサ番号が到着順サービス 式に割り当てられる。例えば、第６表に戻ると、放出時間ＴＩ／ｉに対する第１ 組の命令は工０．１１およびＩ４である。これらの命令は、それぞれプロセッサ ＰＥ０１ＰＥ１およびＰＥ２に割り当てられる。次に、時間Ｔ１７中、第２組の 命令Ｉ２および工５がそれぞれプロセッサＰＥＯおよびＰＥ１に割り当てられる 。
最後に、最後の時間７１８中、最後の命令Ｉ３がプロセッサＰＥＯに割り当てら れる。プロセッサ要素の割り当ては他の方法を使って行なうことができるもので あり、プリセッサ要素およびシステムの実際のアーキテクチャに基づくことを特 に理解されたい。明らかなように、好ましい実施例において、１組の命令は、フ ァースト・イン・タイム式に論理的プロセッサに割り当てられる。割り当てをな した後段階１１６０に入り、最後の基準ブロックが処理されたか否かが決定され 、もし否であれば段階１１７０で次の基本ブロックを生じ、プロセスは完了まで 繰り返えされる。
それゆえ、ＴＯＬＬソフトウェアの出力は、この例示の実施例においては、第４ 図に示されるように、各命令に対して命令放出時間（ＩＦＴ）の割り当てをもた らす。先述のように、命令は、命令放出時間にしたがって、命令ストリームに現 われる自然の同時的発生に基づいて再整理され、そして個々の論理的プロセッサ が第６表に示されるように割り当てられる。上の論述は内部ループマトリックス 乗算の例について行なって来たが、第９〜１１図に記載される分析は、任意の５ ＥＳＥ基本ブロックに応用して、そこに含まれる自然的同時発生を検出し、各使 用者プログラムに対して命令放出時間（ＩＦＴ）および論理的プロセッサ番号（ ＬＰＮ）を割り当てるのに応用できる。このとき、このインテリジェンスは、基 本ブロック内に記録された命令に加えることができる。これは、所与のプログラ ムに対して１回だけなされ、本発明のＴＤＡシステムア、−キテクチャで動作さ せるために必要な時間駆動・非集中化制御およびブ讐セッサマツピング情報を提 供する。
第１２図に示される実行セットの目的は、１つの実行セット内における命令キャ ツシュヒツトを最大にすることによりプログラムの実行を最適化すること、換言 すれば、１つの実行セット内の基本ブロックによる他の実行セット内の基本ブロ ックへの切替えをスタテイクに最小化することである。実行セットの支援手段は 、３つの主要素より成る。丁なわち、データストラフチャの定員、実行セットデ ータストラフチャを準備する予備実行時間ソフトウェア、およびプログラムを実 行するプロセスにおいて実行セットの取出しおよび操作を支援するハードウェア である。
実行セットデータストラフチャは、１組の１または複数のブロックおよび付加さ ｎたヘッダより成る。ヘッダは次の情報を含む。すなわち、実際の命令のスター トのアドレス１２００（これはヘッダが固定長を有するならば内在的である）、 実行セットの長さく実行セットの終了のアドレス）、潜在的相続的（プログラム の実行に関して）寒行セットの０または複数のアドレス１２２０である。
実行セットを支持するに必要なソフトウェアは、コンパイル後の処理の出力を操 作する。その処理は、依存性の分析、資源分析、資源割り当て、および個々の命 令ストリーム再整理を遂行するものである。実行セットの形成は、基本ブロック の実行の起こり得る順序および頻度を決定する１または複数のアルゴリズムを使 用する。基本ブロックは相応にグループ化される。可能なアルゴリズムは、最小 コストのルート設定のための直線的プ四グラミングの問題を解くのに使用される アルゴリズムに類似である。実行セットの場合、コストはブランチと配達する。
同じ実行セットに含まれる基本ブロック間のブランチは、キ七ウニ操作に関して 不利を招くことはない。
何故ならば、実行セットの基本ブロックに対する命令は定常状態にあるキャッシ ュに存するからである。そのとき、コストは、異なる実行セットの基本ブロック 間のブランチと関連する。これは、異なる実行セットの基本ブロックの命令は、 キャッシュ内にあると仮定されないからである。主メモリからキ七りユへ適当な ブロックの検索および記憶がなされている間、キ七〃ユミスでプログラムの実行 が遅延される。
本発明の教示に依るとコストを評価し割り当てるのに使用できる数種の可能なア ルゴリズムがある。１つのアルゴリズムは、スタティックなブランチコスト手法 である。この方法にしたがえば、ブレツクの連続性および最大の許容実行セット サイズ（これは最大の命令キャシュサイズのごと〈実施の限界となろう）に基づ き基本ブロックを実行セットに配置することにより始められる。基本ブロック間 におけるブランチについての情報は既知であり、コンパイラの出力である。装置 は、この情報を使用し、異なる実行セット内の基本ブロック間における（スタテ ィックな）ブランチの数に基づいて、結果として生じた基本ブロックの実行セッ ト中へのグループ化のコストを計算する。装置は、このコスト関数を最小にする ため標準のリニアプログラミング技術を使用でき、それにより、基本ブロックの 実行セット中への最適のグループ化を行なうことができる。このアルゴリズムは 、実施が容易であるという利点を有する。しかしながら、このアルゴリズムは、 実際のプログラム実行中に起こる実際のダイナミックなブランチパターンを無視 している。
本発明の教示にしたがえば、実際のダイナミツクジ２ンチパターンを一層十分に 評価できる他のアルゴリズムを使用できる。１つの例は、プログラムの実行から 実際のブランチデータを収集することであり、その結果として、実際のブロック 間ブランチに基づくブランチデータの重みづけ割り当てを利用して基本ブロック の再グループ化を行なうことである。明らかなように、この手法はデータ依存性 である。他の手法は、プログラマをしてブランチの確率を特定せしめ、その後重 みづけされたコス）剖り当てをなすことであろう。この手法は、プフグラマの介 入およびプログラマのエラーが導入される不利益を有する。さらに他の手法は、 単位セット当りの基本ブロックの数を制限するがごときパラメータを使用し、そ してこのパラメータに発見性を与えることに基づくものであろう。
上述のアルゴリズムは、実行セラＦを創成する問題に独特なものではない。しか しながら、命令キャｐユの性能を最適化する手段のような実行セットの使用は新 規である。プロセッサ資源の事前実行時間割り当てが新規であるのと同様に、キ 七ルユ性能を最大にするための基本ブロックの事前実行時間分類は、従来技術で は見出されないものである。
実行セラシを支援するに必要とされる最後の要素はハードウェアである。後で論 述さｌるように、このハードウェアは、現在の実行セットスタートアドレスおよ び終了アドレス、およびその他の実行セットへラダデータを記憶するためのメモ リを備える。実行セットおよび関連するヘッダデータストラフチャの存在は、実 際に、キャッシュからプロセッサ要素への実際の命令取出しに分り易い。後者は 、厳密に個々の命令およびブランチアドレスに依存している。実行セットハード ウェアは、命令取出しと独立に動作し、主メモリから命令キセシュへの命令ワー ドの移動を制御する。このハードウェアは、全実行セットがキャシュに存在する か、プロダラムの実行が、実行セットの外側の基本ブロックへのブランチが起こ る点旋達するまで、命令の基本ブロックをキャンシュへ取り出すための責務を負 う。この点で、目標実行セットはキー？７”／ユに存在しないから、実行セット ハードウェアは、目標実行セットに属する基本ブロックの取出しを行なう。
第１３図を参照すると、コンチクストファイル０に対するレジスタファイル６６ ０の構造が示されているが（構造は各コンチクストファイルに対して同じである ）、各構造体はＬ＋ルベルのレジスタセットを有しており、そして各レジスタは ｎ　＋　１の別個のレジスタを備えている。例えば、ｎは、全部で３２のレジス タに対して３１に等しくし得よう。同様に、Ｌは、全部で１６のレベルに対して １５に等しくし得よう。これらのレジスタは、レジスタ間で共有されない。すな わち、各レベルは、６他のレベルのレジスタから物理的に別々の１組のレジスタ を有する。
各レベルのレジスタは、主プログラムに関して特定の深さで実行されるサブルー チンが利用可能な１群のレジスタに対応している。例えば、レベル０の１組のレ ジスタは、主プログラムに利用可能であり、レベル１にある１組のレジスタは、 主メモリから直接呼ばれる第ルベルのサブルーチンに利用可能であり、レベル２ の１組のレジスタは、′ｓルベルサブルーチンにより直接呼ばれるサブルーチン （第２レベルサブルーチン）に利用可能であり、レベル３にある１組のレジスタ は、第２レベルサブルーチンにより直接呼ばれるサブルーチンに利用可能である 。
これらのレジスタセットは独立であるから、最大のレベル数は、サブルーチン間 で任意のレジスタを物理的に共有しなければならない前に、すなわち任意のレジ スタの内容を主メモリに記憶しなければならない前に入れこ配置できるサブルー チンの数に対応する。異なるレベルにあるレジスタセットは本発明の共有資源を 構成し、サブルーチン呼び中のシステムオーバーヘッドコストを相当に節約する 。これは、レジスタセットは、稀にしかメモリに、例えばスタックに記憶される 必要がないからで例示の実施例においては、興なるレベルのサブ〃−チ＞間のＲ Ｍは、各ルーチンに、レジスタを得るための最高３つまでの可能なレベルを与え ることにより行なわれる。３つのレベルは、現在レベルと、先行の（発呼）レベ ル（もしあれば）と、広域（主プログ２ム）レベルとである。どのレベルのレジ スタがアクセスされるべきかの指示１すなわち現在実行している主プログラムす なわちサブルーチンに関するレベルの指示は、ＴＯＬＬソフトウェアにより命令 に付加されたスタティックＳＣ３Ｍ情報を使用する。この情報は、処理されるべ き情報に関するレベルを指示する。これは、アーギュメントとして角度値を表わ す値を取り、その値の三角関数である５ＩＮＫ値を戻す５ＩＮＥ関数に対するサ ブルーチン呼びをその１例として示すことができる。主プログラムは第１２表に 記載され、サブルーチンは第１３表に記載されている。
第１２表 主プログラム　目　的 ＬＯＡＤ　Ｒ２、Ｒ３結果を一時的にレジスタＲ３にセーブ５ＴＯＲＥ　Ｒ４， ２最終結果をメモリ２に記憶５ＩＮＫサブルーチンは第１Ｓ表に記載される。
第１３表 命令　サブルーチン　目　的 それゆえ、本発明の教示にしたがうと、第１４図におけるごとく、サブルーチン の命令ＸＯは、現在レベル（サブルーチンレベルまたは被呼レベル）のレジスタ Ｒ２を、先行レベル（発呼ルーチンまたはレベル）からのレジスタＲ１の内容で ロードする。サブルーチンは、発呼ルーチンのレジスタセットから独立に処理を 遂行すべくフルセラシのレジスタを有することに留意されたい。
サブルーチン呼びの完了にて、命令Ｉ、は、現在レベルのレジスタＲ７を発呼ル ーチンのレベルのレジスタＲ２に記憶せしめる（これは、５ＩＮＥルーチンの結 果を発呼プログラムのレジスタ七ツＦに戻す）。
第２２図と関連して一層詳述されるように、レベル間の切替えは、ダイナミック に発生されるＳＣ３Ｍ情報の使用により行なわれる。しかして、この情報は、命 令の現在手順レベル（すなわち被呼ルーチンのレベル）　Ｇ）絶対値、先行の手 順レベル（すなわち、発呼ルーチンＣ）レベル）およびコ、ンテクス）識別情報 を含むことができる。
絶対的なダイナミックＳＣ３Ｍレベル情報は、ＴＯＬＩ、ソフトウェアにより供 給される相対的な（スタティック）ＳＣ８Ｍ情報からＬＲＤにより発生される。
コンチクスト識別情報は、マルチユーザシステムにおいて多数のプログラムを処 理するときのみ使用される。相対的ＳＣ３Ｍ情報は、第１３表にレジスタＲ１（ 発呼ルーチンの）に対してＲ１（ＬＤ）として、レジスタＲ２に対してＲ２（Ｌ Ｏ）として示されている。現在レベルの全レジスタには、現在手順レベルを示す 符号（００）を付した。
第１３図および第１４図と関連して説明される本方法およびストラフチャは、サ ブルーチンおよびその発呼ルーチンのレジスタ間で同じレジスタの物理的共有が 行なわれる従来の手法と相当に異なる。物理的共有のため、サブルーチンにより 使用のために利用できるレジスタの数が制限されるから、レジスタを主メモリに 格納するためにより多くのシステムオーバーヘッドコストが要求される０例えば ５Ｃｏｎｕｎｕｎｉｅａｔｌｏｎｓ　ｏｆ　ｔｈｅ人ＣＭ、１９８５年１月発行 、Ｖｏｌ、２８、Ａ１、Ｐ、８−２１記載のＤａｖｉｄＡ、　Ｐａｔｌｅｒｍｏ ｎの［Ｒｅｄｕｃ＠ｄ　Ｉｎ５ｔｒｕｃｔｉｏｎ　Ｓ＠ｔ　Ｃｏｍｐａｔｖｒ＠ Ｊなる論文に記載されるＭＩＰＳ法参照。その文献においては、最初の１６のレ ジスタは、サブルーチンにより単独に使用される局部的レジスタであり、次の８ 個のレジスタ（レジスタ１６〜２３）は発呼ルーチンおよびサブルーチン間で共 有され、最後の８個のレジスタ（レジスタ２４〜３１）は広域（または主）ブリ グラムおよびサブルーチン間で共有される。明らかなように、サブルーチンによ りアクセスし得る３２のレジスタのうち、１６のみがプレグラムの処理において サブルーチンによる使用のために専用される。複雑なサブルーチンの処理におい ては、サブルーチンに専用化されている限定された数のレジスタでは、一般にサ ブルーチンの処理に十分とはいえない。データのシャフリング（中間のデータの メモリへの記憶を伴なう）が行なわれなければならず、そしてこれは、ルーチン の処理において相当のオーバーへッドコスＹをもたらす。
本発明の教示に依れば、コンパイル時に起こることが分っているレベル間の相対 切替えは、第４図（ＳＣ３Ｍデータ）に示されるごとくレジスタ識別情報に必要 な情報を加え、種々のレベル間において命令を適当に歿マツピングすることによ り特定される。それゆえ、完全に独立の１組のレジスタが、発呼ルーチンおよび 各レベルのサブルーチンに対して利用可能となる。発呼ルーチンは、ぞれ自身の 完全な１組のレジスタにアクセスすることに加えて、前述のごとく、命令に加え られる上述のスタティックＳＣ８Ｍマツピングコードを使って、より高次の１組 のレジスタに直接アクセスすることもできる。従来技術の手法で特に見られるよ うな、サブルーチンに利用可能なレジスタセットのサイズの低減は文字通り起こ らない。さらに、ＳＣ３Ｍ　情報用のマツピングコードは、任意の数の所望のレ ベルにアクセスするに十分の長さのフィールドとし得る。例えば、１実施例にお いて、発呼ルーチンは、３ビツトのフィールドでそれ自身のレジスタに加えて７ つのより高次のレベルにアクセスできる。
本発明は、任意の特定の数のレベルに限定されるものでもなく、１つのレベル内 の特定数のレジスタに限定されるものでもない。本発明の教示に依ると、第１４ 図に示されるマツピングは、論理的マツピングであり、従来形式の物理的マツピ ングではない。例えば、発呼ルーチンレベル、被呼レベルおよび広域レベルのご とき３つのレベルは３ビツトマツプを必要とする。レベルの相対的識別は、スタ ティック３Ｃ８Ｍ　の２ビツトワードにより、例えば発呼ルーチンは００により 、副次的なレベルは（０１）により、広域レベルは（１１）により特定できる。
このようにして、各使用者のプログラムは分析され、スタテイックＳＣ３Ｍ相対 手順レベル情＠（やはり窓コードと指称される）が、使用者プログラムを特定の ＬＲＤに発する前に命令に加えられる。一度使用者が特定のＬＲＤに割り当てら れると、スタティックＳＣ３Ｍレベル情報を使用して、ＬＲＤ依存性のダイナミ ックＳＣ３Ｍ情報を発生し、これが必要に応じて加えられる。
２、ハードウェアの詳細な説明 第６図に図示されるように、本発明のＴＤＡシステム６００は、メモリ６１０と 複数の論理資源ドライバ（ＬＲＤ）６２０と複数のプロセッサ要素（エレメント ）（ＰＥ）６４０と複数の共有コンチクスト記憶ファイル６６０とから構成され る。以下に続く詳細な説明は、ＴＯＬＬソフトウェア出力はこのハードウエアヘ ロードされるので、論理資源ドライバから開始される。
ａ、論理資源ドライバ（ＬＲＤｓ） 特定の論理資源ドライバ（ＬＲＤ）の詳細は第１５図に示される。第６図に図示 されるように、各論理資源ドライバ６２０は、−側でＬＲＤ−メモリネットワー ク６３０へまた他側でＰＥ−ＬＲＤネットワーク６５０へ相互接続される。もし 、本発明がＳＩＭＤマシンであるとすると、唯一つのＬＲＤが用意されモして唯 一っのコンチクストファイルが用意される。ＭＩＭＤ能力に対しては、第６図に 例示される実施例において、“ｎ°人までのユーザ（使用者）が受入れ可能なよ うに、一つのＬＲＤと一つのコンチクストファイルとが各ユーザのために用意さ れる。
論理資源ドライバ６２０は、データキャッシュ部１５００と命令選択部１５１０ とから構成される。命令選択部では、以下の要素が相互接続される。命令キャッ シュアドレス変換ユニット（ＡＴＵ）１５１２がバス１５１４を通じてＬＲＤ− メモリネットワーク６３０へ相互接続される。命令キャッシュＡＴＵ　１５１２ はさらにバス１５１６を通じて命令キャッシュ制御回路１５１８へ相互接続され る。命令キャッシュ制御回路１５１８は線路１５２０を通じて一連のキャッシュ 区分１５２２ａ、１５２２ｂ、１５２２ｃおよび１５２２ｄへ相互接続される。
各キャッシュ区分はそれぞれバス１５２４ａ、１５２４ｂ、１５２４ｃおよび１ ５２４ｄを通じて、ＬＲＤ−メモリネットワーク６３０へ接続される。各キャッ シュ区分回路はさらに線１５３６ａ。
１５３６ｂ、１５３６ｃおよび１５３６ｄを通じてプロセッサ命令キュー（Ｐ　 Ｉ　Ｑ）バスインターフェースユニット１５４４へ相互接続される。ＰＩＱバス インターフェースユニット１５４４は線１５４６を通じて分岐実行ユニット（Ｂ ＥＵ）１５４８へ接続され、分岐実行ユニット１５４８は引き続き線１５５０を 通じて、ＰＥ−コンチクストファイルネットワーク６７０へ接続される。
ＰＩＱバスインターフェースユニット１５４４はさらに線１５５２ａ、１５５２ ｂ、１５５２ｃおよび１５５２ｄを通じて、プロセッサ命令キュー（Ｐ　Ｉ　Ｑ ）バッファユニット１５６０へ接続され、プロセッサ命令キュー（Ｐ　Ｉ　Ｑ） バッファユニット１５６０は引き続き線１５６２ａ−ｄを通じてプロセッサ命令 キュー（ＰＩＱ）プロセッサ割当回路１５７０へ接続される。
ＰＩＱプロセッサ割当回路１５７０はつぎに線１５７２ａ　％　ｄを通じてＰＥ −ＬＲＤネットワーク６５０へしたがってプロセッサ要素６４０へ接続される。
データキャッシュ部１５００では、データキャッシュＡＴＵ１５８０がバス１５ ８２を通じてＬＲＤ−メモリネットワーク６３０へ相互接続されさらにバス１５ ８４を通じてデータキャッシュ制御回路１５８６へそして線１５８８を通じてデ ータキャッシュ相互接続ネットワーク１５９０へ相互接続される。データキャッ シュ制御回路１５８６はまた線１５９３を通じてデータキャッシュ区分回路１５ ９２ａ−ｄへ相互接続される。データキャッシュ区分回路はつぎに線１５９４ａ ＝ｄを通じてＬＲＤ−メモリネットワーク６３０へ相互接続される。
さらに、データキャッシュ区分回路１５９２は線路１５９６ａ〜ｄを通じてデー タキャッシュ相互接続ネットワーク１５９０へ相互接続される。最後に、データ キャッシュ相互接続ネットワーク１５９ｏは線路１５９８ａ　Ｎｄを通じてＰＥ −ＬＲＤネットワーク６５０へそれゆえプロセッサ要素６４０へ相互接続される 。
動作において、各論理資源ドライバ（ＬＲＤ）６２０は、データキャッシュ部１ ５００と命令選択部１５１゜との二つの部分を有する。データキャッシュ部１５ ００は、プロセッサ要素６４０とメモリ６１０との間で高速データバッファとし て振る舞う、単位時間あたり満足されねばならないメモリ数要求により、データ キャッシュ１５０ｏはインタリーブされる。プロセッサ要素６４０によりメモリ へ行なわれるすべてのデータ要求が、データキャッシュ相互接続ネットワーク１ ５９０に発行（ｉｓｓｕｅ）せられそしてデータキャッシュ１５９２により捕捉 される。データ要求は、プロセッサにより実行される各命令へＬＲＤにより付加 される動的ＳＣ５Ｍ情報の一部であるコンチクスト識別子を使用して、データキ ャッシュ相互接続ネットワーク１５９０により適当なデータキャッシュ１５９２ へ送られる。所望されるデータのアドレスは、データがキャッシュ区分のどこに あるかを決める。もし要求されるデータが存在する（すなわち、データキャツシ ュヒツトが生ずる）ならば、データは要求しているプロセッサ要素６４０へ送り 返される。
もし　要求されるデータがデータキャッシュにないならば、キャッシュ１５９２ へ付加されるアドレスは、システムアドレスへ変換されるべきよう、データキャ ッシュＡＴＵ１５８０へ送られる。システムアドレスはつぎにメモリへ発行され る。応答して、メモリからのデータのブロック（キャッシュラインまたはブロッ ク）がデータキャッシュ制御１５８６の制御下でキャッシュ区分回路１５９２へ 付与される。このキャッシュブロックにある要求されるデータはつぎにデータキ ャッシュ相互接続ネットワーク１５９ｏを通じて、要求しているプロセッサ要素 ６４０へ送られる。これは単に一つの可能な構成であることが明瞭に理解される べきである。データキャッシュ部は従来の構成のものでありそして可能な種々の 実施が当業者には実現可能である。データキャッシュは、標準の機能および構成 のものであるので、これ以上言及しない。
ＬＲＤの命令選択部１５１０は、命令キャッシングと命令キューイングと分岐実 行との３つの主要な機能を有する。命令選択部１５１０の命令キャッシュ部のシ ステム機能は、キャッシング機構の標準的ないずれのものともされる。それは、 プロセッサとメモリとの間で、高速命令バッファとして振る舞う、しかし、本発 明は、この機能を実現するのに、独特の方法および装置形態を提供する。
命令部１５１ｏの一つの目的は、メモリから複数の実行セットを受容し、実行セ ットをキャッシュ１５２２へ入れそして必要時供給式でセット内の命令をプロセ ッサ要素６４０へ供給することである。システムは一般に独立の複数のプロセッ サ要素６４０を包含するので、命令キャッシュに対する要求は、同時実行可能な 一部の命令に対するものである。再び、単位時間あたり満足されねばならない複 数の要求により、命令キャッシュはインクリーブされる。グループ（群）サイズ は、無からユーザに利用可能なプロセッサ数へ範囲がおよぶ、グループはパケッ トと名付けられるが、これは、命令が連続的な仕方で記憶されることを必ずしも 意味しない、命令は、それらの命令放出時間ＣＩＦＴ）に基づいて、キャッシュ から取り出される０次命令放出時間レジスタは、取り出されるべき命令の次パケ ットの放出時間を包含する。このレジスタは、ＬＲＤの分岐実行ユニット１５４ ８によりロードされならびに命令取り出しが完了したときキャッシュ制御ユニッ ト１５１８によりインクリメント可能である。
次ＩＦＴレジスタ（ＮＩＦＴＲ）は、コンチクスト制御ユニット１５１８および 分岐実行ユニットからアクセス可能な記憶レジスタである。その簡単な機能によ り、それは明示しない、技術的に、それは命令キャッシュ制御ユニット１５１８ の一部でありそしてさらに制御ユニット１６６０に埋め込まれる（第１６図）、 ここのキーポイントは、Ｎ　Ｉ　ＦＴＲは、インクリメントまたはロードが可能 な単なる記憶レジスタであることである。
命令キャッシュ選択部１５１０はバス１５２４を通じてメモリから実行セットの 命令を受容しそしてラウントロピン式に、命令語を各キャッシュ区分１５２２ａ 〜ｄに入れる。別言すれば、実行セットの命令は、第１命令がキャッシュ区分１ ５２２ａにまた第２命令がキャッシュ区分１５２２ｂに第３命令がキャッシュ区 分１５２２Ｃに第４命令がキャッシュ区分１５２２ｄに供給されるよう指示され る。第５命令は次に、キャッシュ区分１．５２２ａへ指示され、そして実行セッ トのすべての命令がキャッシュ区分回路へ供給されるまで続く。
キャッシュ区分へ供給されるすべてのデータがキャッシュに必ずしも記憶される とは限らない。説明されるように、実行セットヘッダおよびトレーラは記憶され なくともよい、各キャッシュ区分は、独特の識別子（タグと名付けられる）を、 そのキャッシュ区分に記憶されるべきすべての情報に付加する。識別子は、キャ ッシュから得られる情報が実際に所望される情報であることを確認するのに使用 される。
複数命令の一パケットが要求されるとき、各キャッシュ区分は、要求されるパケ ットのメンバーである命令を包含するかどうかを確認する。もし、キャッシュ区 分のいずれも、要求されるパケットのメンバである命令を包含しない（すなわち 、ミスが生ずる）ならば、要求されるパケットを包含する実行セットは、データ キャッシュミスに類似の仕方で、メモリから要求される。
もし、ヒツトが生ずる（すなわち、キャッシュ区分１５２２の少なくとも一つが 要求されるパケットからの命令を包含する）ならば、キャッシュ区分は任意の適 当な動的ＳＣ５Ｍ情報を命令に付加する。各命令に付加される動的ＳＣ３Ｍ情報 はマルチユーザ応用に重要である。動的に付加されるＳＣ５Ｍ情報は、ある所与 のユーザに割り当てられるコンチクストファイル（第６図参照）を識別する。そ れゆえ、本発明の教示によって、システム６００は、マスクプロセッサまたはメ モリへのアクセスを必要とすることなく、多くのユーザコンチクストファイル間 の遅延自由切換えが可能である。
命令はつぎに、ＬＲＤ６２０のＰＩＱバスインターフェースユニット１５４４へ 供給され、ここで、それは、例示の実施例でＴＯＬＬソフトウェアが命令に付加 されていた拡張知能に包含される論理プロセッサ番号（ＬＰＮ）に応じて適当な ＰＩＱバッファ１５６ｏへ送られる。ＰＩＱバッファユニット１５６ｏの命令は 、実プロセツサ要素６４０への割当てのために、バッファされる。プロセッサ割 当てはＰＩＱプロセッサ割当てユニット１５７０により行なわれる。物理的プロ セッサ要素の割当ては、現在利用可能なプロセッサの数および割当てられるべき 利用できる命令数に基づいて行なわれる。
これらの数は動的である０選択プロセスは以下の通りである。
第１５図の命令キャッシュ制御１５１８および各キャッシュ区分１５２２の詳細 は第１６図に示されている。
各キャッシュ区分回路１５２２では、５つの回路が利用される。第１の回路は、 実行セットのヘッダの各ワードをパス１５２０ｂを通じて命令キャッシュコンチ クスト制御ユニット１６６ｏへ送るヘッダ送り回路１６６０である。ヘッダ送り 回路１６６ｏの制御は、パス１５２゜ａを通じてヘッダパス選択回路１６０２に より行なわれる。ヘッダバス選択回路１６ｏ２は、制御ユニット１６６０から線 路１５２０ｂを通じて受容されるアドレスに基づいて、キャッシュ区分で必要と される数のヘッダ送り装置（ｈｅａｄｅｒ　ｒｏｕｔｅｒ）　１６００を選択的 ニ賦活する。たとえば、もし実行セットが２つのヘッダワードを有するならば、 最初の２つのヘッダ送り回路１６００だけが、ヘッダバス選択回路１６０２によ り賦活されそれゆえヘッダ情報の２つのワードがパス１５２０ｂを通じて、キャ ッシュ区分回路１５２２ａおよび１５２２ｂ（図示せず）の２つの賦活されるヘ ッダ送り回路！６００から制御ユニット１６６０へ供給される。説明したように 、実行セットの連続するワードが連続するキャッシュ区分回路１５２２へ供給さ れる。
たとえば、表１のデータは全実行セットを表示しそして適当なヘッダワードが実 行セットの最初に出現すると仮定する。最先の命令放出時間（ＩＦＴ）をもつ命 令が最初にリストされそしである所与のＩＦＴの間に、最も低い論理プロセッサ 番号に関するこれらの命令が最初にリストされる０表はつぎのように読まれる。
１０　（Ｔ１６）　（ＰＥＧ） ！Ｉ　（Ｔ１６）　（ＰＥＩ） Ｉ４　（Ｔ１６）　（ＰＥ２） １２　（ＴＩ？）　（ＰＥＯ） Ｉ５　（Ｔ１７）　（ＰＥＩ） Ｉ３　（Ｔ１８）　（ＰＥＯ） それゆえ、表１の例（すなわち、マトリックスマルチブライ内部ループ）は、そ れと関連の２つのへラダワードと放出時間（ＩＦＴ）および論理プロセッサ番号 （ＬＰＮ）を画然する拡張情報を持つ０表１４に示されるように、命令は、放出 時間に応じて、ＴＯＬＬソフトウェアにより再順序付けられた。それゆえ、表１ ４に示される実行セットは、ＬＲＤ−メモリネットワーク６３０を通じてメモリ から供給されるとき、第１のワード（ヘッダワードｌ）は、区分キャッシュ０に より制御ユニット１６６０へ送られる。第２のワード（ヘッダワード２）は、区 分キャッシュ１　（第１５図）により制御ユニット１６６０へ送られる。命令Ｉ Ｏが区分キャッシュ２へ、命令工１が区分キャッシュ３へ、命令Ｉ２が区分キャ ッシュ０へ等々送られる。その結果、キャッシュ区分１５２２はここに表１５に 示されるような命令を包キャッシュ０　キャッシュ１　キャッシュ２　キャッシ ュ３上記の例は、実行セットでただ一つの基本ブロックをもつにすぎない（すな わち、それは極端に単純化した例である）ことをはっきりさせることが重要であ る。現実に、実行セットは複数の基本ブロックを有するであろう。
命令は次に、記憶のため各キャッシュ区分にあるキャッシュランダムアクセスメ モリ（ＲＡＭ）１６１０へ供給される。各命令は、ヘッダ送り装置１６００から バス１６０２を通じてタグ付加装置（ｔａｇ　ａｔｔａｃｈｅｒ）回路１６０４ へそして次に線路１６０６を通じてＲＡＭ１６１０へ供給される。タグ付加装置 回路１６０４はタグ生成回路１６１２の制御下にあり、そして線路１５２０ｃを 通じて、これと相互接続される。キャッシュＲＡＭ１６１０には、従来のスーパ ーミニコンピユータで見出さ、れるような従来のキャッシュ高速ＲＡＭが可能で ある。
タグ生成回路１６１２は、指定されるＲＡＭ１６１０での命令の記憶の前に、各 命令への付加のために、独特の識別コード（ＩＤ）を提供する。キャッシュ回路 に記憶される命令へのプロセス識別タグの割当ては従来のものでありそしてエイ リアシング（ａｌｉａｓｉｎｇ）を回避するよう行なわれる。アラン　ジエイ　 スミス　（Ａｌａｎ　Ｊ。
Ｓｍ１ｔｈ　）によるエイシーエム　コンピユーテイング　サーベイズ（ＡＣＭ 　Ｃｏｍｐｕｔｉｎｇ　５ｕｒｖｅｙｓ　）第１４巻、１９８２年９月の“Ｃａ ｃｈｅ　Ｍｅｍｏｒｉｅｓ″参照、タグは、各別の命令およびユーザからそれを 唯一つ識別するのに十分な量の情報を有する０例示の命令はすでにＩＦＴとＬＰ Ｎとを含むので、後に命令が実行のため検索されるとき、命令は命令の放出時間 に基づいて取り出される。以下の表１６に示されるように、拡張情報およびハー ドウェアタグな含む各命令は上記の例について表示のように記憶される。
表１６ キヤｖ　シュＯ：　ｌ４（Ｔ１６）　（ＰＥ２）　（ＩＤ２）キャッシュ１　： 　ｌ２（ＴＩ？）　（ＰＥＯ）　（ＩＤ３）キャッシュ２　：　１０（７１６） 　（ＰＥＯ）　（１００）１５（Ｔ１７）（ＰＥＩ）（ＩＤ４） キャッシュ３　：　１１（Ｔ１６）　（ＰＥＩ）　（ＩＤＩ）１３（７１Ｂ）（ ＰＥＯ）（ＩＤ５） 先に説明されたように、キャッシュ区分回路１５２２の目的は、遅い主メモリと 速いプロセッサ要素６４０との間に高速バッファを提供することである０通常、 キャッシュＲＡＭ１６１０は、高速アクセスが可能な高速メモリである。もし、 ＲＡＭ１６１０が真の連想メモリであるならば、表１６に明示されるように、各 ＲＡＭ１６１０は、命令放出時間（Ｉ　ＦＴ）に基づいてアドレス可能である。
現在、この種の連想メモリは経済的に妥当でなくまたキャッシュアドレス変換回 路１６２０へのＩＦＴが利用されねばならない、この種の回路は、設計が従来の ものでありそしてバス１５２０ｄを通じて、各ＲＡＭのアドレッシングを制御す る。回路１６２０の目的は、命令放出時間の与えられる所望される命令のＲＡＭ アドレスを生成することである。それゆえ、命令放出時間Ｔ１６について、表１ ６に示されるように、キャッシュＯとキャッシュ２とキャッシュ３とは、それぞ れ命令Ｉ４とＩＯとＩＩとを発生しよう。
キャッシュＲＡＭ１６１０がアドレスされるとき、特定の放出時間に関連される これらの命令は、線路１６２４を通じてタグ比較および特権検査回路１６３０へ 供給される。タグ比較および特権検査回路１６３０の目的は、適当な命令が供給 されたことを確認するために、ハードウェアタグ（ＩＤ）を発生されるタグと比 較することである。参照ないし基準タグは、線路１５２０ｅを通じてタグ比較お よび特権検査回路１６３０へ相互接続される別のタグ生成回路１６３２を通じて 発生される。特権検査がまた、命令により要求される動作が（例えばシステムプ ログラム、アブリーケーションプログラムなど）プロセスの所与の特権状態（ス テータス）が許可されるのを確認するのに、供給される命令でも遂行される。こ れは、プロセッシングステータスの複数レベルをサポートするコンピュータプロ セッサにより行なわれる従来の検査で、ある、ヒツト／ミス回路１６４０が、特 定の命令フェッチ（取出し）要求に応答して、どのＲＡＭ１６１０が適当な命令 なＰＩＱバスインターフェースユニット１５４４へ供給したかを決定する。
たとえば、表１６に振り返ってみると、もしＲＡＭ１６１０が、命令放出時間Ｔ １６について、回路１６２ｏによりアドレスされるならば、キャッシュ０とキャ ッシュ２とキャッシュ３は命令に応答して、これらのキャッシュ区分でヒツト指 示を構成しよう。キャッシュ１は応答せずそしてミス指示を構成しそしてこれは 線１５２０ｇを通じて回路１６４０により決定されよう、こうして、命令放出時 間Ｔ１６について各命令がバス１６３２を通じて、もしあれば動的ＳＣ３Ｍ情報 がＳＣ５Ｍ付加装置ハードウェア１６５０により命令に付加されるＳＣ５Ｍ付加 装置１６５０へ供給される０例えば、ハードウェア１６５ｏが（相対値である） 静的ＳＣ３Ｍ手続レベル情報を実手続レベル値と置換できる。実手続レベル値は 手続レベルカウンタデータおよび静的ＳＣ５Ｍ情報から発生される。
各放出時間に関連される命令のすべてが、ＲＡＭ１６１０から読み取られとぎ、 ヒツトおよびミス回路１６４０は線路１６４６を通じて、命令キャッシュ制御ユ ニット１６６０にこの情報を伝達する。命令キャッシュコンチクスト制御ユニッ ト１６６０は、命令放出時間を次の値にインクリメントする命令キャッシュ制御 １５１８の一部である次命令放出時間レジスタを包含する。それゆえ、例では、 命令放出時間Ｔ１６に関連されるすべての命令の読み取りの完了にて、命令キャ ッシュコンチクスト制御ユニット１６６０は次放出時間Ｔ１７ヘインクリメント を行ないそしてこの情報を線路１６６４を通じてアクセス決定（ｒｅｓｏｌｕｔ ｉｏｎ）回路１６７ｏへまた線路１５２０ｆを通じてタグ比較および特権検査回 路１６３０へ供給する。またＴＯＬＬソフトウェアにより感知される動作依存状 態によっては有効命令をもたない放出時間があってもよいことに注意されたい、 この場合には、キャッシュからはなんの命令もフェツチされずまたＰＩＱインタ ーフェースへ伝達されないであろう。
アクセス決定回路１６７０は、どの回路が命令キャッシュＲＡＭ１６１０へのア クセスを有するかを調整する０通常、これらのＲＡＭは、各クロックサイクルで 単一の要求だけを満足させることができる。ＲＡＭへ一度に二つの要求があるこ とがあるので、いずれの回路がアクセスを獲得するかを決めるために調停方法が 実行されねばならない、これはキャッシュメモリの設計での従来の問題であり、 アクセス決定回路は、この分野でよく知られている優先順位問題を解決する。
本発明は、数人のユーザを支援できそしてできれば時間と空間の両方で同時に数 人のユーザを支援できるのがよい、以前の従来技術の方法（ＣＤＣ，ＩＢＭなど ）では、マルチユーザ式支援が単に−または複数のプロセッサを時分割すること によって実現されていた。別言すれば、プロセッサは時間にて共有されていた。
このシステムでは、マルチユーザ式支援が、複数のプロセッサエレメントで時間 を与えられる各ユーザへのＬＲＤの割当てにより（空間にて）実現される。こう して、プロセッサエレメントの共有に対する空間的態様がある。マシンのオペレ ーティングシステムは時分割される仕方で同様のＬＲＤに割り当てられるこれら のユーザを取り扱い、それにより、時間的次元をプロセッサの共有に付加する。
マルチユーザ式支援が複数のＬＲＤと複数のプロセッサエレメントの使用とレジ スタファイルおよび条件コード記憶をサポートする複数のコンチクストファイル ６６０とにより実現される。数人のユーザが同時にプロセッサエレメントで実行 してもよいとき、追加の情報のピース（片）が、命令ソースおよびそれが利用可 能ないずれの資源をも唯一つ識別するため、その実行の前に、各命令に付加され ねばならない０例えば、レジスタ識別子がサブルーチン手続レベルの絶対値とコ ンチクスト識別子ならびに実レジスタ番号を包含しなければならない、メモリア ドレスもまた、命令がそれからＬＲＤ−メモリ相互接続ネットワークを通じて適 当なデータキャッシュへ適当に送られるべく発行（ｉｓｓｕｅ）されたところの ＬＲＤ識別子を包含しなければならない、追加および要求される情報は、静的お よび動的構成成分の二つの成分を備え、そして情報は、「共有コンチクストスト ーレッジマツピングＪ　（ＳＣＳＭ）と称される。静的情報は、コンパイラ出力 から生じ、ＴＯＬＬソフトウェアはコンパイラ生成命令ストリームから情報を収 集し、そしてレジスタ情報を、命令がＬＲＤにより受容されるまえに、命令に付 加する。
動的情報は、プロセッサへの命令の発生のまえにＬＲＤにより命令にハードウェ ア付加される。この情報は、命令を発生するＬＲＤに対応するコンチクスト／Ｌ ＲＤｍ別子と命令の現在手続レベルの絶対値と現在の命令ストリームのプロセス 識別子と好ましくは通常コンチクスト自由でないプロセッサを有するシステムの プロセッサに包含されるであろう命令ステータス情報とから構成される。この後 の情報は、誤りマスクと浮動小数点フォーマットモードと丸めモードなどから構 成されよう。
第１６図の回路の動作において、−またはそれ以上の実行セットが命令キャッシ ュ回路へ供給される。各セットごとのヘッダ情報は−またはそれ以上の連続する キャッシュパーティッション（区分）へ供給されそしてコンチクスト制御ユニッ ト１６６０へ送られる。実行セットの命令は次に、ラウントロピン式に個々に各 連続するキャッシュパーティッションユニット１５２２へ送られる。ハードウェ ア識別タグが、各命令に付加されそして次に命令はＲＡＭ１６１０に記憶される 。先に説明したように、各実行セットは、命令キャッシュ不履行（デフオールド ）を最小限にするよう十分な長さのものでありそしてＲＡＭ１６１０は実行セッ トを記憶するのに十分な大きさのものである。プロセッサエレメントが命令を要 求するとき、適当なＩＦＴと整合する有効命令の数およびキャッシュロケーショ ン（場所）が決められる。
ＲＡＭ１６１０に記憶される命令は読み出され、識別タグは確認され、特権ステ ータスが検査される。命令は、次にＰＩＱバスインターフェースユニット１５４ ４へ供給される。ＰＩＱバスインターフェースユニット１５４４へ供給される各 命令は、表１７に示されるように、識別子タグ（ＩＤ）およびハードウェア付加 ＳＣ５Ｍ情報を含む。
表１７ キャッシュＯ：　ｌ４（７１６）　（ＰＥ２）　（ＩＤ２）　（ＳＣＳＭＯ）キ ャッシュ１　：　ｌ２（Ｔ１７）　（ＰＥＯ）　（１０３）　（ＳＣＳＭＩ）キ ャッシュ２　：　１０（７１６）　（ＰＥＯ）　（１００）　（ＳＣＳＭ２）Ｉ ５（ＴＩ？）（ＰＥＩ）（ＩＤ４）（ＳＣＳＭ３）キャッシュ３　：　１１（Ｔ １６）　（ＰＥＩ）　（ＩＤＩ）　（ＳＣＳＭ４）１３（７１８）（ＰＥＯ）（ １０５）（ＳＣＳＭ５）もし、命令がＲＡＭ１６１０に記憶されていないならば 、キャッシュミスが生じ、そして命令を包含する新しい実行セットが線路１５２ ３を通じて主メモリから読み取られる。
第１７図ではＰＩＱバスインターフェースユニット１５４４およびＰＩＱバッフ ァユニット１５６ｏの詳細が示されている。第１７図を参照すると、ＰＩＱバス インターフェースユニット１５４４は上の表１７に示されているような命令を線 路１５３６を通じて受容する。正しい放出時間を有する命令を包含するこれらの サーチないし探索タグハードウェア１７０２が線路１５４９を通じて現在の命令 放出時間の値へアクセスできそしてキャッシュメモリ１５２２を検索し、正しい 放出時間を有する命令を包含するこれらのレジスタのアドレスを決める、ＰＩＱ バスインターフェース１５４４への供給のため、どの命令が次に選択すべきかを 命令キャッシュ制御回路系により決定するために、検索タグハードウェア１７０ ２は次に、これらのメモリロケーションのアドレスを命令キャッシュ制御回路系 １５１８に対して利用可能にする。
これらの命令は、並列にバスインタフェースユニット（ＢＩＵ）１７００の２次 元配列にアクセスする。バスインターフェースユニット１７００は、接続１７１ ０および１７２ｏによりフルアクセス非ブロツキングネットワークで相互接続さ れ、そして線路１５５２を通じてＰＩＱバッファユニット１５６ｏへ接続する。
各バスインターフェースユニット（ＢＩＵ）１７００は、Ｔｌ７４Ｌ８５の４ビ ット大きさのコンパレータ（テキサス州７５２６５、ダラス、ビーオーボックス ２２５０１２のテキサスインスツルメント社）から構成される。命令放出時間７ １６に対して、マトリックスマルチブライ例において、キャッシュＯが命令Ｉ４ を包含しそしてキャッシュ３（第１７図のキャッシュｎに対応する）が命令１１ を包含する。命令Ｉ４に割り当てられる論理プロセッサ番号はＰＥ２である。論 理プロセッサ番号ＰＥ２はプロセッサ命令キュー２（これは、命令を包含するキ ャッシュ０ユニツトに対応するＢＩＵ３である）のため、バスインターフェース ユニット１７００の選択（ＳＥＬ）信号が賦活される。この例では、ＢＩＵ３だ けが賦活されそしてこのＢＩＵ３行および列に対し残りのバスインターフェース ユニットは賦活されない、同様に、キャッシュ３（第１７図のキャッシュｎ）に 対し、対応するＢＩＵ２は、プロセッサ命令キュー１に対して賦活される。
ＰＩＱバッファユニット１５６０は、表１８に示されるファーストインファース トアウト（Ｆ　Ｉ　ＦＯ）方法でＰＩＱバスインターフェースユニット１５４４ から受容される命令を記憶する複数のプロセッサ命令キュー１７３０から構成さ れる。
表１８ ＰＩＱＯＰＩＱＩ　ＰＩＱ２　ＰＩＱ３命令キューイング機能を実行するのに加 えて、ＰＩＱ１７３ｏはまた、プロセッサエレメント６４０へ発行される各命令 の実行ステータスをトラックを追跡する。理想的なシステムでは、命令は、命令 が実行を完了したかどうかについて顧慮することなく、クロックサイクルごとに プロセッサエレメントへ発行できよう、しかし、システムのプロセッサエレメン ト６４０は、例えばデータキャッシュミスなど例外的条件の発生によりクロック サイクルごとに命令を完了できないこともあろう、その結果、各ＰＩＱ１７３０ は、まだ実行状態のプロセッサエレメント６４０へ発行されたすべての命令を追 跡する。
この追跡の主要な結果は、ＰＩＱ１７３０がＬＲＤ６２０のため命令クロッキン グ機能を実行することである。別言するとＰＩＱ１７３０は、直線コード（ｓｔ ｒａｉｇｈｔｌｉｎｅ　ｃｏｄｅ）を実行しているとき、次の放出時間レジスタ が更新されるときを決定する。これはつぎに、新しい命令取出しサイクルを開始 する。
命令クロッキングが、所与のＰＩＱにより発行される命令が実行されたか、また はパイプライン構成ないし結合されるＰＥの場合には、次のステージ（段階）へ 進行したかを特定することを、各ＰＩＱ１７３０に命令済み信号を形成させるこ とにより実現される。これは、次に、このＬＲＤからのすべての別のＰＩＱ命令 済み信号と組み合されそして次放出時間レジスタをインクリメントするインクリ メント信号をゲートするのに使用される。「済み」信号は、線路１５６４を通じ て、命令キャッシュ制御１５１８へ供給される。
第１８図を参照すると、ＰＩＱプロセッサ割当て回路１５７０は、ＰＥ−ＬＲＤ ネットワーク６５ｏへそしてつぎに種々のプロセッサエレメント６４０ヘフルア クセススイツチとして相互接続されるネットワークインターフェースユニット（ ＮＩＵ）１８００の２次元配列を包含する。各ネットワークインターフェースユ ニット（、ＮＩＵ）１８００は第１７図のバスインターフェースユニット（ＢＩ Ｕ）１７００と同様の回路系から構成される０通常の動作において、プロセッサ 命令キュー＃０（Ｐ　Ｉ　ＱＯ）は、キュー＃０に対応する列に関連されるＮＩ ＵＯを賦活することにより直接プロセッサエレメントｏをアクセスでき、その列 および行に対しＰＩＱプロセッサ整列回路の残りのネットワークインターフェー スユニットＮＩＵＯ１ＮＩＵＩ％ＮＩＵ２、ＮｌＵ３は非賦活される。同様に、 プロセッサ命令キュー＃３（Ｐ　Ｉ　Ｑ３）は通常、キュー＃３に関連の列のＮ ｌＵ３を賦活することによりプロセッサエレメント３をアク、セスし、その列お よび行の残りのＮＩＵＯｌＮＩＵＩ、ＮｌＵ２およびＮｌＵ３は賦活されない、 ネットワークインターフェースユニット１８００の賦活は、命令選択および割当 て回路１８１０の制御下にある。
ユニット１８１０が、ユニット１８１０がメンバであるＬＲＤ内にＰＩＱ１７３ ０から線路１８１１を通じてまた線路１８１３を通じて（別のＬＲＤの）別の全 てのユニット１８１Ｏからそしてネットワーク６５０を通じてプロセッサエレメ ント６４０から信号を受容する。各ＰＩＱ１７３０は、”　Ｉ　ｈａｖｅ　ａｎ 　１ｎｓｔｒｕｃｔｉｏｎ　ｔｈａｔ　１ｓｒｅａｄｙ　ｔｏ　ｂｅ　ａｓｓｉ ｇｎｅｄ　ｔｏ　ａ　ｐｒｏｃｅｓｓｏｒ、′に対応する信号をユニット１８１ ０に供給する。別のＰＩＱバッファユニットは、このユニット１８１０およびす べての別のユニット１８１０に、“Ｍｙ　ＰＩＱ１７３０（’；：　ｘ）　ｈａ ｓ　ａｎｉｎｓｔｒｕｃｔｉｏｎ　ｒｅａｄｙ　ｔｏ　ｂｅ　ａｓｓｉｇｎｅｄ 　ｔｏ　ａ　ｐｒｏｃｅｓｓｏｒ、”に対応する信号を供給する。最後に、プロ セッサエレメントはシステムで各ユニット１８１０に、“Ｉ　ｃａｎａｃｃｅｐ ｔ　ａ　ｎｅｗ　１ｎｓｔｒｕｃｔｉｏｎ　、”に対応する信号を供給する。
−ＬＲＤのユニット１８１０は、線路１８１１を通じてそのＬＲＤの複数のＰＩ Ｑ１７３０へまた線路１８６０を通じてそのＬＲＤのネットワークインターフェ ースユニット１８００へそして線路１８１３を通じてシステムの別のＬＲＤの別 のユニット１８１０へ信号を伝達する。ニーｙト１８１０は、”　Ｇａｔｅ　ｙ ｏｕｒｉｎｓｔｒｕｃｔｉｏｎ　ｏｎｔｏ　ｔｈｅ　ＰＥ−ＬＲＤ　１ｎｔｅｒ ｆａｃｅ　ｂ　ｕ　５（６５０）　、”に対応する信号を各ＰＩＱ１７３０へ伝 達する。ユニットは、選択信号をネットワークインターフェースユニット１８０ ０へ伝達する。最後に、ユニットは“　Ｉ　ｈａｖｅ　ｕｓｅｄ　ｐｒｏｃｅｓ ｓｏｒ　ｅｌｅｍｅｎｔ　＃　ｘ　、　”に対応する信号を、使用されつつある 各プロセッサに対しシステムの各別のユニット１８１０へ伝達する。
さらに、各ＬＲＤの各ユニット１８１０は、ＬＲＤの優先順位に対応する優先順 位をそれに関連して有する。
これは、複数ＬＲＤを、ゼロからシステムのＬＲＤの数へと上行する順序に並べ るのに使用される。プロセッサエレメントを割当てるのに使用される使用される 方赳は次の通りである。複数ＬＲＤが並べられるとすると、多くの割当て方式が 可能である（たとえば、ラウントロピン、ファーストカムファーストサーブド（ ｆｉｒｓｔ　ｃｏｍｅｆｉｒｓｔ　５ｅｒｖｅｄ）、タイムスライスなど）、シ かし、コレらは、実施細目でありまた本発明の教示に基づくこの装置の機能に影 響を与えるものではない。
現在量も高い優先順位をもつＬＲＤを考察する。このＬＲＤは、それが要求する 全てのプロセッサエレメントを得、そして実行されるべき用意の整った命令を利 用可能なプロセッサエレメントに割り当てる。もし、プロセッサエレメントがフ ンチクストフリーであるならば、どのような仕方でも割り当てることができる。
しかし一般に、すべてのプロセッサが正しく機能していると仮定するならば、も ちろんプロセッサエレメント＃０が利用可能であるとして、ＰＩＱ＃Ｏからの命 令がプロセッサエレメント＃０へ送られる。
最も高い優先順位のＬＲＤでユニット１８１０は次にこの情報をシステムの別の すべてのユニット１８１０へ伝達する。オーブン状態のいずれのプロセッサも次 に、実行可能な命令と一緒に次に最も高い優先順位のＬＲＤにより利用される。
この割当ては、全てのプロセッサが割り当てられるまで継続する。それゆえ、プ ロセッサはディジーチェイン態様の優先順位に基づいて割り当てられる。
もし特定のプロセッサエレメントが、例えば、エレメント１が障害を起こしたな らば、命令選択割当てユニット１８１０は、全てのネットワーク命令ユニットＮ ＩＵ１を非活動化することにより、このプロセッサエレメントを非活動化できる 。それは次に、例えばプロセッサエレメント２がプロセッサエレメント１に論理 的に割り当てられる全ての命令を受容し、プロセッサエレメント３が、プロセッ サ２に論理的に割り当てられる全ての命令を受容するため、ここに割り当てるこ とができるよう（以下同様）、ハードウェアを通じてプロセッサエレメントを整 理し直しことができる。実際、余分なプロセッサエレメントおよびネットワーク インターフェースユニットが、高い程度の障害許容限界を提供するためシステム に用意できる。
明らかに、これは単に可能な実施の一つである。別の種々の方法もまた実現可能 である。
ｂ０分岐実行ユニット（ＢＥＵ） 第１９図を参照すると、分岐実行ユニット（ＢＥＵ）１５４８は、本発明では、 各基本ブロックの終了で生ずるすべての分岐命令の実行に責任のあるユニットで ある０例示の実施例では、サポートされる各コンチクストごとに一つのＢＥＵ１ ５４８があり、それで、第６図を参照して、“ｎ“個のサポートされるコンチク ストが“ｎ”個のＢＥＵを必要とする。各ＢＥＵは簡単な設計のものでありそれ ゆえ複数のコンチクスト間でＢＥＵを共有する費用は、各コンチクストにそれ自 身のＢＥＵを持たせるようにすることよりもより高価であろうから、例示の実施 例は、各サポートされるコンチクストごとに一つのＢＥＵを使用する。
ＢＥＵ１５４８は、分岐命令がＰＥ６４０の外側で実行されること以外は、従来 の仕方で分岐を実行する。ＢＥＵ１５４８４ｔ、分岐条件を評価し、そして、目 標アドレスが選択されるとき、このアドレスを生成しそして次命令取出しレジス タへ直接入れる。目標アドレス生成は、手続呼出しまたは復帰でない無条件およ び条件分岐については従来のものである。目標アドレスは、（ａ）命令から直接 または（ｂ）次命令取出しレジスタの現在の内容からのオフセットまたは（Ｃ） コンチクストレジスタファイルの汎用目的レジスタのオフセットから取られる。
サブルーチンからの復帰分岐が、わずかに異なる態様で処理される。サブルーチ ン復帰分岐を理解するために、サブルーチン呼出し分岐の説明が必要である０分 岐が実行されるとき、復帰アドレスが生成されそして記憶される。復帰アドレス は通常は、サブルーチン呼出しに続く命令のアドレスである。復帰アドレスは、 メモリに積重ねて（５ｔａｃｋ）または分岐実行ユニットに対して別の記憶場所 に記憶される。さらに、サブルーチン呼出しの実行は手順レベルカウンタをイン クリメントする。
サブルーチン分岐からの復帰はまた無条件分岐である。しかし、命令内に目標ア ドレスを包含するのでなく、このタイプの分岐は、先に記憶された復帰アドレス を記憶装置から読み取り、手順レベルカウンタをデクリメントし、そして次命令 取出しレジスタに復帰アドレスをロードする０本開示の残りの部分では、条件分 岐の評価および実行を論述する。開示の技術はまた無条件分岐にも適用されるこ とに注意されたい、なぜならこれらは本質的に、条件が常に満足されている条件 分岐であるからである。さらに、同様の技術もまたサブルーチン呼出しおよび復 帰分岐に適用され、これは上に開示の追加の種々の機能を遂行する。
条件分岐を速くするため、条件分岐が取られるか否かの決定は、条件コードの適 当な組の分析にのみ依存する９本発明の教示により、条件コードを適当に処理す ること以外、なんらのデータの評価も行なわれない、さらに、分岐が使用する条 件コードを生成する命令が、コードをＢＥＵ１５４８ならびに条件コード記憶装 置へ伝達できる。これは、ＢＥＵがそれを取出すことができる前に、コードが条 件コード記憶装置で有効となるのに必要とされる従来の余分の待ち時間を除去す る。
本発明はまた、プログラム正確さを保証するため、遅延分岐動作（ｂｒａｎｃｈ ｉｎｇ）の広範な使用をも行なう６分岐が実行されそしてその効果がシステムを 伝達しているとき、分岐の手順領域内にあるすべての命令は、表６の例に関連し て論述されたように、実行されているかまたは実行されつつあるプロセスにある はずである。別言すると、（分岐に応答して）次命令ポインタを変化させること は、分岐の最後の（一時的に実行される）命令に続く放出時間を指すために、現 在の放出時間が更新された後で、起こる。それゆえ、表６の例では、放出時間Ｔ １７の命令Ｉ５が、この基本ブロック対する最後の放出時間であるＴ１８の完了 まで、遅延される０次基本ブロックに対する命令時間はそれで７１９である。
ＢＥＵ１５４Ｂの機能は、４状態式状態マシンとして説明できる。
段階１：　命令デコード 一動作デコード 一遅延フィールドデコード 一条件コードアクセスデコード 段階２：　条件コード取出し／受容 段階３：　分岐動作評価 段階４：　次命令取出し ロケーションおよび放出時間更新 遂行されるべき動作の決定と一緒に、第１段階はまたＢＥＵによる分岐の受取り 後起こる取出し動作（ｆｅｔｃｈ　ｉｎｇ）がどのくらいの長さ継続できるかを モしてＢＥＵが条件分岐に対しどのように条件コードにアクセスするか、すなわ ちどのように条件コードが受容または取出されるかをも決定する。
第１９図を参照すると、分岐命令は、バス１５４６を通じて、ＰＩＱバスインタ ーフェースユニット１５４４からＢＥＵ１５４８の命令レジスタ１９０ｏへ供給 される。命令レジスタ１９００のフィールドは、ＦＥＴＣＨ／ＥＮＡＢＬＥ　（ ゛取出し／イネーブル）　、Ｃ０ＮＤＩＴＩＯＮ　Ｃ０ＤＥＡＤＤＲＥＳＳ　（ 条件コードアドレス）　、ＯＰ　Ｃ０ＤＥ　（操作コード）　、　ＤＥＬＡＹ　 ＦＩＥＬＤ　（遅延フィールド）およびＴＡＲＧＥＴＡＤＤＲＥＳＳ　（目標ア ドレス）のように指示される。命令レジスタ１９００は、線路１９１０ａ−ｂを 通じて条件コードアクセスユニット１９２０へ、線路１９１０ｃを通じて評価ユ ニット１９３０へ、線路１９１０ｄを通じて遅延ユニット１９４０へそして線路 １９１０ｅを通じて次命令インターフェース１９５０へ接続される。
ひとたび、命令がＰＩＱバスインターフェースユニット１５４４からＢＥＵ１５ ４８へ発行されると、命令取出し動作は、遅延フィールドの値が決定されるまで 、停止（ホールドアツプ）されねばならない、この値は、ＢＥＵにより分岐の受 取りに関連して測定される。これが段階１である。もし、この分岐と重複可能な 命令がないならば、このフィールド値はゼロである。この場合、命令取出しが、 分岐の結果が決定されるまで、停止される。もしこのフィールドがゼロでないな らば、命令取出しが、このフィールドの値により与えられる多くの放、出時間の 間、継続可能である。
条件コードアクセスユニット１９２０は、線路１５５ｏを通じてレジスタファイ ル−ＰＥネットワーク６７０へまた線路１９２２を通じて評価ユニット１９３０ へ接続される。段階２動作中、条件コードアクセスデコードユニット１９２０は 、条件コードが命令により取り出されねばならないかどうかをまたは分岐条件を 決定する命令が条件コードを供給するかを決定する０条件分岐を決定する基本ブ ロックあたり唯一つの命令があるので、基本ブロックに対してＢＥＬＪにより受 容される一つよりも多い条件コードは決してない、その結果、条件コードがいつ 受容されるかの実際のタイミングは重要ではない。もし、それが分岐よりも早く 来るならば、分岐の実行前の前に他のコードが受容されることはない、もし、そ れが遅く来るならば、分岐は待機し、そして受容されるコードは常に適切なもの である。基本ブロックに対し条件コードは、ＢＥＵにより同時にまたは異なる時 間に受容される複数のコードを含むことができることに注意されたい。
評価ユニット１９３０は、線路１９３２を通じて次命令インターフェース１９５ ０へ接続される０次命令インターフェース１９５ｏは、線路１５４９を通じて命 令キャッシュ制御回路１５１８へ、そして線路１９４２を通じて遅延ユニット１ ９４０へ接続される。そして、遅延ユニット１９４０はまた、線路１５４９を通 じて命令キャッシュ制御ユニット１５１８へも接続される。
動作の評価段階中、条件コードは、検査されている条件を表示するプール関数に 応じて、組み合わされる。動作の最終段階では、もし条件分岐が取られないない ならば、逐次（シーケンシャル）命令ストリームの取出しを継続するかまたは、 もし、分岐が取られるならば、次命令ポインタがロードされる。
命令ストリームでの分岐の影響は以下のように説明できる。論述するように、命 令が、レジデント論理プロセッサ番号（ＬＰＮ）の分析により命令の各ＰＩＱ１ ７３０へ送られる０、命令取出しが、分岐に出会うまで、すなわち、命令がＢＥ Ｕ１５４８の命令レジスタ１９０ｏへ供給されるまで、継続される。この点で、 遅延分岐のない従来のシステムでは、取出しが、分岐命令の決定が完了するまで 停止されよう０例えば、ジェイエフ　ケー　リ−（Ｊ、Ｆ、に、　ＬＥＥ）およ びエイ　ジェイ　スミス（Ａ、Ｊ、　Ｓｍ１ｔｈ　）による　ＩＥＥＥ　Ｃｏｍ ｐｕｔｅｒＭａｇａｚｉｎｅ　（１９８４年１月）の”　ＢｒａｎｃｈＰｒｅｄ ｉｃｔｉｏｎ　Ｓｔｒａｔｅｇｉｅｓ　ａｎｄ　Ｂｒａｎｃｈ、ＴａｒｇｅｔＢ ｕｆｆｅｒ　Ｄｅｓｉｇｎ”を参照されたい、遅延分岐動作を包含する本システ ムでは、命令が、取出される次命令が実行されるべき基本ブロックの最後の命令 であるまで、取出されるべくｍ続しなければならない０分岐が実行される時間は それで、命令の取出し動作が次命令アドレスを変更する可能性なしに起こる最後 の時間である。こうして、分岐が取り出されるときと分岐の影響が実際に感知さ れるときとの間の差は、取出し動作が継続できる追加の放出時間サイクルの数に 対応する。
この遅延の影響は、ＢＥＵ１５４８が、キャッシュコントローラ１５１８の次命 令放出時間レジスタにアクセスしなければならないことである。さらに、ＢＥＵ １５４８は、命令キャッシュ制御ユニット１５１８により遂行される命令取出し プロセスの開始または不能化（ｄｉｓａｂｌｉｎｇ）を制御できる。これらのタ スクは、バス１５４９を通じる信号により達成される。
動作では、分岐実行ユニット（ＢＥＵ）１５４８は次のように機能する。
例えば上の例での命令Ｉ５などの分岐命令は、ＰＩＱバスインターフェースユニ ット１５４４から命令レジスタ１９００ヘロードされる。命令レジスタの内容は それでＢＥＵ１５４８の以後の動作を制御する。　ＦＥＴＣＨ−ＥＮＡＢＬＥフ ィールドは、条件コードアクセスユニット１９２０は、ＣＣ−ＡＤＸフィールド に記憶されるアドレスに配置される条件コードを検索すべきか否か（呼出しＦＥ ＴＣＨ）または条件コードが生成命令により供給されるかどうかを指示する。
もし、ＦＥＴＣＨが要求されるならば、ユニット１９２０は、第２０図に図示さ れる条件コード記憶装置２０００へアクセスするため、レジスタファイル−ＰＥ ネットワーク６７０ヘアクセスする（第６図参照）、第２０図を参照すると、各 コンチクストファイルに対し条件コード記憶装置２０００が、−膜化された場合 にて図示されている。−組のレジスタＣＣｏが、手順レベルｙに対し条件コード を記憶するため提供される。それゆえ、条件コード記憶装置２０００は、ＦＥＴ ＣＨ要求に応じて、必要な条件コードを検索するために、ユニット１９２０によ りアクセスされそしてアドレスされる。実条件コードおよび条件コードがユニッ ト１９２０により受容されることの指示は、線路１９２２を通じて評価ユニット １９３０へ供給される。評価ユニット１９３０へ供給される０ＰＣＯＤＥフイー ルドは、受容される条件コードと共に、分岐取り信号を線路１９３２を通じて次 命令インターフエ−ス１９５０へ供給するよう機能する。評価ユニット１９３０ は、例えばカリフォルニア９５０３５のミルビタス（Ｍｉｌｐｉｔａｓ）のマク カージ−プルバード（ＭｃＣａｒｔｈｙＢＩｖｄ、）１５５１のＬＳＩ　Ｌｏｇ ｉｃ　Ｃｏｒｐｏｒａｔｉｏｎからの標準のゲートアレイなどから構成される。
評価ユニット１９３０は、条件分岐が取られるか否かを決定する条件コードセッ トを受け取り、そして０ＰＣＯＤＥフイールドの制御のもとで、条件分岐取り信 号を生成するため、プール関数で条件コードセットを組み合わせる。
次命令インターフェース１９５０は、命令レジスタ１９ｏＯのＴＡＲＧＥＴ−Ａ ＤＸフィールドから分岐目標アドレスをそして線路１９３２を通じて分岐取り信 号を受け取る。しかし、インターフェース１９５０は、イネーブル信号が線路１ ９４２を通じて遅延ユニット１９４０から受け取られるまで、動作できない。
遅延ユニット１９４０は、命令取出し動作が、ＢＥＵによる分岐命令の受取りの 後、継続できる時間の量をを決定する。先に、分岐命令がＢＥＵにより受け取ら れるとき、命令取出し動作が、−よりも多いサイクルの間継続しその後停止する ことを説明した。このサイクル中取り出される命令は、遅延フィールドの長さが 決定されるまで、ＰＩＱバスインターフェースユニット１５４４の通過を阻止さ れる。たとえば、もし遅延フィールドがゼロである（分岐が即座に実行されるこ とを意味する）ならば、これらの命令は、それらが取り出されるべき正しい命令 であるかどうかが決定されるまで、ＰＩＱバスバッファユニットへは依然として 与えてはならない、もし、遅延フィールドがゼロでないならば、遅延値がゼロで あるべく決定されたらすぐにＰＩＱバッファユニットへゲートされるであろう、 遅延の長さは、命令レジスタ１９００のＤＥＬＡＹフィールドから得られる。遅 延ユニットは、レジスタ１９００から遅延長さをそして線路１５４９を通じてフ ンチクスト制御１５１８からクロックインパルスを受容する。遅延ユニット１９ ４ｏは、各クロックパルスで遅延の値をデクリメントしそして完全にデクリメン トされるとき、インターフェースユニット１９５０はイネーブルとなる。
それゆえ、表６の論述では、命令工５が放出時間Ｔ１７を割り当てられるが、放 出時間７１８まで遅延される。遅延時間中、インターフェース１９５０は、命令 の取り出しを継続して現在の基本ブロックを終了するため、線路１５４９を通じ て命令キャッシュ制御１５１８に合図する。イネーブルされるとき、インターフ ェースユニット１９５０は、次基本ブロックに対し、次アドレス（すなわち分岐 実行アドレス）を、線路１５４９を通じて命令キャッシュ制御１５１８へ供給す る。
要約するとそして表１６の例に対し、分岐命令Ｉ５は時間Ｔ１７中命令レジスタ １９００ヘロードされる。しかし、最後の命令Ｉ３が時間Ｔ１８中に処理される まで分岐命令は実行できない場合、一つの放出時間の遅延（ＤＥＬＡＹ）もまた 命令レジスタ１９００ヘロードされる。
それゆえ、たとえ命令Ｉ５がレジスタ１９００にロードされても、ＴＡＲＧＥＴ 　ＡＤＤＲＥＳＳに包含される次基本ブロックに対し分岐アドレスは時間Ｔ１８ の完了までは有効とはならない０話が変わって次命令インターフェース１９５０ は、基本ブロックで命令のストリームの処理を継続するためキャッシュ制御１５ １８へ命令を発行する。遅延の終結により、インターフェース１９５０はイネー ブルされ、そして次基本ブロックのアドレスを命令キャッシュ制御１５１８へ供 給することにより、分岐は実行される。
遅延フィールドは、単一サイクルコンチクストフリーＰＥでのこの分岐により支 配される基本ブロックのすべての命令の実行を保証するのに使用されることに注 意されたい、ＰＥがバイブライン構成されるとき、小さな複雑さに遭遇する。こ の場合、ちょうど実行されている基本ブロックからの命令と実行されるべき基本 ブロックからの命令との間に、データ依存性がある。ＴＯＬＬソフトウェアは、 次基本ブロックがこの基本ブロックからの分岐によってだけ目標とされるとき、 これらの依存性を分析できる。もし、次基本ブロックが−よりも多い分岐により 目標とされるならば、ＴＯＬＬソフトウェアは、種々の分岐可能性を分解できず そしてバイブラインに放出させるので、なんらデータ依存性は破られない、パイ ブラインが放出するのを許容するための一つの機構が、Ｎｏ−ＯＰ（ｎｏ　ｏｐ ｅｒａｔｉｏｎ、ノーオペレーション）命令を命令ストリームへ挿入することで ある０代替え方法では、エクストラフィールドを分岐命令に用意し、この命令で 、エクストラフィールドのデータにより決定される時間の間プロセッサエレメン トへの新命令の供給を禁止する。
Ｃ，プロセッサエレメント（ＰＥ） マトリックスマルチブライ例に関する論述では、単一サイクル（シングルサイク ル）プロセッサエレメントを仮定した。別言すると、命令がプロセッサエレメン トへ発行され、そしてプロセッサエレメントは、次命令へ進行するまえに、命令 を完全に実行する。しかし、より大きな性能が、バイブライン構成されるプロセ ッサエレメントを採用することにより得られる。それにより、Ｔ。
ＬＬソフトウェアにより遂行されるタスクはわずかに変化する。特に、プロセッ サエレメントの割当ては、先の例で示されるものよりも複雑であり、バイブライ ンプロセッサを特長付けるハザード（偶発的事象）は、ＴＯＬＬソフトウェアに より取り扱われねばならない。
バイブライン構成されるいずれのプロセッサにも存在する。ハザードは、より高 度に複雑な一組のデータ依存性としてそれらハザード自体が現れる。これは、従 来技術に精通したものにより、ＴＯＬＬソフトウェアに符合化できる０例えば、 スタッフォード大学のティーケーアールグロス（Ｔ、に、　Ｒ，Ｇｒｏｓｓ　） による学位論文”　ＣｏｄｅＯｐｔｉｍｉｚａｔｉｏｎ　ｏｆ　Ｐｉｐｅｌｉｎ ｅ　Ｃｏｎ５ｔｒａｉｎｔｓ　−（１９８３）を参照されたい。
プロセッサの割当ては、バイブラインの実施に依存しそしてここで再び従来技術 に精通したものにより遂行できる。キーバラメータが、バイブライン間でいかに データが交換されるかを決定する。たとえば、各パイプラインが、そのステージ 間でフィードバックバスな包含すると仮定する。さらに、パイプラインは、レジ スタセット６６０を通じてのみ結果を交換できると仮定する。複数の命令が、命 令ストリームに包含される数組の依存命令を決めそして次に各特定の集まりを特 定のパイプラインに割当てることにより、パイプラインへ割り当てられる。これ は、（レジスタセットを経由して）バイブライン間で起こらねばならない通信の 量をできるだけ最小なものとし、それゆえ、プログラムの実行時間を速くする。
論理プロセッサ番号の使用は、命令が同様のパイプラインで実行するのを保証す る。
代替え的に、もしバイブライン間でデータを交換するのに利用できるバスがある ならば、依存性の命令が、単一のパイプラインへ割り当てられるかわりに、いく つかのバイブラインプロセッサに分配可能である。再び、多重バイブラインの使 用および中間結果の共有を許容するバイブライン間の相互接続ネットワークは、 命令ストリームに課されるより高度に複雑な一組のデータ依存性としてそれ自身 が現れる。バイブライン構成されるシステムへの本発明の考えの拡張は、当技術 に精通するものの技術の範囲内にあることは明らかである。
重要なことには、追加のデータ（チェイニング）バスは、本発明のプロセッサエ レメントの基本のコンチクストフリー性を変化しない、すなわち、いずれの所与 の時間（たとえば、いずれの所与の命令サイクルの完了）でも、所与のプログラ ム（すなわち、コンチクスト）に関連の全プロセス状態は、プロセッサエレメン トの完全に外側で捕捉される。データチェイニングは、特定の命令クロックサイ クル中、プロセッサエレメント内に発生されるデータのあるものの一時的反復を 生ずるだけである。
第２１図を参照すると、特定のプロセッサエレメント６４０が、４状態式バイブ ラインプロセッサエレメントを有する０例示の実施例に応じてすべてのプロセッ サエレメント６４０は同様である。例えば、マイクロプロセッサまたは別のバイ ブラインアーキテクチャ−など従来のいずれのタイプのプロセッサエレメントも 本発明の教示のもとで、使用できないことが深く理解されるべきである。なぜな ら、この種のプロセッサは、それらのプロセッサが処理しているプログラムの実 質的な状態情報を保持するからである。しかし、この種のプロセッサは、本発明 に必要なタイプのプロセッサをエミュレートまたはシミュレートするよう、ソフ トウェアでプログラムできる。プロセッサエレメントの設計は、ＴＯＬＬソフト ウェアにより生成される命令セットアーキテクチャにより決定され、それゆえ、 概念的観点から、本発明の実施に最も依存性の部分である。第２１図に図示され る例示の実施例では、各プロセッサエレメントバイブラインが、システムの別の プロセッサエレメントから自律的に動作する。各プロセッサエレメントは同種の ものであり、そして単独で、すべての計算およびデータメモリアクセシング命令 を実行できる。計算の実行を行なう場合では、転送がレジスタからレジスタであ りそしてメモリインターフェース命令に対しては、転送はメモリからレジスタへ またはレジスタからメモリである。
第２１図を参照すると、例示の実施例のプロセッサエレメント６４０に対する４ 状態パイプラインは、４つの別々の、命令レジスタ２１００．２１１０．２１２ ０および２１３０を含む、各プロセッサエレメントはまた、４つの段階（段階１ ．２１４０と段階２．２１５ｏと段階３．２１６ｏと段階４．２１６０）をも含 む、第１命令レジスタ２１００はネットワークを通じてＰＩＱプロセッサ割当て 回路１５７０へ接続されそしてその情報をバス２１０２を通じて受容する１、命 令レジスタ２１００は次に、命令デコードおよびレジスタＯ取出しおよびレジス タ１取出しのハードウェア機能を含む段階ｌの動作を制御する。第１段階２１４ ｏは、線路２１０４を通じて命令レジスタへそして線路２１４２を通じて別の命 令レジスタ２１１０へ相互接続される。第１段階２１４０はまた、バス２１４４ を通じて第２段階２１５０へも接続される０段階１のレジスタ０の取出しおよび レジスタ１の取出しは、レジスタファイル６６０へのアクセスのため、それぞれ 、線路２１４６および線路２１４８を通じて、ネットワーク６７０へ接続される 。
第２命令レジスタ２１１０はさらに、線路２１１２を通じて第３命令レジスタ２ １２０へそして線路２１１４を通じて第２段階２１５０へ相互接続される。第２ 段階２１５０はまた、バス２１５２を通じて第３段階２１６０へも接続されそし て、線路２１５６を通じネットワーク６７０を通じてコンチクストファイル６６ ０の条件コード記憶装置へ接続される条件コード（ＣＣ）ハードウェアおよびレ ジスタファイル６６０へのアクセスのため、線路２１５４を通じてネットワーク ６７０へ相互接続されるメモリ書き込み（ＭＥＭ　ＩＩＩＲＩＴＥ）レジスタ取 出しハードウェアを有する。
第３命令レジスタ２１２０は、線路２１２２を通じて第４命令レジスタ２１３０ へ相互接続されさらに線路２１２４を通じて第３段階２１６０へも接続される。
第３段階２１６０は、バス２１６２を通じて第４段階２１７０へ接続されさらに 線路２１６４を介しネットワーク６５０を通じてデータキャッシュ相互接続ネッ トワーク１５９０へ相互接続される。
最後に、第４命令レジスタ２１３０は、線路２１３２を通じて第４段階へ相互接 続されそして第４段階は線路２１７２を通じて接続されるその記憶ハードウェア （５ＴＯＲＥ）出力およびレジスタファイル６６０へのアクセスのため、線路２ １７４を通じてネットワーク６７０へ接続されるその有効アドレス更新（ＥＦＦ 、ＡＤＤ、）ハードウェア回路を有する。さらに、第４段階は、線路２１７６を 介しネットワーク６７０を通じてコンチクストファイル６６０の条件コード記憶 装置へ接続されるその条件コード記憶（ＣＣ５ＴＯＲＥ）ハードウェアを有する 。
第２１図に図示される４段階バイブラインの動作は、表１の例および各命令に対 するプロセッサエレメントの動作を説明する表１９に包含される情報について論 述する。
表１９ 命令ＩＯ，（ＩＦ、） 段階１−　Ｆｅｔｃｈ　Ｒｅｇ　ｔｏ　ｆｏｒｍ　Ｍｅｍ−ａｄｘ段階２−　Ｆ ｏｒｍ　Ｍｅｍ−ａｄｘ 段階３−　Ｐｅｒｆｏｒｍ　Ｍｅｍｏｒｙ　Ｒｅａｄ段階４−５ｔｏｒｅ　ＲＯ ，（Ｒ１） 命令Ｉ２ 段階１−　Ｆｅｔｃｈ　Ｒｅｇ　ＲＯａｎｄ　Ｒ１段階２−　Ｎｏ−０ｐ 段階３−　Ｐｅｒｆｏｒｍ　ｍｕｌｔｉｐｌｙ段階４−５ｔｏｒｅ　Ｒ２ａｎｄ 　ＣＧ命令■３ 段階１−　Ｆｅｔｃｈ　Ｒｅｇ　Ｒ２ａｎｄ　Ｒ３段階２−　Ｎｏ−０ｐ 段階３−　Ｐｅｒｆｏｒｍ　ａｄｄｉｔｉｏｎ段階４−５ｔｏｒｅ　Ｒ３ａｎｄ 　ＣＧ命令工４ 段階１−　Ｆｅｔｃｈ　Ｒｅｇ　Ｒ４ 段階２−　Ｎｏ−０ｐ 段階３−　Ｐｅｒｆｏｒｍ　ｄｅｃｒｅｍｅｎｔ段階４−５ｔｏｒｅ　Ｒ４ａｎ ｄ　ＣＣ命令工０および１１に対し、第２１図のプロセッサエレメント６４０に よる動作は、段階４のもの以外同様である。第１段階は、レジスタファイルにア ドレスを包含するレジスタからメモリアドレスを取り出すことである、それゆえ 、段階ｌは、回路系２１４０を線路２１４６を介しネットワーク６７０を通じて そのレジスタへ相互接続しそして段階１のインターフェースからレジスタ０へそ れをダウンロードする０次に、アドレスは、バス２１４４を通じて段階２へ供給 されそしてメモリ書き込みハードウェアは、メモリアドレスを形成する。メモリ アドレスは次に、２１６４を介しネットワーク６５０を通じデータキャッシュ相 互接続ネットワーク１５９ｏにメモリを読む第３段階へバス２１５２を通じ供給 される。
読み動作の結果は、レジスタＲＯで記憶のため、次に記憶されそして段階４へ供 給される０段階４は線路２１７２を介しネットワーク６７０を通じてデータをレ ジスタファイルのレジスタＲＯへ供給する。同様の動作が、結果がレジスタｌに 記憶されること以外、命令工１に対し起こる。それゆえ、バイブラインの４段階 （取り出し、メモリアドレス形成、メモリ読み取り、結果の記憶）は、論述され る仕方で、バイブを通じデータを流し、そして命令ＩＯが段階１を通過したとき 、命令１１の第１段階は開始する。この重複またはパイブリング（ｐ　ｉｐｅ　 ｌ　ｉｎｇ）は従来と同様である。
命令工２が、レジスタファイル６６０のレジスタＲＯおよびＲ１に記憶される情 報を取り出し、そしてそれらを段階ｌのレジスタＲＥＧＯおよびＲＥＧＩへ供給 する。内容は、バス２１４４を介し段階２を通じてノーオペレーションとして供 給されそしてつぎにバス２１５２を通じて段階３へ供給される。二つのレジスタ の内容と一緒にマルチブライが生じ、結果は、バス２１６２を通じて段階４へ供 給され、段階４は、次に、線路２１７２を介しネットワーク６７０を通じてレジ スタファイル６６０のレジスタＲ２へ結果を記憶する。さらに、条件コードデー タは、コンチクストファイル６６０の条件コード記憶装置に線路２１７６を通じ て記憶される。
命令Ｉ３が、同様の仕方で、段階４で結果をレジスタＲ３に記憶しそしてその命 令に対し条件コードデータを更新するため、レジスタＲ２およびＲ３でのデータ の追加を行なう、最後に、命令Ｉ４が、レジスタＲ４の内容のデクリメントを遂 行する。
それゆえ、表１の例に応じて、ＰＥＯに対する命令は、次の順序（ＩＯ，Ｉ２お よびＩ３）でＰＩＱＯから供給されよう、これらの命令は、次のように、命令放 出時間（Ｔ１６．Ｔ１７およびＴ１８）に基づいて、ＰＥＯパイプライン段階を 通じて送られよう。
表２０ ＰＥ　Ｉｎ５ｔ　Ｔ１６　Ｔ１７　Ｔ１８　Ｔ１９　Ｔ２０　Ｔ２１ＰＥＯ：　 ＩＯＳＩ　Ｓ２　Ｓ３　５４１２　ＳＩ　Ｓ２　Ｓ３　５４ Ｉ３　ＳＩ　Ｓ２　Ｓ３　５４ ＰＥＩ　Ｉｔ　ＳＩ　Ｓ２　Ｓ３　５４ＰＥ２　Ｉ４　ＳＩ　Ｓ２　Ｓ３　Ｓ４ 表２０に例示の計画は、しかし、データチェイニングがバイブラインプロセッサ （自プロセラサ内データチェイニング）内ならびにバイブラインプロセッサ（内 部プロセッサデータチェイニング）間に導入されなければ可能でない、データチ ェイニングに対する要求は、命令が、例えば命令放出時間７１６により例示され る単一時間サイクル内でもはや完全に実行しないから、生ずる。
こうして、バイブラインプロセッサに対し、ＴＯＬＬソフトウェアは、命令１０ および１１の段階４（Ｔ１９）で生ずる記憶の結果が命令工２の段階３（Ｔ１９ ）で掛け（マルチプライ）を遂行するのに必要とされないこと、および、これら の才へランドの取り出し動作が命令Ｉ２の段階１（Ｔ１７）で通常起こることを 認めなければならない、それゆえ、バイブラインの通常の動作では、プロセッサ ＰＥＯおよびＰＥＩに対し、レジスタＲＯおよびＲ１からのオペランドデータは 、放出時間Ｔ１８の終りまで利用できないがそれは、時間Ｔ１７で命令工２の段 階ｌにより必要とされる。
表２０に例示の計画に応じて動作するために、プロセッサの内部およびプロセッ サ間の両方にある追加のデータ（チェイニング）パスがプロセッサに利用可能と されなければならない、当業者にはよく知られているこれらのパスはデータチェ イニングパスである。これらのパスは、第２１図で、破線２１８ｏおよび２１８ ２として表示されている。したがって、それゆえ、命令間のデータ依存性の分解 およびプログラム実行前のＴＯＬＬソフトウェアにより遂行されるプロセッサ資 源のすべてのスケジューリングは、データを、たとえば同じプロセッサの一段階 または異なるプロセッサの段階などの出力から直接利用可能にするのが必要とさ れるとき、データチェイニングの利用性を考慮する。このデータチェイニング能 力は当業者にはよく知られており、そして、バイブラインプロセッサの各段階を 、事実上程々の資源要求と、命令が成るパイプラインを通じて開始されるとき好 ましくはそのプロセッシング段階のすべてを通じその同じパイプラインで継続す るというある種の依存性とをもつ分離プロセッサであると認めることにより、Ｔ ＯＬＬソフトウェア分析で容易に実施できる。これを考慮に入れると、プロセッ シングでの高速化が、基本ブロックに対し三つのマシンサイクル時間がただ六つ だけのバイブラインサイクルの時間で完了される表２０で観察できる。パイプラ インに対しサイクルタイムは、本発明の例示の実施例の非バイブラインプロセッ サに対し約１７４サイクルタイムであることを心に留めておくべきである。
第２１図のパイプラインは４つの等しい（時間）長さ段階から構成される。第１ 段階２１４０は命令デコードを遂行し、レジスタが何を取り出しおよび記憶する かを決定し、そして、命令の実行に対し必要とされる二つのソースレジスタ取り 出しまで遂行する。
第２段階２１５０は、もし必要とされるならば、条件コード取出しのため計算命 令により使用される。それはまた、メモリインターフェース命令に対し有効アド レス生成段階でもある。
本発明の好ましい実施例でサポートされる有効アドレス動作は、 １、絶対アドレス フルメモリアドレスは命令に包含される。
２、レジスタインダイレクト フルメモリアドレスはレジスタに包含される。
３、レジスタ割出しおよび基本設定 フルメモリアドレスは、指定レジスタおよびイミディエイトデータを組み合わせ ることにより形成される。
ａ、Ｒｎ　ｏｐ　Ｋ ｂ、Ｒｎ　ｏｐ　Ｒｍ ｃ、Ｒｎ　ｏｐ　Ｋ　ｏｐ　Ｒｍ ｄ、Ｒｎ　ｏｐ　Ｒｍ　ｏｐ　Ｋ ここで、’ｏｐ”は加算（＋）、減算（−）または乗算（ネ）および“Ｋ”は定 数である。
例として、マトリックスマルチフライ内部ループ例で提供されるアドレッシング 構成は、“Ｋ”が配列内のデータエレメントの長さでありそして操作は加算（＋ ）であるケース３ａから形成される。
概念的レベルで、メモリアクセス命令の有効アドレッシング部分は、 計算に必要なイミディエイトデータおよびレジスタの指定および獲得、 所望されるアドレスを形成するため、これらのオペランドの組合せ、および もし必要ならば、含まれる複数レジスタのいずれか任意のものの更新 の３つの基本機能から構成される。この機能性は、従来と同様であり、ＤＥＣプ ロセッサアーキテクチャで利用できるアドレッシングのオートインクリメントお よびオートデクリメントモードにより示される０例えば、ＤＥＸＶＡＸ　Ａｒｃ ｉｔｅｃｔｕｒｅ　Ｈａｎｄｂｏｏｋを参照されたい。
必要とされる明らかなハードウェアサポートに加えて、有効アドレッシングはＴ ＯＬＬソフトウェアによりサポートされ、そしてメモリアクセス動作命令へ機能 性を付加することによりＴＯＬＬソフトウェアに影響を与える。別言すると、有 効アドレスメモリアクセスが、第１の有効アドレス計算と第２の実メモリアクセ スとの二つの動作の連結として解釈可能である。この機能性は、加算、減算また は乗算命令がそうであろうとほとんど同様の仕方で、当業者によりＴＯＬＬソフ トウェアに容易に符合化できる。
叙述の有効アドレッシング構成は、メモリアクセス動作システムの単に可能な一 つの実施例にすぎないものと解釈されるべきである。当業者に知られている、メ モリアドレスを生成するための別のたくさんの方法およびモードがある。別言す ると、上に叙述の有効アドレッシング構成は、設計の完全性のためのものであり そしてシステムの設計でのキー要素と考えられるべきものではない。
第２２図を参照すると、第２１図のパイプラインプロセッサエレメントでの種々 のデータまたはデータフィールドの構成が、時間および空間の両方でマルチユー ザ型のシステムであるシステムに対し例示されている。結果として、複数のバイ ブラインを横切って種々のユーザからの複数の命令が、おのおのそれ自身のプロ セッサ状態をもって、実行可能である。プロセッサ状態は通常はプロセッサエレ メントと関連されないので、命令は、この状態を特定する識別子を従えて伝達し なければならない、このプロセッサ状態は、ユーザに割当てられるＬＲＤとレジ スタファイルと条件コードファイルとによりサポートされる。
各メモリアクセスまたは条件コードアクセスまたはレジスタアクセスがアクセス の目標を唯一識別できるよう、十分な量の情報が各命令に関連されねばならない 。
レジスタおよび条件コードの場合では、この追加の情報は、手順レベル（ＰＬ） の絶対値とコンチクスト識別子（ＣＩ）とを構成し、そしてＳＣ５Ｍ付加ユニッ ト１６５０により命令に付加される。これは、それぞれ第２２ａおよび２２ｂお よび２２ｃ図により例示される。
コンチクスト・識別子部分は、どのレジスタまたは条件コードプレイン（第６図 ）がアクセスされているかを決定するのに使用される０手順レベルは、どのレジ スタの手順レベル（第１３図）がアクセスされるべきかを決定するのに使用され る。
メモリアクセスもまた、適当なデータキャッシュがアクセスできるよう、現在の 使用者をサポートするＬＲＤが識別されることを必要とする。これは、コンチク スト識別子を通じて達成される。データキャッシュアクセスはさらに、キャッシ ュにあるデータが実際所望されるデータであることを確認するため、プロセス識 別子（Ｐ　Ｉ　Ｄ）が現在使用者に対し利用可能であることを必要とする。こう して、データキャッシュに発行されるアドレスが、第２２図ｄの形をとる。寄せ 集めフィールドは、例えば、読取りまたは書込み、使用者またはシステムなどア クセスを記述する追加の情報から構成される。
最後に、単一時間間隔の間、パイプラインを横切って実行する数人の使用者がい るのが可能であるという事実により、命令の実行を制御しそして通常はバイブラ インに記憶されるであろう情報が、かわりに各命令に関連されねばならない、こ の　情報は、第２２ａ図に図示されるように、命令ワードのＩＳＷフィールドで 反映される。このフィールドの情報は、エラーマスク、浮動少数点フォーマット ディスクリブタ−１丸めモードディスクリブタ−などのような制御フィールドか ら構成される。
各命令がこのフィールドに付加されるが、明らかに、すべての情報を必要としな くともよい、この情報は、プロセッサエレメントのＡＬＵ段階２１６０により使 用される。
ＩＳＷフィールドに関連するこの命令情報ならびに手順レベル、コンチクスト識 別およびプロセス識別子は、命令が命令キャッシュから発行される場合に、ＳＣ ５Ｍ付加装置（１６５０）により動的に付加される。
本発明のシステムは上に開示のとおり説明されるけれども、以下に続く請求の範 囲の技術思想の範囲内で種々の変更および修正が可能であることは明らかであろ う。
、２ンノ＼）うｊ；Ｊろ Ｆｉｇ、３ Ｆｔ’ｇ、　ｄ マスクーＥ Ｆｉｇ、　１３ Ｆｉｇ、　／４ Ｆｉｇ、／９ ｆｉｇ、　２０ Ｆｔ’ｇ、　２２σ 国際調査報告 １ＭｌｌｎｎｍｌｉｏｎａｌＡＤＤｌｌｅ＠１１６ＭＮ６．１’ＣＴ／ＵＳ８６ １０２３３３ＰＣＴ１０５８６１０２３３３ ｂ＝囚」世上！工と胚当り乙側β互Ａ／２１０エヱ胡１ΣＬＸ、Ｃ１ａｉｒｎｓ 　１−１７゜ ２１．２２，２６，３４−３９．５８−６８，７３，７４，７６．７９，８１　 ｄｒａｗｎ　ｔｏ　ａｎａｒｃｈｉｔｅｃｔｕｒａｌ　５ｔｒｕｃｔｕｒａｌ　 ｏｆ　ｐａｒａｌｌｅｌ　ｐｒｏｃｅｓｓｏｒ　ｓｙｓｔｅｍ；ｃｌａｓｓ　３ ６４　５ｕｂｃｌａｓｓ　２００゜Ｘ工、Ｃｌａｉｍｓ　１８−２０．２３−２ ５，２７−３３，４０−５７，７５，７７．７８゜ｄｒａｗｎ　ｔｏ　ａ　ｍａ ヒｈｏｄ　ａｎｄ　５ｔｒｕｃｔｕｒｅ　ｆｏｒ　ａｄｄｉｎｇ　ｉｎセｅｌｌ ｉｇｅｎｃｅｔｏ　ｅａｃｈ　１ｎｓｔｒｕｃセｉｏｎ　ｉｎ　ｅａｃｈ　ｂａ ｓｉ：　ｂｌｏｃｋ　ｏｆ　ｔｈｅ　ｐｒｏｇｒａｍ；ｃｌａｓｓ　３６４　５ ｕｂｃｌａｓｓ　３００　ｏｒ　２００゜エエＸ、Ｃｌａｉｍｓ　６９，７０， ８０　ｄｒａｗｎ　ｔｏ　ａ　ｓｙｓｔｅｍ　ｆｏｒａｃｃｅｓｓｉｎｇ　ｄａ ｔａ　ｂｅセｗｅａｎ　５ｕｂｒｏｕセｉｎｅ　１ｅｖｅｌｓ　ｉｎ　ｐｒｏｇ ｒａｍ；ｃｌａｓｓ　３６４　５ｕｂｃｌａｓｓ　２００゜工Ｖ、Ｃｌａｉｍｓ 　７１　ａｎｄ　７２　ｄｒａｗｎ　ｔｏ　ａ　ｓｙｓｔｅｍ　ｆｏｒｅｘｅｃ ｕｔｉｎｇ　ｂｒａｎｃｈｅｓ　ｉｎ　ｓｉｎｇｌｅ　ｅｎｔｒｙ−ｓｉｎｇｌ ｅ　ｅｘｉｔ　ｂａｓｉｃｂｌｏｃｋｓ　ｃｏｒ＋Ｉ−ａｉｎｅｄ　ｗｉｔｈｉ ｎ　ａ　ｐｒｏｇｒａｍ；　ｃｌａｓｓ　３６４５ｕｂｃｌａｓｓ２００゜ ＰＣＴ／ＵＳ８６１０２３３３ Ｎ工匹匹焦工二匹二四匹り匹二αタＶハ且ユｙ但−ヱＬ二しＴｅ１ｅｐｈｏｎｅ 　ａｐｐｒｏｖａｌ：Ｒｅａｓｏｎｓ　ｆｏｒ　ｈｏｌｄｉｎｇ　１ａｃｋ　ｏ ｆ　ｕｎｉｔｙ　ｏｆ　１ｎｖｅｎｔｉｏｎ＝Ｔｈｅ　１ｎｖｅｎｔｉｏｎ　ａ ｓ　ｄｅｆｉｎｅｄ　ｂｙ　Ｇｒｏｕｐ　Ｘ　（ｃｌａｉｍｓｌ−１７，２１， ２２，２６，３４−３９，５８−６８，７３，７４，７６，７９，８１）ｉｓｄ ｒａｗｎ　ｔｏ　ａｎ　ａｒｃｈｉｔｅｃｔｕｒａｌ　５ｔｒｕｃｔｕｒａｌ　 ｏｆ　ｐａｒａｌｌｅｌｐｒｏｃｅｓｓｏｒ　ｓｙｓｔｅｍ　ｗｈｉｃｈ　ｉｓ 　ｃｌａｓｓｉｆｉｅｄ　ｉｎ　ｃｌａｓｓ　３６４゜５ｕｂｃｌａｓｓ　２０ ０　ａｎｄ　ｗｈｉｃｈ　ｉｓ　ｄｉｓｔｉｎｃしｔ−０ｔｈａ　Ｌｎｖｅｎセ １ｏｎｄｅｆｉｎｅｄ　ｂｙ　Ｇｒｏｕｐエエ　（ｃｌａｉｎｓ　１Ｂ−２０， ２３−２５，２７−３３，４０−５７゜７５．７７．７８）ｗｈｉｃｈ　ｉｓ　 ｄｒａｗｎ　ｔｏ　ａ　ｍｅｔｈｏｄ　ａｎｄ　５ｔｒｕｃｔｕｒｅ　ｆｏｒａ ｄｄｉｎｇ　ｉｎｔｅｌｌｉｇｅｎｃｅ　ｔｏ　ｅａｃｈ　１ｎｓｔｒｕｃｔｉ ｏｎ　ｉｎ　ｅａｃｈ　ｂａｓｉｃｂｌｏｃｋ　ｏｆ　ｔｈｅ　ｐｒｏｇｒａｍ ｓ　ａｎｄ　ｉｓ　ｃｌａｓｓｉｆｉｅｄ　ｉｎ　ｃｌａｓｓ　３６４゜５ｕｂ ｌｃａｓｓ　３００　ｏｒ　２００゜Ｔｉｍｅ　Ｌｉｍ１ｔ　ｆｏｒ　Ｆｉｌｉ ｎ　ａ　Ｐｒｏセｅｓｔ

Claims (1)

  1. 【特許請求の範囲】 １．当該並列プロセッサシステムにおける複数のプログラムに含まれる低レベル 命令の複数のストリームであって、各ストリームが複数の単一エントリー単一エ グジット（ＳＥＳＥ）基本ブロック（ＢＢ）を有するストリーム内の自然の同時 的発生を処理するための並列プロセッサシステムにおいて、 前記各プログラムごとに前記複数の基本ブロックのそれぞれにおける各命令にイ ンテリジェンスをスタティックに加えるための手段（１６０）であって、少なく とも該加えられたインテリジェンスが論理的プロセッサ番号（ＬＰＮ）および命 令放出時間（ＩＦＴ）を有するインテリジェンス付加手段（１６０）と、 複数のコンテクストファイル（６６０）であって、各コンテクストファイルが前 記複数のプログラムの１つを処理するために前記プログラムの１つに割り当てら れ、かつ各コンテクストファイルが少なくとも処理状態情報を含むための条件コ ード記憶装置および複数のレジスタを有する複数のコンテクストファイル（６６ ０）と、複数の論理資源ドライバ（ＬＲＤ）であって、各論理資源ドライバが前 記複数のコンテクストファイルの１つに割り当てられ、かつ各論理資源ドライバ が前記インテリジェンス付加手段からの前記割り当てられたプログラムのプログ ラム命令ストリームに対応する前記基本ブロックを受け入れ、各論理資源ドライ バが（ａ）複数のキュー（１７３０）と、 （ｂ）前記インテリジェンス付加手段からの前記インテリジェンスを含む前記複 数の基本ブロックについて動作し、前記各基本ブロックの前記命令を前記論理的 プロセッサ番号に基づいて前記複数のキューに送るための手段であって、前記各 キューの前記命令は最も早い命令放出時間が初めに挿入される前記命令放出時間 に従って挿入されるようになっている手段 とを含む複数の論理資源ドライバ（ＬＲＤ）と、複数の個々のプロセッサ要素（ ＰＥ）であって、各プロセッサ要素がいかなるコンテクスト情報も有さない複数 の個々のプロセッサ要素（ＰＥ）と、前記複数のプロセッサ要素を前記複数の論 理資源ドライバに接続し、前記キュー中の最も早い、すなわち、第１の命令放出 時間を持つ前記命令を前記各論理資源ドライバから、あらかじめ定められた順序 で、個々に割り当てられたプロセッサ要素に転送し、前記各プロセッサ要素が前 記転送された命令を処理することができるようにするための手段（６５０）と、 前記プロセッサ要素のそれぞれを前記複数のコンテクストファイルの任意の１つ と接続し、各プロセッサ要素が前記プログラムの命令の処理中にプログラムのコ ンテクストファイルの複数のレジスタおよび条件コード記憶装置の任意のものに アクセスできるようにするための第１の手段（６７０）と、 複数のメモリロケーション（６１０）と、前記論理資源ドライバを含み、前記プ ロセッサ要素のそれぞれを前記複数のメモリロケーションの任意の１つと接続し 、前記各プロセッサ要素が前記各命令の処理中に前記メモリロケーションにアク セスできるようにするための第２の手段 とを具備することを特徴とする並列プロセッサシステム。 ２．当該並列プロセッサシステムにおける複数のプログラムに含まれる低レベル 命令の複数のストリームであって、各ストリームが複数の単一エントリー単一エ グジット（ＳＥＳＥ）基本ブロック（ＢＢ）を有するストリーム内の自然の同時 的発生を処理するための並列プロセッサシステムにおいて、 前記各プログラムことに前記複数の基本ブロックのそれぞれにおける各命令にイ ンテリジェンスをスタティックに加えるための手段（１６０）であって、該加え られたインテリジェンスが少なくとも論理的プロセッサ番号（ＬＰＮ）および命 令放出時間（ＩＦＴ）を表わすインテリジェンス付加手段（１６０）と、 複数のコンテクストファイル（６６０）であって、各コンテクストファイルが前 記複数のプログラムの１つを処理するために前記プログラムの１つに割り当てら れ、かつ各コンテクストファイルが少なくとも処理状態情報を含むための条件コ ード記憶装置および複数のレジスタを有する複数のコンテクストファイル（６６ ０）と、複数の論理資源ドライバ（ＬＲＤ）であって、各論理資源ドライバが前 記複数のコンテクストファイルの１つに割り当てられ、かつ各論理資源ドライバ が前記インテリジェンス付加手段からの前記割り当てられたプログラムのプログ ラム命令ストリームに対応する前記基本ブロックを受け入れ、各論理資源ドライ バが（ａ）複数のキュー（１７３０）と、 （ｂ）前記インテリジェンス付加手段からの前記インテリジェンスを含む前記複 数の基本ブロックについて動作し、前記各基本ブロックの前記命令を前記論理的 プロセッサ番号に基づいて前記複数のキューに送るための手段であって、前記各 キューの前記命令は最も早い命令放出時間が初めに挿入される前記命令放出時間 に従って挿入されるようになっている手段 とを含む複数の論理資源ドライバ（ＬＲＤ）と、複数のコンテクストのない個々 のプロセッサ要素（ＰＥ）と、 前記複数のプロセッサ要素を前記複数の論理資源ドライバに接続し、前記各論理 資源ドライバからの前記命令を、あらかじめ定められた順序で、個々に割り当て られたプロセッサ要素に転送し、前記各プロセッサ要素が前記転送された命令を 処理することができるようにするための手段（６５０）と、 前記プロセッサ要素のそれぞれを前記複数のコンテクストファイルの任意の１つ と接続し、各プロセッサ要素が前記プログラムの命令の処理中にプログラムのコ ンテクストファイルの複数のレジスタおよび条件コード記憶装置の任意のものに アクセスできるようにするための第１の手段（６７０）と、 複数のメモリロケーション（６１０）と、前記論理資源ドライバを言み、前記プ ロセッサ要素のそれぞれを前記複数のメモリロケーションの任意の１つと接続し 、前記各プロセッサ要素が前記各命令の処理中に前記メモリロケーションにアク セスできるようにするための第２の手段 とを具備することを特徴とする並列プロセッサシステム。 ３．当該並列プロセッサシステムにおける複数のプログラムに含まれる低レベル 命令の複数のストリームであって、各ストリームが複数の単一エントリー単一エ グジット（ＳＥＳＥ）基本ブロック（ＢＢ）を有するストリーム内の自然の同時 的発生を処理するための並列プロセッサシステムにおいて、 前記各プログラムごとに前記複数の基本ブロックのそれぞれにおける各命令にイ ンテリジェンスをスタティックに加えるための手段（１６０）であって、該加え られたインテリジェンスが少なくとも論理的プロセッサ番号（ＬＰＮ）および命 令放出時間（ＩＦＴ）を表わすインテリジェンス付加手段（１６０）と、 複数のコンテクストファイル（６６０）であって、各コンテクストファイルが前 記複数のプログラムの１つを処理するために前記プログラムの１つに割り当てら れ、かつ各コンテクストファイルが処理状態情報を含むための条件コード記憶装 置および複数のレジスタを有する複数のコンテクストファイル（６６０）と、複 数の論理資源ドライバ（ＬＲＤ）であって、各論理資源ドライバが前記複数のコ ンテクストファイルの１つに割り当てられ、かつ各論理資源ドライバが前記イン テリジェンス付加手段からの前記割り当てられたプログラムのプログラム命令ス トリームに対応する前記基本ブロックを受け入れて、前記命令を記憶し、各基本 ブロックの前記命令を前記命令放出時間の順序で取出し、そして前記命令を、各 命令に対する論理的プロセッサ番号に従って送出するようになっている複数の論 理資源ドライバ（ＬＲＤ）と、 複数のコンテクストのない個々のプロセッサ要素（ＰＥ）と、 前記複数のプロセッサ要素を前記複数の論理資源ドライバに接続し、前記各論理 資源ドライバからの前記命令を、あらかじめ定められた順序で、個々に割り当て られたプロセッサ要素に転送し、前記各プロセッサ要素が前記転送された命令を 処理することができるようにするための手段（６５０）と、 前記プロセッサ要素のそれぞれを前記複数のコンテクストファイルの任意の１つ と接続し、各プロセッサ要素が前記プログラムの命令の処理中にプログラムのコ ンテクストファイルの複数のレジスタおよび条件コード記憶装置の任意のものに アクセスできるようにするための第１の手段（６７０）と、 複数のメモリロケーション（６１０）と、前記論理資源ドライバを含み、前記プ ロセッサ要素のそれぞれを前記複数のメモリロケーションの任意の１つと接続し 、前記各プロセッサ要素が前記各命令の処理中に前記メモリロケーションにアク セスできるようにするための第２の手段 とを具備することを特徴とする並列プロセッサシステム。 ４．前記インテリジェンス付加手段が前記命令にスタティックに共有のコンテク スト・ストレージ・マッピング（Ｓ−ＳＣＳＭ）情報を付加することができ、前 記スタティックに付加された共有のコンテクスト・ストレージマッピング情報が 前記各プログラム内に含まれる異なるプログラムレベルを識別するために前記各 命令に対するレベル情報を含み、 前記コンテクストファイルが前記各プログラムレベルごとに異なる一組のレジス タを有し、 前記論理資源ドライバが前記スタティックに付加された情報に応答して前記命令 に共有のコンテクスト・ストレージ・マッピング情報をダイナミックに付加して プログラムのサブルーチンレベルを識別し、前記ダイナミックに付加された共有 のコンテクスト・ストレージ・マッピング情報が前記各組のレジスタに対応し、 前記プロセッサ要素がその命令を、前記ダイナミックに付加された共有のコンテ クスト・ストレージ・マッピング情報によって識別される各組のレジスタを使用 して処理することができる 請求の範囲第１項乃至第３項のいずれかに記載の並列プロセッサシステム。 ５．前記論理資源ドライバのそれぞれが前記各命令にダイナミックに共有のコン テクスト・ストレージ・マッピング（Ｄ−ＳＣＳＭ）情報を付加し、該ダイナミ ックに付加された共有のコンテクスト・ストレージ・マッピングが前記各論理資 源ドライバ内に含まれるプログラムに割り当てられたコンテクストファイルの識 別子を含み、前記コンテクストファイルのそれぞれが前記論理資源ドライバの１ つに割り当てられ、前記各コンテクストファイルが前記ダイナミックに付加され た共有のコンテクスト・ストレージ・マッピング情報によって識別され、前記プ ロセッサ要素がさらにその命令のそれぞれを前記ダイナミックに付加された共有 のコンテクスト・ストレージ・マッピング情報によって識別されるコンテクスト ファイルにおいて処理することができる請求の範囲第１項乃至第３項のいずれか に記載の並列プロセッサシステム。 ６．当該並列プロセッサシステムにおける複数のプログラムに含まれる低レベル 命令の複数のストリームであって、各ストリームが複数の単一エントリー単一エ クジット（ＳＥＳＥ）基本ブロック（ＢＢ）を有するストリーム内の自然の同時 的発生を処理するための並列プロセッサシステムにおいて、 前記複数の基本ブロックのそれぞれにおける各命令にインテリジェンスを加える ための手段（１６０）であって、該加えられたインテリジェンスが少なくとも論 理的プロセッサ番号（ＬＰＮ）および命令放出時間（ＩＦＴ）を表わすインテリ ジェンス付加手段（１６０）と、複数のコンテクストファイル（６６０）であっ て、各コンテクストファイルが前記複数のプログラムの１つに割り当てられ、か つ各コンテクストファイルが複数のレジスタ資源を有する複数のコンテクストフ ァイル（６６０）と、 複数の論理資源ドライバ（ＬＲＤ）であって、各論理資源ドライバが前記複数の コンテクストファイルの１つに割り当てられ、かつ各論理資源ドライバが前記イ ンテリジェンス付加手段からの前記割り当てられたプログラムの命令ストリーム に対応する前記基本ブロックを受け入れて、前記命令を、各命令に対する論理的 プロセッサ番号に従って各基本ブロックに記憶するようになっている複数の論理 資源ドライバ（ＬＲＤ）と、複数のコンテクストのない個々のプロセッサ要素（ ＰＥ）と、 前記複数のプロセッサ要素を前記複数の論理資源ドライバに接続し、前記各論理 資源ドライバからの前記命令を、あらかじめ定められた順序で、個々に割り当て られたプロセッサ要素に転送し、前記各プロセッサ要素が前記転送された命令を 処理することができるようにするための手段（６５０）と、 前記プロセッサ要素のそれぞれを前記複数のコンテクストファイルの任意の１つ と接続し、各プロセッサ要素が前記プログラムの命令の処理中にプログラムのコ ンテクストファイルの前記複数の資源にアクセスできるようにするための第１の 手段（６７０）と、複数のメモリロケーション（６１０）と、前記論理資源ドラ イバを含み、前記プロセッサ要素のそれぞれを前記複数のメモリロケーションの 任意の１つと接続し、前記各プロセッサ要素が前記各命令の処理中に前記メモリ ロケーションにアクセスできるようにするための第２の手段 とを具備することを特徴とする並列プロセッサシステム。 ７．当該並列プロセッサシステムにおける複数のプログラムに含まれる低レベル 命令の複数のストリームであって、各ストリームが複数の単一エントリー単一エ クジット（ＳＥＳＥ）基本ブロック（ＢＢ）を有するストリーム内の自然の同時 的発生を処理するための並列プロセッサシステムにおいて、 前記複数の基本ブロックのそれぞれにおける各命令にインテリジェンスを加える ためのインテリジェンス付加手段（１６０）と、 複数のコンテクストファイル（６６０）であって、各コンテクストファイルが前 記複数のプログラムの少なくとも１つに割り当てられ、かつ各コンテクストファ イルが複数のレジスタ資源を有する複数のコンテクストファイル（６６０）と、 複数の論理資源ドライバ（ＬＲＤ）であって、各論理資源ドライバが前記複数の コンテクストファイルの１つに割り当てられ、かつ各論理資源ドライバが前記イ ンテリジェンス付加手段からの前記少なくとも１つの割り当てられたプログラム のプログラム命令ストリームに対応する前記基本ブロックを受け入れて、前記命 令を各基本ブロックに記憶するようになっている複数の論理資源ドライバ（ＬＲ Ｄ）と、 複数の個々のプロセッサ要素（ＰＥ）と、前記複数のプロセッサ要素を前記複数 の論理資源ドライバに接続し、前記各論理資源ドライバからの前記命令を個々に 割り当てられたプロセッサ要素に転送するための手段（６５０）と、 前記プロセッサ要素のそれぞれを前記複数のコンテクストファイルの任意の１つ と接続し、各プロセッサ要素が前記プログラムの命令の処理中にプログラムのコ ンテクストファイルの任意の資源にアクセスできるようにするための第１の手段 （６７０）と、 複数のメモリロケーション（６１０）と、前記論理資源ドライバを含み、前記プ ロセッサ要素のそれぞれを前記複数のメモリロケーションの任意の１つと接続し 、前記各プロセッサ要素が前記各命令の処理中に前記メモリロケーションにアク セスできるようにするための第２の手段 とを具備することを特徴とする並列プロセッサシステム。 ８．前記インテリジェンス付加手段が前記各命令に、前記各プログラム内に含ま れる異なるプログラムレベルを識別するために前記各命令に対するレベル情報を 含む情報を付加することができ、 前記コンテクストファイルが前記各プログラムレベルごとに異なる一組のレジス タ資源を有し、前記各組の資源が前記付加された情報によって識別され、 前記プロセッサ要素がさらにその命令のそれぞれを前記付加された情報によって 識別される一組のレジスタ資源において処理することができる 請求の範囲第６項または第７項に記載の並列プロセッサシステム。 ９．前記論理資源ドライバのそれぞれが前記各命令に情報を付加するための手段 を含み、該付加された情報が前記各論理資源ドライバ内に含まれるプログラムに 割り当てられたコンテクストファイルの識別子を含み、前記コンテクストファイ ルのそれぞれが前記論理資源ドライバの１つに割り当てられ、前記各コンテクス トファイルが前記付加された情報によって識別され、前記プロセッサ要素がさら にその命令のそれぞれを前記付加された情報によって識別されるコンテクストフ ァイルを使用して処理することができる 請求の範囲第６項または第７項に記載の並列プロセッサシステム。 １０．当該並列プロセッサシステムにおける複数のプログラムに含まれる低レベ ル命令の複数のストリームであって、各ストリームが複数の単一エントリー単一 エグジット（ＳＥＳＥ）基本ブロック（ＢＢ）を有するストリーム内の自然の同 時的発生を処理するための並列プロセッサシステムにおいて、 前記複数の基本ブロックのそれぞれにおける各命令にインテリジェンスを加える ための手段（１６０）であって、該加えられたインテリジェンスが前記各プログ ラム内に含まれる異なるプログラムレベルを識別するために前記各命令に対する レベル情報を含むインテリジェンス付加手段（１６０）と、 複数のコンテクストファイル（６６０）であって、各コンテクストファイルが前 記複数のプログラムの少なくとも１つに割り当てられ、かつ各コンテクストファ イルが複数のレジスタ資源を有し、前記各プログラムレベルに対して異なる一組 のレジスタ資源があり、該各組の資源が前記付加されたインテリジェンスによっ て識別される複数のコンテクストファイル（６６０）と、複数の論理資源ドライ バ（ＬＲＤ）であって、各論理資源ドライバが前記複数のコンテクストファイル の１つに割り当てられ、かつ各論理資源ドライバが前記インテリジェンス付加手 段からの前記少なくとも１つの割り当てられたプログラムのプログラム命令スト リームに対応する前記基本ブロックを受け入れて各基本ブロックの命令を記憶し 、前記各論理資源ドライバがさらに前記各命令に情報を付加することができ、該 付加された情報が前記各論理資源ドライバ内に含まれるプログラムに割り当てら れたコンテクストファイルの識別子を含む複数の論理資源ドライバ（ＬＲＤ）と 、 複数の個々のプロセッサ要素（ＰＥ）と、前記複数のプロセッサ要素を前記複数 の論理資源ドライバに接続し、前記各論理資源ドライバからの前記命令を個々に 割り当てられたプロセッサ要素に転送するための手段（６５０）と、 前記プロセッサ要素のそれぞれを前記複数のコンテクストファイルの任意の１つ と接続し、前記各プロセッサ要素が、前記プログラムの命令の処理中に、前記付 加された情報によって識別されるプログラムのコンテクストファイルにおいて、 前記付加されたインテリジェンスによって識別される一組の資源にアクセスでき るようにするための第１の手段（６７０）と、 複数のメモリロケーション（６１０）と、前記論理資源ドライバを含み、前記プ ロセッサ要素のそれぞれを前記複数のメモリロケーションの任意の１つと接続し 、前記各プロセッサ要素が前記各命令の処理中に前記メモリロケーションにアク セスできるようにするための第２の手段 とを具備することを特徴とする並列プロセッサシステム。 １１．１つのプログラムに含まれる低レベル命令の複数のストリームであって、 各ストリームが複数の単ーエントリー単一エクジット（ＳＥＳＥ）基本ブロック （ＢＢ）を有するストリーム内の自然の同時的発生を処理するための並列プロセ ッサシステムにおいて、前記複数の基本ブロックのそれぞれにおける各命令にイ ンテリジェンスをスタティックに加えるための手段（１６０）であって、該加え られたインテリジェンスが少なくとも前記命令に対する論理的プロセッサ番号（ ＬＰＮ）および命令放出時間（ＩＦＴ）を表わすインテリジェンス付加手段（１ ６０）と、 前記インテリジェンス付加手段からのプログラム命令ストリームに対応する前記 基本ブロックを受け入れて前記命令を記憶する１つの論理資源ドライバ（ＬＲＤ ）であって、該論理資源ドライバがさらに各基本ブロックの前記命令を前記命令 放出時間の順序で取出し、そして前記命令を、各命令に対する論理的プロセッサ 番号に従って送出することができる論理資源ドライバ（ＬＲＤ）と、 複数のコンテクストのない個々のプロセッサ要素（ＰＥ）と、 前記複数のプロセッサ要素を前記論理資源ドライバに接続し、前記論理資源ドラ イバからの前記命令を個々に割り当てられたプロセッサ要素に転送し、前記各プ ロセッサ要素が前記転送された命令を処理することができるようにするための手 段（６５０）と、 複数の共有のストレージ資源（６６０）と、前記プロセッサ要素のそれぞれを前 記複数の資源の任意の１つと接続し、各プロセッサ要素が前記命令の処理中に前 記資源の任意のものにアクセスできるようにするための第１の手段（６７０）と 、 複数のメモリロケーション（６１０）と、前記論理資源ドライバを含み、前記プ ロセッサ要素のそれぞれを前記複数のメモリロケーションの任意の１つと接続し 、前記各プロセッサ要素が前記命令の処理中に前記メモリロケーションにアクセ スできるようにするための第２の手段 とを具備することを特徴とする並列プロセッサシステム。 １２．１つのプログラムに含まれる低レベル命令の複数のストリームであって、 各ストリームが複数の単一エントリー単一エグジット（ＳＥＳＥ）基本ブロック （ＢＢ）を有するストリーム内の自然の同時的発生を処理するための並列プロセ ッサシステムにおいて、前記複数の基本ブロックのそれぞれにおける各命令にイ ンテリジェンスをスタティックに加えるための手段（１６０）であって、該加え られたインテリジェンスが少なくとも論理的プロセッサ番号（ＬＰＮ）および命 令放出時間（ＩＦＴ）を表わすインテリジェンス付加手段（１６０）と、 前記インテリジェンス付加手段からのプログラム命令ストリームに対応する前記 基本ブロックを受け入れて前記命令を記憶する１つの論理資源ドライバ（ＬＲＤ ）であって、該論理資源ドライバがさらに各基本ブロックの前記命令を前記命令 放出時間の順序で取出し、そして前記命令を、各命令に対する論理的プロセッサ 番号に従って送出することができる論理資源ドライバ（ＬＲＤ）と、 複数の個々のプロセッサ要素（ＰＥ）と、前記複数のプロセッサ要素を前記論理 資源ドライバに接続し、前記論理資源ドライバからの前記命令を個々に割り当て られたプロセッサ要素に転送し、前記各プロセッサ要素が前記転送された命令を 処理することができるようにするための第１の手段（６５０）と、複数の共有の ストレージ資源（６６０）と、前記プロセッサ要素のそれぞれを前記複数の共有 のストレージ資源の任意の１つと接続し、前記各プロセッサ要素が前記命令の処 理中に前記共有のストレージ資源の任意のものにアクセスできるようにするため の第２の手段（６７０） とを具備することを特徴とする並列プロセッサシステム。 １３．１つのプログラムに含まれる低レベル命令の複数のストリームであって、 各ストリームが複数の単一エントリー単一エグジット（ＳＥＳＥ）基本ブロック （ＢＢ）を有するストリーム内の自然の同時的発生を処理するための並列プロセ ッサシステムにおいて、前記複数の基本ブロックのそれぞれにおける各命令にイ ンテリジェンスをスタティックに加えるためのインテリジェンス付加手段（１６ ０）と、 前記インテリジェンス付加手段からのプログラム命令ストリームに対応する前記 基本ブロックを受け入れて前記基本ブロックを記憶するための１つの論理資源ド ライバ（ＬＲＤ）と、 複数の個々のコンテクストのないプロセッサ要素（ＰＥ）と、 前記複数のプロセッサ要素を前記論理資源ドライバに接続し、前記論理資源ドラ イバからの前記命令を個々に割り当てられたプロセッサ要素に転送し、前記各プ ロセッサ要素が前記転送された命令を処理することができるようにするための手 段（６５０）と、 複数の共有のストレージ資源（６６０）と、前記プロセッサ要素のそれぞれを前 記複数の共有のストレージ資源の任意の１つと接続し、前記各プロセッサ要素が 前記命令の処理中に前記共有のストレージ資源の任意のものにアクセスできるよ うにするための手段（６７０） とを具備することを特徴とする並列プロセッサシステム。 １４．前記インテリジェンス付加手段がさらに、前記各プログラム内に含まれる 異なるプログラムレベルを識別するために前記各命令にプログラムレベル情報を スタティックに付加することができ、 前記共有のストレージ資源が前記各プログラムレベルごとに異なる一組の資源を 有し、 前記各組の資源が前記スタティックに付加されたレベル情報によって識別され、 前記各プロセッサ要素がさらにその命令のそれぞれを前記スタティックに付加さ れたレベル情報によって識別される一組の資源において処理することができる請 求の範囲第１１項乃至第１３項のいずれかに記載の並列プロセッサシステム。 １５．複数の使用者のプログラムに含まれる低レベル命令の複数のストリームで あって、各ストリームが複数の単一エントリー単一エグジット（ＳＥＳＥ）基本 ブロック（ＢＢ）を有するストリーム内の自然の同時的発生を複数のプロセッサ 要素において並列処理するための方法において、 前記プログラムの各基本ブロックにおける命令内に存在する自然の同時的発生を 表わすインテリジェンスをスタティックに付加する段階であって、各プログラム に対する該インテリジェンス付加段階が、 （ａ）各基本ブロック内の各命令の資源要求を確認して各基本ブロックにおける 自然の同時的発生を決定する段階、 （ｂ）命令間の論理資源の依存性を識別する段階、（ｃ）条件コード・ストレー ジ（ＣＣ）を資源の依存命令群に割り当て、依存命令が同じまたは異なるプロセ ッサ要素で実行できるようにする段階、（ｄ）前記複数の基本ブロックのそれぞ れにおける前記命令のそれぞれごとに最も早い可能な命令放出時間（ＩＦＴ）を 決定する段階、 （ｅ）前記複数の基本ブロックのそれぞれにおける各命令に前記命令放出時間を 付加する段階、（ｆ）前記複数の基本ブロックのそれぞれにおける各命令に論理 的プロセッサ番号（ＬＰＮ）を割り当てる段階、 （ｇ）前記複数の基本ブロックのそれぞれにおける各命令に前記論理的プロセッ サ番号を付加する段階、（ｈ）前記プログラムのそれぞれに対しすべての基本ブ ロックが処理されるまで段階（ａ）乃至（ｇ）を繰返す段階 からなるインテリジェンス付加段階と、前記プログラムに対しスタティックに付 加されたインテリジェンスを有する命令を処理する段階であって、該処理段階が 、 （ｉ）前記命令を論理資源ドライバに送出し、使用者の前記各プログラムを異な る論理資源ドライバに割り当てる段階、 （ｊ）命令放出時間に基づいたあらかじめ定められた順序で前記論理資源ドライ バからの命令を選択する段階、 （ｋ）選択された命令を論理的プロセッサ番号に基づいて論理資源ドライバのキ ューに記憶する段階、（１）各命令に対してダイナミックな共有のコンテクスト ・ストレージ・マッピング（Ｄ−ＳＣＳＭ）情報を発生する段階、 （ｍ）各論理資源ドライバのキューをプロセッサ要素（ＰＥ）に選択的に接続し 、前記キューを、各キューからの最も早い命令放出時間を有する１つの命令が最 初に所定のプロセッサ要素に送り出されるように、あらかじめ定められた順序で 接続する段階、 （ｎ）前記各接続されたプロセッサ要素の各キューからの前記１つの命令を処理 する段階、 （ｏ）前記ダイナミックな共有のコンテクスト・ストレージ・マッピング情報に よって識別されたコンテクストファイルにおける前記命令により識別された共有 の記憶ロケーションからの前記送り出された命令を処理するための入力データを 得る段階、 （ｐ）前記命令に含まれる前記ダイナミックな情報によって識別された共有の記 憶ロケーションの前記送り出された命令を処理した結果を記憶する段階、（ｑ） すべての前記プログラムに対する前記複数の基本ブロックのそれぞれにおけるす べての命令が処理されるまで、段階（ｉ）乃至（ｐ）を繰返す段階からなる処理 段階 とを含むことを特徴とする並列処理方法。 １６．前記スタティックにインテリジェンスを付加する段階が最も早い放出時間 が最初にリストされる前記命令放出時間に基づいて前記基本ブロックのそれぞれ における前記命令を整理し直す段階を含む請求の範囲第１５項記載の並列処理方 法。 １７．前記スタティックにインテリジェンスを付加する段階がスタティックな共 有のコンテクスト・ストレージマッピンク（Ｓ−ＳＣＳＭ）情報を各命令に付加 して前記命令に関連した相対プログラムレベルを識別する段階を含み、前記入力 データを得る段階が前記ダイナミックに付加された情報によって少なくとも一部 分が識別された共有の記憶ロケーションの手順レベルから前記入力データを得る 段階を含む請求の範囲第１５項記載の並列処理方法。 １８．複数の使用者のプログラムに含まれる低レベル命令の複数のストリームで あって、各ストリームが複数の単一エントリー単一エグジット（ＳＥＳＥ）基本 ブロック（ＢＢ）を有するストリーム内の自然の同時的発生を複数のプロセッサ 要素において並列処理するための方法において、 前記プログラムの各基本ブロックにおける命令内に存在する自然の同時的発生を 表わすインテリジェンスをスタティックに付加する段階であって、各プログラム に対する該インテリジェンス付加段階が、 （ａ）各基本ブロック内の各命令の資源要求を確認して各基本ブロックにおける 自然の同時的発生を決定する段階、 （ｂ）命令間の論理資源の依存性を識別する段階、（ｃ）条件コード・ストレー ジ（ＣＣ）を資源の依存命令群に割り当て、依存命令が同じまたは異なるプロセ ッサ要素で実行できるようにする段階、（ｄ）前記複数の基本ブロックのそれぞ れにおける前記命令のそれぞれごとに最も早い可能な命令放出時間（ＩＦＴ）を 決定する段階、 （ｅ）前記複数の基本ブロックのそれぞれにおける各命令に前記命令放出時間を 付加する段階、（ｆ）前記複数の基本ブロックのそれぞれにおける各命令に論理 的プロセッサ番号（ＬＰＮ）を割り当てる段階、 （ｇ）前記複数の基本ブロックのそれぞれにおける各命令に前記論理的プロセッ サ番号を付加する段階、（ｈ）前記プログラムのそれぞれに対しすべての基本ブ ロックが処理されるまで段階（ａ）乃至（ｇ）を繰返す段階 からなるインテリジェンス付加段階と、前記プログラムを複数のプロセッサ要素 （ＰＥ）で実行するためのスタティックに付加されたインテリジェンスを有する 命令を処理する段階 とを含むことを特徴とする並列処理方法。 １９．前記スタティックにインテリジェンスを付加する段階が最も早い放出時間 を有する命令が最初にリストされる前記命令放出時間に基づいて前記基本ブロッ クのそれぞれにおける前記命令を整理し直す段階を含む請求の範囲第１８項記載 の並列処理方法。 ２０．前記スタティックにインテリジェンスを付加する段階がスタティックな共 有のコンテクスト・ストレージマッピング（Ｓ−ＳＣＳＭ）情報を各命令に付加 して前記命令のプログラムレベルを識別する段階を含む請求の範囲第１８項記載 の並列処理方法。 ２１．複数のプロセッサ要素および複数の共有の記憶ロケーションを有するシス テムに配置された複数の使用者のプログラムに含まれる低レベル命令の複数のス トリームであって、各ストリームが複数の単一エントリー単一エグジット（ＳＥ ＳＥ）基本ブロック（ＢＢ）を有するストリーム内の自然の同時的発生を複数の プロセッサ要素において並列処理するための方法において、前記プログラムの各 基本ブロックにおける命令にインテリジェンスをスタティックに付加する段階で あって、該付加されたインテリジェンスが各基本ブロック内の自然の同時的発生 を識別し、かつこの付加されたインテリジェンスが少なくとも命令放出時間（Ｉ ＦＴ）および論理的プロセッサ番号（ＬＰＮ）を有する段階と、前記プログラム を実行するためのスタティックに付加されたインテリジェンスを有する命令を処 理する段階であって、 （ａ）前記命令を前記システムに送出して前記各使用者を前記システムの異なる コンテクストファイルに割り当てる段階、 （ｂ）共有の記憶ロケーションを含む前記コンテクストファイルを識別する各命 令に対してダイナミックに共有のコンテクスト・ストレージ・マッピング（Ｄ− ＳＣＳＭ）情報を発生する段階、 （ｃ）論理的プロセッサ番号（ＬＰＮ）に基づいて送り出された命令をシステム に別々に記憶する段階、（ｄ）前記別々に記憶された命令をこれら命令に対する 論理的プロセッサ番号に割り当てられたプロセッサ要素に選択的に接続し、前記 別々に記憶された命令を、これら別々に記憶された命令のそれぞれからの最も早 い命令放出時間を有する１つの命令が所定のプロセッサ要素に送り出されるよう に、あらかじめ定められた順序で送り出す段階、 （ｅ）前記各接続されたプロセッサ要素の各接続された別々に記憶された命令か らの前記１つの命令を処理する段階、 （ｆ）前記共有のコンテクスト・ストレージ・マッピング情報によって少なくと も一部分が識別された共有の記憶ロケーションからの前記接続された命令を処理 するための入力データを得る段階、 （ｇ）前記共有のコンテクスト・ストレージ・マッピング情報によって一部分が 識別された共有の記憶ロケーションの前記接続された命令を処理した結果を記憶 する段階、 （ｈ）すべての前記プログラムに対する前記複数の基本ブロックのそれぞれのす べての命令が処理されるまで、段階（ａ）乃至（ｇ）を繰返す段階からなる処理 段階 とを含むことを特徴とする並列処理方法。 ２２．複数のプロセッサ要素および複数の共有の記憶ロケーションを有するシス テムにおいて、１つのプログラムに含まれる低レベル命令の複数のストリームで あって、各ストリームが複数の単一エントリー単一エグジット（Ｓ．ＥＳＥ）基 本ブロック（ＢＢ）を有するストリーム内の自然の同時的発生を並列処理するた めの方法において、 各基本ブロックにおける命令内に存在する自然の同時的発生を表わすインテリジ ェンスをスタティックに付加する段階であって、 （ａ）各基本ブロック内の各命令の資源要求を確認して各基本ブロックにおける 自然の同時的発生を決定する段階、 （ｂ）命令間の論理資源の依存性を識別する段階、（ｃ）条件コード・ストレー ジ（ＣＣ）を資源の依存命令群に割り当て、依存命令が同じまたは異なるプロセ ッサ要素で実行できるようにする段階、（ｄ）前記複数の基本ブロックのそれぞ れにおける前記命令のそれぞれごとに最も早い可能な命令放出時間（ＩＦＴ）を 決定する段階、 （ｅ）前記複数の基本ブロックのそれぞれにおける各命令に前記命令放出時間を 付加する段階、（ｆ）前記複数の基本ブロックのそれぞれにおける各命令に論理 的プロセッサ番号（ＬＰＮ）を割り当てる段階、 （ｇ）前記複数の基本ブロックのそれぞれにおける各命令に前記論理的プロセッ サ番号を付加する段階、（ｈ）前記プログラムに対しすべての基本ブロックが処 理されるまで段階（ａ）乃至（ｇ）を繰返す段階からなるインテリジェンス付加 段階と、前記スタティックに付加されたインテリジェンスを有する命令を前記シ ステムにおいて処理する段階であって、 （ｉ）論理的プロセッサ番号に基づいて送り出された命令をシステムに別々に記 憶する段階、（ｊ）前記別々に記憶された命令を論理的プロセッサ番号に割り当 てられたプロセッサ要素（ＰＥ）に選択的に接続し、前記別々に記憶された命令 を、最も早い命令放出時間を有する１つの命令が所定のプロセッサ要素に接続さ れるように、あらかじめ定められた順序で送り出す段階、 （ｋ）前記各接続されたプロセッサ要素の別々に記憶された命令のそれぞれから の前記１つの命令を処理する段階、 （１）前記プログラムに対する前記複数の基本ブロックのそれぞれのすべての命 令が処理されるまで、段階（ｉ）乃至（ｋ）を繰返す段階 からなる処理段階 とを含むことを特徴とする並列処理方法。 ２３．複数のプロセッサ要素を有するシステムにおいて、１つのプログラムに含 まれる低レベル命令の複数のストリームであって、各ストリームが複数の単一エ ントリー単一エグジット（ＳＥＳＥ）基本ブロック（ＢＢ）を有するストリーム 内の自然の同時的発生を並列処理するための方法において、 各基本ブロックにおける命令内に存在する自然の同時的発生を表わすインテリジ ェンスをスタティックに付加する段階であって、 （ａ）各基本ブロック内の各命令の資源要求を確認して各基本ブロックにおける 自然の同時的発生を決定する段階、 （ｂ）命令間の論理資源の依存性を識別する段階、（ｃ）条件コード・ストレー ジ（ＣＣ）を資源の依存命令群に割り当て、依存命令が同じまたは異なるプロセ ッサ要素で実行できるようにする段階、（ｄ）前記複数の基本ブロックのそれぞ れにおける前記命令のそれぞれごとに最も早い可能な命令放出時間（ＩＦＴ）を 決定する段階、 （ｅ）前記複数の基本ブロックのそれぞれにおける各命令に前記命令放出時間（ ＩＦＴ）を付加する段階、（ｆ）前記複数の基本ブロックのそれぞれにおける各 命令に論理的プロセッサ番号（ＬＰＮ）を割り当てる段階、 （ｇ）前記複数の基本ブロックのそれぞれにおける各命令に前記論理的プロセッ サ番号を付加する段階、（ｈ）前記プログラムに対しすべての基本ブロックが処 理されるまで段階（ａ）乃至（ｇ）を繰返す段階からなるインテリジェンス付加 段階と、前記スタティックに付加されたインテリジェンスを有する命令を複数の プロセッサ要素を使用して処理する段階 とを含むことを特徴とする並列処理方法。 ２４．前記スタティックにインテリジェンスを付加する段階が最も早い放出時間 を有する命令が最初にリストされる前記命令放出時間に基づいて前記基本ブロッ クのそれぞれにおける前記命令を整理し直す段階を含む請求の範囲第２２項また は第２３項記載の並列処理方法。 ２５．前記スタティックにインテリジェンスを付加する段階がプログラムレベル 情報を付加して前記命令のプログラムレベルを識別する段階を含む請求の範囲第 ２２項または第２３項記載の並列処理方法。 ２６．複数のプロセッサ要素および複数の共有の記憶ロケーションを有するシス テムにおいて、１つのプログラムに含まれる低レベル命令の複数のストリームで あって、各ストリームが複数の単一エントリー単一エグジット（ＳＥＳＥ）基本 ブロック（ＢＢ）を有するストリーム内の自然の同時的発生を並列処理するため の方法において、 各基本ブロックにおける命令内に存在する自然の同時的発生を表わすインテリジ ェンスをスタティックに付加する段階であって、 （ａ）前記複数の基本ブロックのそれぞれにおける前記各命令に対する最も早い 可能な命令放出時間（ＩＦＴ）を決定する段階、 （ｂ）前記複数の基本ブロックのそれぞれにおける各命令に前記命令放出時間を 付加する段階、（ｃ）前記複数の基本ブロックのそれぞれにおける各命令に論理 的プロセッサ番号（ＬＰＮ）を割り当てる段階、 （ｄ）前記複数の基本ブロックのそれぞれにおける各命令に前記論理的プロセッ サ番号を付加する段階からなるインテリジェンス付加段階と、前記スタティック に付加されたインテリジェンスを有する命令を処理する段階であって、 （ｅ）論理的プロセッサ番号に基づいて送り出された命令をシステムに別々に記 憶する段階、（ｆ）前記別々に記憶された命令を論理的プロセッサ番号に割り当 てられたプロセッサ要素（ＰＥ）に選択的に接続し、前記別々に記憶された命令 のそれぞれからの最も早い命令放出時間を有する１つの命令が所定のプロセッサ 要素に接続されるように、前記命令をあらかじめ定められた順序で接続する段階 、 （ｇ）前記各接続されたプロセッサ要素において前記１つの接続された命令を処 理する段階、（ｈ）前記命令によって識別された共有の記憶ロケーションからの 前記接続された命令を処理するための入力データを得る段階、 （ｉ）前記命令によって識別された共有の記憶ロケーションに前記接続された命 令を処理した結果を記憶する段階、 （ｊ）前記プログラムに対する前記複数の基本ブロックのそれぞれにおいてすべ ての命令が処理されるまで、段階（ｅ）乃至（ｉ）を繰返す段階 からなる処理段階 とを含むことを特徴とする並列処理方法。 ２７．複数の単一エントリー単一エグジット（ＳＥＳＥ）基本ブロック（ＢＢ） を有し、該基本ブロック（ＢＢ）のそれぞれが命令のストリームを有する１つの プログラム内の自然の同時的発生を複数のプロセッサ要素（ＰＥ）を使用して並 列処理するための方法において、前記プログラムにおける前記各基本ブロック（ ＢＢ）の前記命令ストリーム内の自然の同時的発生を決定する段階と、 前記自然の同時的発生の決定に応答して前記各基本ブロックの各命令にインテリ ジェンスを付加する段階であって、該付加されたインテリジェンスが少なくとも 命令放出時間（ＩＦＴ）および論理的プロセッサ番号（ＬＰＮ）を含むインテリ ジェンス付加段階と、前記複数のプロセッサ要素において前記付加されたインテ リジェンスを処理する段階であって、前記複数のプロセッサ要素のそれぞれが最 も早い命令放出時間を有する命令であって、最初に送り出された最も早い時間を 有する命令の順序でそのプロセッサに対するすべての命令を受け入れる処理段階 とを含むことを特徴とする並列処理方法。 ２８．前記インテリジェンス付加段階がスタティックの共有のコンテクスト・ス トレージ・マッピング（Ｓ−ＳＣＳＭ）情報を付加する段階を含み、前記処理段 階が前記各命令のスタティックの共有のコンテクスト・ストレージ・マッピング 情報によって識別される共有の資源を要求する各命令を処理する段階を含み、各 プログラムルーチンがそのルーチンの手順レベルで資源にアクセスすることに加 えて他の手順レベルで資源にアクセスすることができるようにした請求の範囲第 ２７項記載の並列処理方法。 ２９．前記各基本ブロック内の自然の同時的発生を決定する段階が、 各基本ブロック内の各命令の資源要求を確認する段階、 命令間の論理資源の依存性を識別する段階、条件コード・ストレージ（ＣＣ）を 資源の依存命令群に割り当てる段階 とを含む請求の範囲第２７項記載の並列処理方法。 ３０．前記インテリジェンス付加段階が、前記複数の基本ブロックのそれぞれに おける前記命令のそれぞれごとに最も早い可能な命令放出時間を決定する段階、 前記決定に応答して前記複数の基本ブロックのそれぞれにおける各命令に前記命 令放出時間（ＩＦＴ）を付加する段階、 前記命令放出時間に基づいて前記基本ブロックのそれぞれの前記命令を整理し直 す段階 とを含む請求の範囲第２７項記載の並列処理方法。 ３１．前記インテリジェンス付加段階が、前記複数の基本ブロックのそれぞれに おける前記命令のそれぞれごとに最も早い可能な命令放出時間を決定する段階、 前記決定に応答して前記複数の基本ブロックのそれぞれにおける各命令に前記命 令放出時間（ＩＦＴ）を付加する段階 とを含む請求の範囲第２７項記載の並列処理方法。 ３２．前記複数の基本ブロックのそれぞれにおける各命令に論理的プロセッサ番 号を割り当てる段階、前記割り当てに応答して前記複数の基本ブロックのそれぞ れにおける各命令に前記論理的プロセッサ番号を付加する段階 をさらに含む請求の範囲第３０項または第３１項記載の並列処理方法。 ３３．前記インテリジェンス付加段階に応答して基本ブロックの実行セット（Ｅ Ｓ）を形成する段階を含み、所定の実行セット内の任意所定の基本ブロックから 他の実行セットの基本ブロックヘのブランチがスタティックに最少にされる請求 の範囲第２７項記載の並列処理方法。 ３４．前記処理段階が 論理的プロセッサ番号に基づいて前記付加されたインテリジェンスを有する命令 を別々に記憶し、該別々に記憶された命令の各群が同じ論理的プロセッサ番号の みを有する段階、 前記別々に記憶された命令を前記プロセッサ要素に選択的に接続する段階、 前記各プロセッサ要素がそれに割り当てられた最も早い第１の命令放出時間を持 つ各命令を受け入れる段階をさらに含む請求の範囲第２７項記載の並列処理方法 。 ３５．前記個々のプロセッサ要素によって受け入れられた前記命令を処理する段 階が 前記命令によって識別された共有の記憶ロケーションからの前記受け入れられた 命令を処理するための入力データを得る段階、 前記命令によって識別された共有の記憶ロケーションに前記受け入れられた命令 を処理した結果を記憶する段階、 すべての命令が処理されるまで、次の命令に対して上述の段階を繰返す段階 を含む請求の範囲第３４項記載の並列処理方法。 ３６．複数のプロセッサ要素（ＰＥ）を有し、該プロセッサ要素が複数の共有の 資源ロケーションに位置付けされた入力データにアクセスするシステムにおいて 、複数の単一エントリー単一エグジット（ＳＥＳＥ）基本ブロック（ＢＢ）を有 し、該各基本ブロック（ＢＢ）が命令のストリームを有する１つのプログラム内 の自然の同時的発生を並列処理するための方法において、各基本ブロック内の各 命令の資源要求を確認する段階と、 命令間の論理資源の依存性を識別する段階と、条件コード・ストレージ（ＣＣ） を資源の依存命令群に割り当て、依存命令が同じまたは異なるプロセッサ要素で 実行できるようにする段階と、 前記複数の基本ブロックのそれぞれにおける前記命令のそれぞれごとに最も早い 可能な命令放出時間（ＩＦＴ）を決定する段階と、 前記決定に応答して前記複数の基本ブロックのそれぞれにおける各命令に前記命 令放出時間（ＩＦＴ）を付加する段階と、 前記複数の基本ブロックのそれぞれにおける各命令に論理的プロセッサ番号（Ｌ ＰＮ）を割り当てる段階と、前記割り当てに応答して前記複数の基本ブロックの それぞれにおける各命令に前記割り当てられた論理的プロセッサ番号（ＬＰＮ） を付加する段階と、論理的プロセッサ番号に基づいて前記付加された命令放出時 間および前記付加された論理的プロセッサ番号とともに、命令を別々に記憶し、 該別々に記憶された命令の各群が同じ論理的プロセッサ番号のみを有する段階と 、 前記別々に記憶された命令を論理的プロセッサ番号に基づいて前記プロセッサ要 素に選択的に接続する段階と、 前記各プロセッサ要素が最も早い第１の命令放出時間を有する前記接続された群 の命令を受け入れる段階であって、該プロセッサ要素が （ａ）前記命令によって識別された前記複数の共有の資源ロケーションの共有の 記憶ロケーションからの前記受け入れられた命令を処理するための入力データを 得る段階、 （ｂ）前記受け入れられた命令によって識別された前記複数の共有の資源ロケー ションの共有の記憶ロケーションに前記処理段階に基づいた結果を記憶する段階 、（ｃ）すべての命令が処理されるまで、次に受け入れられる命令に対して上述 の段階（ａ）および（ｂ）を繰返す段階 を実行することができる受け入れ段階 とを含むことを特徴とする並列処理方法。 ３７．前記インテリジェンス付加段階に応答して基本ブロックの実行セット（Ｅ Ｓ）を形成する段階を含み、所定の実行セット内の任意所定の基本ブロックから 他の実行セットの基本ブロックヘのブランチがスタティックに最少にされる請求 の範囲第３６項記載の並列処理方法。 ３８．各命令に共有のコンテクスト・ストレージ・マッピング情報を付加する段 階を含み、前記処理段階が少なくと一組の共有の資源を要求する各命令を処理す る段階を含み、該少なくとも一組が前記共有のコンテクストストレージ・マッピ ング情報によって識別され、各プログラムルーチンがそのルーチンの組の手順レ ベル資源にアクセスすることに加えて少なくとも１つの他の組の資源にアクセス することができるようにした請求の範囲第３６項記載の並列処理方法。 ３９．複数の共有の資源ロケーションに位置付けされた入力データにアクセスす る複数のプロセッサ要素（ＰＥ）により、自然の同時的発生を有するかつ複数の 単一エントリー単一エグジット（ＳＥＳＥ）基本ブロック（ＢＢ）を有し、該各 基本ブロック（ＢＢ）が命令のストリームを有する１つのプログラムの命令を並 列処理するための方法において、 各基本ブロック内の各命令の資源要求を確認する段階と、 命令間の論理資源の依存性を識別する段階と、条件コード・ストレージ（ＣＣ） を資源の依存命令群に割り当て、依存命令が同じまたは異なるプロセッサ要素で 実行できるようにする段階と、 前記複数の基本ブロックのそれぞれにおける前記命令のそれぞれごとに最も早い 可能な命令放出時間（ＩＦＴ）を決定する段階と、 前記決定に応答して前記複数の基本ブロックのそれぞれにおける各命令に前記命 令放出時間（ＩＦＴ）を付加する段階と、 前記複数の基本ブロックのそれぞれにおける各命令に論理的プロセッサ番号（Ｌ ＰＮ）を割り当てる段階と、前記割り当てに応答して前記複数の基本ブロックの それぞれにおける各命令に前記割り当てられた論理的プロセッサ番号（ＬＰＮ） を付加する段階と、前記命令放出時間および論理的プロセッサ番号を付加する前 記段階に応答して基本ブロックの実行セット（ＥＳ）を形成する段階と、 （ｉ）論理的プロセッサ番号に基づいて所定の形成された実行セット内に含まれ る命令を別々に記憶し、該別々に記憶された命令の各群が同じ論理的プロセッサ 番号のみを有する段階と、 （ｉｉ）前記別々に記憶された命令を論理的プロセッサ番号に基づいて前記プロ セッサ要素に選択的に接続する段階と、 （ｉｉｉ）前記各プロセッサ要素が最も早い第１の命令放出時間を有する前記接 続された群の命令を受け入れる段階であって、該プロセッサ要素が （ａ）前記命令によって識別された前記複数の共有の資源ロケーションの共有の 記憶ロケーションからの前記受け入れられた命令を処理するための入力データを 得る段階、 （ｂ）前記命令によって識別された前記複数の共有の資源ロケーションの共有の 記憶ロケーションに前記処理段階に基づいた結果を記憶する段階、 （ｃ）すべての命令が処理されるまで、次に受け入れられる命令に対して上述の 段階（ａ）および（ｂ）を繰返す段階 実行することができる受け入れ段階と、（ｉｖ）処理されるすべての実行セット に対して上述の段階（ｉ）乃至（ｉｉｉ）を繰返す段階とを含むことを特徴とす る並列処理方法。 ４０．異なる使用者の複数のプログラムであって、該各プログラムが複数の単一 エントリー単一エクジット（ＳＥＳＥ）基本ブロック（ＢＢ）を有し、該基本ブ ロック（ＢＢ）のそれぞれが命令のストリームを有するプログラム内の自然の同 時的発生を複数のプロセッサ要素（ＰＥ）によりシステムにおいて並列処理する ための方法において、 前記各プログラムにおける前記各基本ブロック（ＢＢ）の前記命令ストリーム内 の自然の同時的発生を決定する段階と、 前記自然の同時的発生の決定に応答して前記各基本ブロックの各命令にインテリ ジェンスを付加する段階であって、該付加されたインテリジェンスが少なくとも 命令放出時間（ＩＦＴ）および論理的プロセッサ番号（ＬＰＮ）を表わすインテ リジェンス付加段階と、前記複数のプロセッサ要素において前記プログラムから の前記付加されたインテリジェンスを有する命令を処理する段階であって、前記 複数のプロセッサ要素のそれぞれが最も早い命令放出時間を有する命令で始まる 順序で命令を受け入れ、前記各プロセッサが前記プログラムからの命令をあらか じめ定められた順序で処理することができる処理段階 とを含むことを特徴とする並列処理方法。 ４１．前記処理段階が各命令にコンテクスト情報をダイナミックに付加する段階 を含み、該ダイナミックに付加された情報が前記各プログラムに割り当てられた 前記システムのコンテクストファイルを識別し、前記各プロセッサ要素が前記付 加されたコンテクスト情報によって識別されたコンテクストファイルのみを使用 して各命令を処理することができる請求の範囲第４０項記載の並列プロセッサシ ステム。 ４２．前記インテリジェンス付加段階がプログラムレベル情報をプログラムレベ ル転送に含まれる各命令に付加する段階を含み、前記処理段階が前記命令のプロ グラムレベル情報によって識別された一組の共有のレジスタと通信して各命令を 処理する段階を含み、プログラムルーチンがそのルーチンの手順レベル組のレジ スタにアクセスすることに加えて他の組の共有のレジスタにアクセスすることが できるようにした請求の範囲第４０項記載の並列処理方法。 ４３．前記各プログラムの各基本ブロック内の自然の同時的発生を決定する段階 が 各話本ブロック内の各命令の資源要求を確認する段階と、 命令間の論理資源の依存性を識別する段階と、条件コード・ストレージ（ＣＣ） を資源の依存命令群に割り当て、依存命令が同じまたは異なるプロセッサ要素で 実行できるようにする段階 とを含む請求の範囲第４０項記載の並列処理方法。 ４４．前記各プログラムの各命令にインテリジェンスを付加する前記段階が 前記複数の基本ブロックのそれぞれにおける前記命令のそれぞれごとに最も早い 可能な命令放出時間を決定する段階と、 前記決定に応答して前記複数の基本ブロックのそれぞれにおける各命令に前記命 令放出時間（ＩＦＴ）を付加する段階と、 前記命令放出時間に基づいて前記基本ブロックのそれぞれの前記命令を整理し直 す段階 とを含む請求の範囲第４０項記載の並列処理方法。 ４５．前記各プログラムの各命令にインテリジェンスを付加する前記段階が 前記複数の基本ブロックのそれぞれにおける前記命令のそれぞれごとに最も早い 可能な命令放出時間を決定する段階と、 前記決定に応答して前記複数の基本ブロックのそれぞれにおける各命令に前記命 令放出時間（ＩＦＴ）を付加する段階 とを含む請求の範囲第４０項記載の並列処理方法。 ４６．前記複数の基本ブロックのそれぞれにおける各命令に論理的プロセッサ番 号を割り当てる段階、前記割り当てに応答して前記複数の基本ブロックのそれぞ れにおける各命令に前記論理的プロセッサ番号を付加する段階 をさらに含む請求の範囲第４４項または第４５項記載の並列処理方法。 ４７．前記インテリジェンス付加段階に応答して基本ブロックの実行セット（Ｅ Ｓ）を形成する段階を含み、所定の実行セット内の任意所定の基本ブロックから 他の実行セットの基本ブロックへのブランチがスタティックに最少にされる請求 の範囲第４０項記載の並列処理方法。 ４８．前記処理段階が 前記付加されたインテリジェンスを有する命令を複数の組に別々に記憶し、該別 々の各組の記憶が割り当てられた論理的プロセッサ番号に基づいている段階、前 記別々に記憶された命令を前記論理的プロセッサ番号に基づいて前記プロセッサ 要素に選択的に接続する段階、 前記各プロセッサ要素が最も早い第１の命令放出時間を有する命令を受け入れる 段階 をさらに含む請求の範囲第４０項記載の並列処理方法。 ４９．前記個々のプロセッサ要素によって前記組の前記別々に記憶された命令か ら前記命令を受け入れる段階が前記命令によって識別された共有の記憶ロケーシ ョンからの前記受け入れられた命令を処理するための入力データを得る段階、 前記受け入れられた命令によって識別された共有の記憶ロケーションに前記受け 入れられた命令を処理した結果を記憶する段階、 前記組においてすべての命令が処理されるまで、前記あらかじめ定められた順序 で前記次の組からの次に受け入れられた命令に対して上述の段階を繰返す段階を 含む請求の範囲第４８項記載の並列処理方法。 ５０．各プロセッサ要素が複数の共有の資源ロケーションに位置付けされた入力 データにアクセスする複数のプロセッサ要素（ＰＥ）によって、各プログラムが 複数の単一エントリー単一エグジット（ＳＥＳＥ）基本ブロック（ＢＢ）を有し 、該各基本ブロック（ＢＢ）が命令のストリームを有する複数のプログラム内の 自然の同時的発生を並列処理するための方法において、前記各プログラムごとに 各基本ブロック内の各命令の資源要求を確認する段階と、 前記複数の基本ブロックのそれぞれにおける前記命令のそれぞれごとに最も早い 可能な命令放出時間（ＩＦＴ）を決定する段階と、 前記決定に応答して前記複数の基本ブロックのそれぞれにおける各命令に前記命 令放出時間（ＩＦＴ）を付加する段階と、 前記複数の基本ブロックのそれぞれにおける各命令に論理的プロセッサ番号（Ｌ ＰＮ）を割り当てる段階と、前記割り当てに応答して前記複数の基本ブロックの それぞれにおける各命令に前記割り当てられた論理的プロセッサ番号（ＬＰＮ） を付加する段階と、前記付加された命令放出時間および前記付加された論理的プ ロセッサ番号とともに、命令を複数の組に別々に記憶する段階であって、各組が 複数の別個の記憶領域を有し、少なくとも一組が前記プログラムの少なくとも１ つを含み、各組の前記別個の記憶領域が論理的プロセッサ番号に基づいている段 階と、 前記組の１つに対する前記別々に記憶された命令を論理的プロセッサ番号に基づ いて前記プロセッサ要素に選択的に接続する段階と、 前記各プロセッサ要素が最も早い第１の命令放出時間（ＩＦＴ）を有する各命令 を受け入れる段階であって、該プロセッサ要素が （ａ）前記命令によって識別された前記複数の共有の資源ロケーションの共有の 記憶ロケーションからの前記受け入れられた命令を処理するための入力データを 得る段階、 （ｂ）前記受け入れられた命令によって識別された前記複数の共有の資源ロケー ションの共有の記憶ロケーションに前記受け入れた命令を処理することに基づい た結果を記憶する段階、 （ｃ）すべての命令が処理されるまで、あらかじめ定められた順序で前記組の１ つからの次に受け入れられる命令に対して上述の段階（ａ）および（ｂ）を繰返 す段階 を実行することができる受け入れ段階 とを含むことを特徴とする並列処理方法。 ５１．前記命令放出時間および論理的プロセッサ番号を付加する前記段階に応答 して基本ブロックの実行セット（ＥＳ）を形成する段階を含み、所定の実行セッ ト内の任意所定の基本ブロックから他の実行セットの基本ブロックヘのブランチ がスタティックに最少にされる請求の範囲第５０項記載の並列処理方法。 ５２．前記インテリジェンス付加段階がスタティックの共有のコンテクスト・ス トレージ・マッピング（Ｓ−ＳＣＳＭ）情報を付加する段階を含み、前記処理段 階が前記命令のスタティックの共有のコンテクスト・ストレージ・マッピング情 報に対応する少なくとも１つの共有の記憶ロケーションを要求する各命令を処理 する段階を含み、各プログラムルーチンがその組の記憶ロケーションにアクセス できることに加えて他の手順レベルで少なくとも一組の共有の記憶ロケーション にアクセスすることができるようにした請求の範囲第５０項記載の並列処理方法 。 ５３．１つのプログラムであって、該プログラムが複数の単一エントリー単一エ グジット（ＳＥＳＥ）基本ブロック（ＢＢ）を有し、該各基本ブロックが命令の ストリームを含む１つのプログラム内の自然の同時的発生を並列処理するための 並列プロセッサシステムにおいて、前記複数の基本ブロックを受け入れ、各基本 ブロックに対する前記命令ストリーム内の前記自然の同時的発生を決定する手段 （１６０）であって、該決定された自然の同時的発生に応答して少なくとも命令 放出時間（ＩＦＴ）および論理的プロセッサ番号（ＬＰＮ）を各命令に付加する ことができ、任意所定の命令によって要求されるすべての処理資源が処理に先立 って割り当てられるようにする決定手段（１６０）と、 前記付加された命令放出時間および論理的プロセッサ番号を有する前記基本ブロ ックを受け入れ、該受け入れた命令を前記論理的プロセッサ番号に基づいて別々 に記憶するための記憶手段（６２０）と、 前記論理的プロセッサ番号に基づいて前記記憶手段に接続される複数のプロセッ サ要素（ＰＥ）であって、該各プロセッサ要素がその受け入れた命令を処理する ことができ、これら命令を処理する順序が最も早い命令放出時間を持つ命令が最 初に処理されるようになっているプロセッサ要素（ＰＥ） とを具備することを特徴とする並列プロセッサシステム。 ５４．前記決定手段がプログラムレベル情報（Ｓ−ＳＣＳＭ）を前記命令に付加 するための手段を有し、該情報が前記プログラム内の命令によって要求される相 対プログラムレベルを識別するために、前記各命令に対するレベル情報を含み、 複数組のレジスタが設けられ、該レジスタが前記各プログラムレベルと関連した 異なる組のレジスタを有し、前記プロセッサ要素がその受け入れた各命令を前記 受け入れられた命令によって識別された少なくとも一組のレジスタで処理するこ とができる請求の範囲第５３項記載の並列プロセッサシステム。 ５５．前記決定手段が前記付加された命令放出時間および論理的プロセッサ番号 を含む基本ブロックを実行セットに形成するための手段を有し、所定の実行セッ ト内の任意所定の基本ブロックからのこの実行セット外へのブランチをスタティ ックに最少にする請求の範囲第５３項記載の並列プロセッサシステム。 ５６．前記決定手段が各形成された実行セットにヘッダ情報を取り付けることが でき、該ヘッダが少なくとも（ａ）前記命令の始まりのアドレス （ｂ）実行セットの長さ を含む請求の範囲第５３項記載の並列プロセッサシステム。 ５７．前記命令を記憶するために前記実行セットを受け入れる複数のキャッシュ （１５２２）と、該キャッシュに接続され、各キャッシュに記憶された前記命令 を前記複数のプロセッサ要素（ＰＥ）に送り出すための手段（１５４４、１５６ ０、１５７０、６５０）と、前記キャッシュおよび前記送り出し手段に接続され 、命令の前記記憶および前記送り出しを制御するための制御手段であって、個々 の基本ブロックからのブランチを実行することができる制御手段（１５１２、１ ５１８、１５４８）とを有する記憶手段を含む請求の範囲第５５項記載の並列プ ロセッサシステム。 ５８．前記複数のプロセッサ要素のそれぞれが所定の命令を処理する際にコンテ クストフリーである請求の範囲第５３項記載の並列プロセッサシステム。 ５９．前記複数の共有の資源が複数のレジスタファイルと、複数の条件コードフ ァイルとを含み、これら複数のレジスタファイルおよび複数の条件コードファイ ルが前記記憶手段（６２０）とともに、前記命令の処理中、任意所定の命令に対 するあらゆる必要なコンテクスト情報を記憶することができる請求の範囲第５８ 項記載の並列プロセッサシステム。 ６０．１つのプログラムであって、該プログラムが複数の単一エントリー単一エ グジット（ＳＥＳＥ）基本ブロック（ＢＢ）を有し、該各基本ブロックが命令の ストリームを食む１つのプログラム内の自然の同時的発生を並列処理するための 並列プロセッサシステムにおいて、前記複数の基本ブロックを受け入れ、各基本 ブロックに対する前記命令ストリーム内の前記自然の同時的発生を決定する手段 （１６０）であって、該決定された自然の同時的発生に応答して少なくとも時間 およびプロセッサ情報を各命令に付加することができ、任意所定の命令によって 要求されるすべての処理資源が処理に先立って割り当てられるようにする決定手 段（１６０）と、前記付加された時間およびプロセッサ情報を有する前記基本ブ ロックを受け入れ、該受け入れた命令を記憶するための記憶手段（６２０）と、 複数のプロセッサ要素（ＰＥ）と、 前記複数のプロセッサ要素を前記記憶手段に選択的に接続するための手段（６５ ０）と、 複数の共有の資源（６６０）と、 前記複数のプロセッサ要素（ＰＥ）を前記複数の共有の資源（６６０）と選択的 に相互接続するための手段（６７０）とを具備し、 前記記憶手段は前記放出時間情報に基づいて最も早い放出時間を最初にという順 序で命令を前記接続手段を通じて前記プロセッサ要素に送り出すことができ、前 記プロセッサ要素は前記記憶手段（６２０）からの各受け入れた命令を処理する ことができ、かつ前記プロセッサ要素は前記各命令によって識別された共有の資 源に接続され、 前記命令に関係するすべての資源情報およびコンテクスト情報がが記複数の共有 の資源および前記記憶手段（６２０）の１つにそれぞれ記憶されるようにしたこ とを特徴とする並列プロセッサシステム。 ６１．前記決定手段がプログラムレベル情報を前記命令に付加するための手段を 有し、該情報が前記プログラム内の命令によって要求される相対プログラムレベ ルを識別するために、前記各命令に対するレベル情報を含み、前記共有の資源が 前記各プログラムレベルと関連した異なる組のレジスタを有し、前記プロセッサ 要素がその受け入れた各命令を前記受け入れられた命令によって識別された少な くとも一組のレジスタで処理することができる請求の範囲第６０項記載の並列プ ロセッサシステム。 ６２．前記決定手段が前記付加された命令放出時間および論理的プロセッサ番号 を含む基本ブロックを実行セットに形成するための手段を有し、所定の実行セッ ト内の任意所定の基本ブロックからのこの実行セット外へのブランチをスタティ ックに最少にする請求の範囲第６０項記載の並列プロセッサシステム。 ６３．前記決定手段が各形成された実行セットにヘッダ情報を取り付けることが でき、該ヘッダが少なくとも（ａ）前記命令の始まりのアドレス （ｂ）実行セットの長さ を含む請求の範囲第６２項記載の並列プロセッサシステム。 ６４．前記命令を記憶するために前記実行セットを受け入れる複数のキャッシュ （１５２２）と、該キャッシュに接続され、各キャッシュに記憶された前記命令 を前記複数のプロセッサ要素（ＰＥ）に送り出すための手段（１５４４、１５６ ０、１５７０、６５０）と、前記キャッシュおよび前記送り出し手段に接続され 、命令の前記記憶および前記送り出しを制御するための制御手段であって、個々 の基本ブロックからのブランチを実行することができる制御手段（１５１２、１ ５１８、１５４８）とを有する記憶手段を含む請求の範囲第６０項記載の並列プ ロセッサシステム。 ６５．前記決定手段がレベル情報を前記プログラム内に含まれる異なるプログラ ムレベルに関係する命令に付加するための手段を有し、前記各プロセッサ要素が その受け入れた各命令を前記各命令のレベル情報によって識別された一組の共有 の資源を使用して処理することができる請求の範囲第６０項記載の並列プロセッ サシステム。 ６６．前記複数のプロセッサ要素のそれぞれが所定の命令を処理する際にコンテ クストフリーである請求の範囲第６０項記載の並列プロセッサシステム。 ６７．前記複数の共有の資源が複数のレジスタファイルと、複数の条件コードフ ァイルとを含み、これら複数のレジスタファイルおよび複数の条件コードファイ ルが前記記憶手段（６２０）とともに、前記命令の処理中、任意所定の命令を処 理するのに必要なあらゆるコンテクストデータを記憶することができる請求の範 囲第６６項記載の並列プロセッサシステム。 ６８．１つのプログラムであって、該プログラムが複数の単一エントリー単一エ グジット（ＳＥＳＥ）基本ブロック（ＢＢ）を有し、該各基本ブロックが命令の ストリームを含む１つのプログラム内の自然の同時的発生を並列処理するための 並列プロセッサシステムにおいて、前記複数の基本ブロックを受け入れ、各基本 ブロックに対する前記命令ストリーム内の前記自然の同時的発生を決定する手段 （１６０）であって、該決定された自然の同時的発生に応答して時間、プロセッ サ、および資源情報を各命令に付加することができ、任意所定の命令によって要 求されるすべての処理資源が命令実行に先立って割り当てられるようにし、基本 ブロックを前記付加された命令放出時間および論理的プロセッサ番号を含む実行 セットに形成するための手段を有し、所定の実行セット内の任意所定の基本ブロ ックからのこの実行セット外へのブランチをスタティックに最少にする決定手段 （１６０）と、 前記付加された情報を有する前記実行セットを受け入れ、前記命令を記憶するた めの記憶手段（６２０）と、前記記憶手段に接続された複数のコンテクストフリ ープロセッサ要素と、 該複数のコンテクストフリープロセッサ要素に接続された複数の共有の資源とを 具備し、 前記プロセッサ要素は前記記憶手段からの各受け入れた命令を処理することがで き、かつ前記プロセッサ要素は前記各命令によって識別された共有の資源に接続 され、前記命令に関係するすべての資源情報およびコンテクスト情報がが記複数 の共有の資源および前記記憶手段の１つにそれぞれ記憶されるようにしたことを 特徴とする並列プロセッサシステム。 ６９．１つのプログラムにおけるサブルーチンレベル間のデータにアクセスする ためのシステムにおいて、前記プログラムを受け入れ、このプログラムに含まれ る命令アクセスの手順レベルを決定するための決定手段であって、各サブルーチ ンは異なる手順レベルと関連しており、前記プログラムのデータアクセスに含ま れるすべての命令に情報を付加することができ、該情報が少なくともデータアク セスの手順レベルを識別する決定手段と、 あらかじめ定められた数の共有の資源であって、該各共有の資源が互いに無関係 であり、かつ１つの手順レベルにのみ関連している共有の資源と、 前記プログラムの命令に作用して前記プログラムを処理するための処理手段 とを具備し、 該処理手段が前記情報によって識別された前記手順レベルに対応する前記複数の 共有の資源内の命令の全部を完全に処理することができ、かつ処理されているサ ブルーチンの手順レベルとは異なる手順レベルに対応する前記共有の資源の少な くとも１つに結果を記憶するか、または前記共有の資源の少なくとも１つから入 力データを得ることの少なくとも一方が行なえる ことを特徴とするデータアクセスシステム。 ７０．複数の使用者によって利用される複数のプログラムにおけるサブルーチン 間のデータにアクセスするためのシステムにおいて、 前記各プログラムを受け入れ、そこに含まれる命令のサブルーチンレベルを決定 するための決定手段であって、前記プログラムのそれぞれ内のデータアクセスに 含まれるすべての命令に第１の情報を付加することができ、該第１の情報が少な くとも呼レベルおよび被呼レベルを識別する決定手段（１６０）と、 前記決定手段からの前記第１の付加された情報を含む前記各プログラムを受け入 れ、少なくとも使用者コンテクストファイルを識別する前記プログラムの各命令 に第２の情報を付加するための付加手段（６２０）と、各使用者ごとに１つの複 数のコンテクストファイルであって、各コンテクストファイルがあらかじめ定め られた数の共有の資源を有し、各共有の資源が互いに独立である複数のコンテク ストファイル（６６０）と、前記各プログラムの命令に作用して前記各プログラ ムからの前記命令をあらかじめ定められた順序で処理するための処理手段（６２ ０、６４０） とを具備し、 前記処理手段が前記被呼手順レベルに対応するかつ前記第２の付加情報によって 識別されたコンテクストファイルに位置付けされた複数の識別された前記共有の 資源を使用して、前記命令のそれぞれを前記第１の付加情報に基づいて完全に処 理することができ、前記処理手段が前記命令を処理し終えたときに異なる手順レ ベルに対応する共有の資源の少なくとも１つの資源に前記第１の付加情報に基づ いて結果を記憶することができる ことを特徴とするデータアクセスシステム。 ７１．１つのプログラム内に含まれる単一エントリー単一エグジット（ＳＥＳＥ ）基本ブロック（ＢＢ）においてブランチを実行するためのシステムにおいて、 前記プログラムを受け入れてこのプログラムの前記各基本ブロック内のブランチ 命令を決定するための決定手段であって、該ブランチ命令に命令放出時間を付加 することができる決定手段（６２０）と、 前記各基本ブロックの命令に作用してこれら命令を処理するための処理手段（６ ２０、６４０）と、前記基本ブロックの前記ブランチ命令に作用して前記処理手 段が前記基本ブロックのブランチでない最後の実行命令を処理しているときと同 じ時間中、前記ブランチ命令の実行を完了し、前記ブランチ命令の実行が前記シ ステムによる前記プログラムの全処理時間をスピードアップするために前記基本 ブロックの前記命令の実行と並行して生ずるようにする手段（６２０、１５４８ ）とを具備することを特徴とするブランチ実行システム。 ７２．複数の使用者によって利用される複数のプログラム内の単一エントリー単 一エグジット（ＳＥＳＥ）基本ブロック（ＢＢ）においてブランチを実行するた めのシステムにおいて、 前記各プログラムを受け入れて各プログラムの前記各基本ブロック内のブランチ 命令を決定するための決定手段であって、該ブランチ命令に命令放出時間を付加 することができる決定手段（１６０）と、 前記各プログラムの前記各基本ブロックの命令に作用して前記プログラムを処理 するための処理手段（６２０、６４０）と、 前記基本ブロックの前記ブランチ命令に作用して前記処理手段が所定のプログラ ムに対する前記基本ブロックのブランチでない最後の実行命令を処理していると きと同じ時間中、前記ブランチ命令の実行を完了し、前記ブランチ命令の実行が 前記基本ブロックの前記命令の実行と並行して生ずるようにし、前記システムに よる前記全プログラムの全処理スループットを増大させるようにする手段（６２ ０、１５４８） とを具備することを特徴とするブランチ実行システム。 ７３．異なる使用者の複数のプログラムを処理するためのマルチプロセッサシス テムにおいて、それぞれが前記プログラムの１つに作用してこの１つのプログラ ムの前記各命令に情報をダイナミックに割り当て、該情報が前記１つのプログラ ムに対する少なくとも使用者コンテクストファイルを識別する複数の論理資源ド ライバ（ＬＲＤ）と、 各組が所定のコンテクストファイルに割り当てられる複数組の共有の資源（６６ ０）と、 前記複数組の共有資源に接続され、かつ前記複数の論理資源ドライバからあらか じめ定められた順序で命令を受け入れて前記プログラムを処理するための複数の プロセッサ要素（ＰＥ）であって、該各プロセッサ要素はコンテクストフリーで あり、かつ前記命令を処理するのに必要な全てのデータにアクセスするために処 理されている命令に取り付けられた前記使用者コンテクスト情報によって識別さ れた共有資源の組と選択的に相互接続される複数のプロセッサ要素（ＰＥ） とを具備することを特徴とするマルチプロセッサシステム。 ７４．低レベル命令の少なくとも１つのストリームであって、各ストリームが複 数の単一エントリー単一エグジット基本ブロックを有するストリームを処理する ための並列プロセッサシステムにおいて、 複数の個々のプロセッサ要素と、 前記命令を受け入れ、前記命令を記憶し、前記命令を選択されたプロセッサ要素 に送り出すための少なくとも１つの論理資源ドライバと、 前記複数のプロセッサ要素を前記論理資源ドライバと接続し、任意の前記論理資 源ドライバからの命令を任意のプロセッサ要素に転送するための手段と、複数の 共有の記憶資源と、 前記各プロセッサ要素を前記複数の共有の記憶資源の任意の１つと接続し、前記 各プロセッサ要素が前記命令の処理中に、前記共有の記憶資源の任意の１つにア クセスできるようにする手段 とを具備することを特徴とする並列プロセッサシステム。 ７５．複数の使用者のプログラムに含まれる低レベル命令の複数のストリームで あって、各ストリームが複数の単一エントリー単一エグジット基本ブロックを有 するストリームを複数のプロセッサ要素において並列処理するための方法におい て、 前記プログラムの各基本ブロックにおける命令内に存在する自然の同時的発生を 表わすインテリジェンスをスタティックに付加する段階であって、各プログラム に対する該インテリジェンス付加段階が、 （ａ）各基本ブロック内の各命令の資源要求を確認して各基本ブロックにおける 自然の同時的発生を決定する段階、 （ｂ）命令間の論理資源の依存性を識別する段階、（ｃ）前記複数の基本ブロッ クのそれぞれにおける前記命令のそれぞれごとに最も早い可能な命令放出時間を 決定する段階、 （ｄ）一連の命令放出時間を表わす情報を命令ストリームに付加する段階、 （ｅ）前記プログラムのそれぞれに対しすべての基本ブロックが処理されるまで 段階（ａ）乃至（ｄ）を繰返す段階 からなるインテリジェンス付加段階と、複数のプロセッサ要素で前記プログラム を実行するためスタティックに付加されたインテリジェンスを有する命令を処理 する段階 とを含むことを特徴とする並列処理方法。 ７６．複数の使用者のプログラムに含まれる低レベル命令の複数のストリームで あって、各ストリームが複数の単一エントリー単一エグジット本ブロックを有す るストリーム内の自然の同時的発生を複数のプロセッサ要素において並列処理す るための方法において、前記プログラムの各基本ブロックにおける命令内に存在 する自然の同時的発生を表わすインテリジェンスをスタティックに付加する段階 と、 前記プログラムに対しスタティックに付加されたインテリジェンスを有する命令 を処理する段階であって、該処理段階が、 （ａ）前記命令を論理資源ドライバに送出し、使用者の前記各プログラムを異な る論理資源ドライバに割り当てる段階、 （ｂ）命令放出時間に基づいたあらかじめ定められた順序で前記論理資源ドライ バからの命令を選択する段階、 （ｃ）選択された命令を論理的プロセッサ番号に基づいて論理資源ドライバのキ ューに記憶する段階、（ｄ）各命令に対してダイナミックな共有のコンテクスト ・ストレージ・マッピング情報を発生する段階、（ｅ）各論理資源ドライバのキ ューをプロセッサ要素に選択的に接続し、前記キューを、各キューからの最も早 い命令放出時間を有する１つの命令が最初に所定のプロセッサ要素に送り出され るように、あらかじめ定められた順序で接続する段階、 （ｆ）前記各接続されたプロセッサ要素の各キューからの前記１つの命令を処理 する段階、 （ｇ）前記ダイナミックな共有のコンテクスト・ストレージ・マッピング情報に よって識別されたコンテクストファイルにおける前記命令により識別された共有 の記憶ロケーションからの前記送り出された命令を処理するための入力データを 得る段階、 （ｈ）前記命令に含まれる前記ダイナミックな情報によって識別された共有の記 憶ロケーションの前記送り出された命令を処理した結果を記憶する段階、（ｉ） すべての前記プログラムに対する前記複数の基本ブロックのそれぞれにおけるす べての命令が処理されるまで、段階（ａ）乃至（ｈ）を繰返す段階からなる処理 段階 とを含むことを特徴とする並列処理方法。 ７７．複数の単一エントリー単一エクジット基本ブロックを有し、かつ自然の同 時的発生を有する命令のストリームを、複数のプロセッサ要素を有する並列プロ セッサシステムにおいて並列処理するための方法において、前記命令ストリーム 内の自然の同時的発生を決定する段階と、 前記自然の同時的発生の決定に応答して各命令ストリームにインテリジェンスを 付加する段階であって、該付加されたインテリジェンスが各命令に対する少なく とも命令放出時間および論理的プロセッサ番号を表わすインテリジェンス付加段 階と、 前記複数のプロセッサ要素において前記付加されたインテリジェンスを有する命 令を処理する段階であって、前記複数のプロセッサ要素のそれぞれが最も早い命 令放出時間を有する命令で始まる命令放出時間に従って命令を受け入れる処理段 階 とを含むことを特徴とする並列処理方法。 ７８．各プログラムが複数の単一エントリー単一エグジット基本ブロックを有し 、該基本ブロックのそれぞれが命令のストリームを有する異なる使用者の複数の プログラムを複数のプロセッサ要素を有するシステムにおいて並列処理するため の方法において、 前記各プログラムにおける命令間の自然の同時的発生を決定する段階と、 前記自然の同時的発生の決定に応答して前記基本ブロックにインテリジェンスを 付加する段階であって、該付加されたインテリジェンスが少なくとも命令放出時 間および論理的プロセッサ番号を表わすインテリジェンス付加段階と、 前記複数のプロセッサ要素において前記付加されたインテリジエンスを有する命 令を処理する段階であって、前記複数のプロセッサ要素のそれぞれが最も早い命 令放出時間を有する命令で始まる命令放出時間に従って命令を受け入れる処理段 階 とを含むことを特徴とする並列処理方法。 ７９．当該並列プロセッサシステムにおける複数のプログラムに含まれる低レベ ル命令の複数のストリームであって、各ストリームが複数の単一エントリー単一 エグジット基本ブロックを有するストリームを処理するための並列プロセッサシ ステムにおいて、 検出された自然の同時的発生に応答して命令ストリームにインテリジェンスを付 加するための手段（１６０）と、 複数のコンテクストファイルであって、各コンテクストファイルが前記複数のプ ログラムの１つに割り当てられ、かつ各コンテクストファイルが複数のレジスタ 資源を有する複数のコンテクストファイルと、複数の論理資源ドライバであって 、各論理資源ドライバが前記複数のコンテクストファイルの１つに割り当てられ 、かつ各論理資源ドライバが前記インテリジェンス付加手段からの前記少なくと も１つの割り当てられたプログラムのプログラム命令ストリームに対応する前記 基本ブロックを受け入れて各基本ブロックの命令を記憶し、前記各論理資源ドラ イバがさらに前記各命令に情報を付加することができ、該付加された情報が前記 各論理資源ドライバ内に含まれるプログラムに割り当てられたコンテクストファ イルの識別子を含む複数の論理資源ドライバと、 複数の個々のプロセッサ要素と、 前記複数のプロセッサ要素を前記複数の論理資源ドライバに接続し、前記各論理 資源ドライバからの前記命令を個々に割り当てられたプロセッサ要素に転送する ための手段と、 前記プロセッサ要素のそれぞれを前記複数のコンテクストファイルの任意の１つ と接続し、前記各プロセッサ要素が、前記プログラムの命令の処理中に、前記付 加された情報によって識別されるプログラムのコンテクストファイルにおいて、 前記付加されたインテリジェンスによって識別される一組の資源にアクセスでき るようにするための第１の手段と、 複数のメモリロケーション（６１０）と、前記論理資源ドライバを含み、前記プ ロセッサ要素のそれぞれを前記複数のメモリロケーションの任意の１つと接続し 、前記各プロセッサ要素が前記各命令の処理中に前記メモリロケーションにアク セスできるようにするための第２の手段 とを具備することを特徴とする並列プロセッサシステム。 ８０．複数のプログラムに含まれる低レベル命令の複数のストリームであって、 各ストリームが複数の単一エントリー単一エグジット基本ブロックを有するスト リームを処理するための並列プロセッサシステムにおいて、前記命令ストリーム にインテリジェンスをスタティックに加えるための手段であって、該加えられた インテリジェンスが前記命令に対するサブルーチン情報を含み、前記各プログラ ム内に含まれる相対サブルーチンレジスタアクセスを特定するものであるインテ リジェンス付加手段と、 複数のコンテクストファイル（６６０）であって、各コンテクストファイルが前 記複数のプログラムの１つに割り当てられ、かつ各コンテクストファイルが前記 各サブルーチンプログラムレベルに対して一組のレジスタ資源を持つ複数のレジ スタ資源を有し、該各組の資源が異なるサブルーチンレベルで識別される複数の コンテクストファイルと、 複数の論理資源ドライバであって、各論理資源ドライバが前記複数のコンテクス トファイルの１つに割り当てられ、かつ各論理資源ドライバが前記インテリジェ ンス付加手段からの前記割り当てられたプログラムのプログラム命令ストリーム に対応する前記基本ブロックを受け入れて、前記命令を記憶し、各基本ブロック の前記命令を前記命令放出時間の順序で取出し、そして前記命令を、各命令に対 する論理的プロセッサ番号に従って送出するようになっている複数の論理資源ド ライバと、複数の個々のプロセッサ要素と、 前記複数のプロセッサ要素を前記複数の論理資源ドライバに接続し、前記各論理 資源ドライバからの前記命令を、あらかじめ定められた順序で、個々に割り当て られたプロセッサ要素に転送し、前記各プロセッサ要素が前記転送された命令を 処理することができるようにするための手段と、 前記プロセッサ要素のそれぞれを前記複数のコンテクストファイルの任意の１つ と接続し、各プロセッサ要素が前記プログラムの命令の処理中にプログラムのコ ンテクストファイルの複数のレジスタおよび条件コード記憶装置の任意のものに アクセスできるようにするための第１の手段（６７０） とを具備することを特徴とする並列プロセッサシステム。 ８１．異なる使用者の複数のプログラムを処理するためのマルチプロセッサシス テムにおいて、それぞれが前記プログラムの少なくとも１つに作用してこの１つ のプログラムの命令に情報をダイナミックに割り当て、該情報が前記１つのプロ グラムに対する少なくとも使用者コンテクストファイルを識別する複数の論理資 源ドライバと、 各組が所定のコンテクストファイルに割り当てられる複数組の共有の資源と、 前記複数組の共有資源に接続され、かつ前記論理資源ドライバに接続され、あら かじめ定められた順序で命令を受け入れて前記プログラムを処理するための複数 のプロセッサ要素であって、前記各論理資源ドライバは命令を任意のプロセッサ 要素に送ることができ、該各プロセッサ要素は前記命令を処理するのに必要な全 てのデータにアクセスするために処理されている命令に取り付けられた前記使用 者コンテクスト情報によって識別された共有資源の組と選択的に相互接続される 複数のプロセッサ要素 とを具備することを特徴とするマルチプロセッサシステム。
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