CN1298049C - 一种图形引擎芯片及其应用方法 - Google Patents
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Abstract
一种图形引擎芯片及其应用方法：绘图命令缓冲区、调度器、图形处理引擎、显示存储区、显示控制器和显示器依次相连后，通过绘图命令缓冲区与集成电路中的处理器相连，其中，绘图命令缓冲区接收集成电路中的处理器发送的携带时间间隔控制信息的绘图指令并存储；调度器提取绘图命令缓冲区所存储的绘图指令，根据绘图指令携带的时间间隔控制信息确定执行绘图指令的时间，在绘图指令执行时间到时时将绘图指令发送给图形处理引擎；图形处理引擎执行接收到的绘图指令，修改显示存储区当前所存储的绘图数据；显示存储区存储所修改的绘图数据，通过显示控制器将所存储的绘图数据发送给显示器；显示器根据绘图数据显示图形。
Description
技术领域
本发明涉及集成电路中的芯片制造技术，特别涉及一种图形引擎芯片及其应用方法。
背景技术
目前，图形引擎芯片使用在集成电路中，帮助集成电路中的处理器，如中央处理器(CPU)加速绘图处理。在集成电路中使用的图形引擎芯片的结构如图1所示，该芯片包括：绘图指令缓冲区(GE CMD FIFO)100、图形处理引擎(GE)101、显示存储区(Display Memory)102、显示控制器(DisplayController)103、显示器(Displayer)104、图形处理引擎存储区(GE Memory)105和直接存储器存储(DMA)控制器106。其中，GE CMD FIFO100、GE101、Display Memory102、Display Controller103和Displayer104依次相连；GEMemory105和DMA控制器106相连接后，GE Memory105的另一端连接到GE101上，DMA控制器106的另一端连接到Display Memory 102上。
当集成电路要进行绘图处理时，如图2所示，图2为现有技术应用图形引擎芯片的方法流程图：
步骤200、集成电路中的处理器向GE CMD FIFO 100发送绘图指令。
步骤201、GE CMD FIFO100接收该绘图指令并存储。
GE CMD FIFO100是一个先进先出的缓冲区。
步骤202、GE101空闲，从GE CMD FIFO100中按照先后顺序提取最先存储在GE CMD FIFO100的绘图指令。
步骤203、GE101执行该绘图指令，按照该绘图指令修改DisplayMemory102的绘图数据，达到改变当前所显示图形的目的。
当GE101执行该绘图指令时，要进行大量的运算，这就需要GEMemory105对GE101中的绘图数据进行缓存。
步骤204、Display Memory102存储修改后的绘图数据，通过DisplayController103的控制，把所存储的绘图数据输出给Displayer104。
步骤205、Displayer104根据接收到的绘图数据显示图形。
当Display Memory102和GE101之间需要传输大量绘图数据的时候并且在GE101对绘图数据处理的同时，也可以采用DMA控制器106控制绘图数据的传输，使绘图数据从GE Memory105、再通过DMA控制器106传输到Display Memory102中。这样，就可以节省GE101在两个Memory之间搬运数据的时间。
从目前的图形引擎芯片及其应用可以看出，集成电路中的处理器发送的绘图指令中没有携带时间信息值，GE CMD FIFO100按照接收绘图指令的时间先后依次将绘图指令进行存储，相应地，GE101每一次执行的绘图指令为最先存储在GE CMD FIFO100的绘图指令。当集成电路完成绘图过程时，需要图形引擎芯片按照确定的时间间隔执行多次绘图指令，而多次绘图指令之间执行的时间间隔图形引擎芯片无法控制，只能由集成电路的处理器控制发送多次绘图指令的时间间隔，从而达到控制多次绘图指令执行时间的目的。因此，为了让GE按照设定的时间点依次执行绘图过程中的各个绘图指令，在绘图过程中不中断绘图，需要集成电路中的处理器控制每次绘图指令执行之时间间隔，及时发送绘图指令，这样就增加了对集成电路中的处理器的中断，降低了集成电路中的处理器工作效率。
综上所述，目前的图形引擎芯片及其应用存在着以下缺点：1、会造成与图形引擎芯片连接的集成电路中的处理器，如CPU响应图形引擎芯片的频次较为频繁，并且增加了集成电路中的处理器的负荷；2、造成图形引擎芯片绘图的时刻精度取决于集成电路中的处理器响应时间，不容易精确控制整个绘图过程。
发明内容
有鉴于此，本发明的主要目的在于一方面提供一种图形引擎芯片，该芯片能够在实现绘图的过程中，不仅不受集成电路中的处理器响应时间的影响，而且能够提高绘图的时刻精度。
本发明的另一方面提供一种图形引擎芯片的应用方法，该方法能够在实现绘图的过程中，不仅不受集成电路中的处理器响应时间的影响，而且能够提高绘图的时刻精度。
根据上述目的，本发明的技术方案是这样实现的：
一种图形引擎芯片，该芯片包括：绘图命令缓冲区、图形处理引擎、显示存储区、显示控制器、显示器，该芯片还包括调度器，绘图命令缓冲区、调度器、图形处理引擎、显示存储区、显示控制器和显示器依次相连后，通过绘图命令缓冲区与集成电路中的处理器相连，其中，
绘图命令缓冲区接收集成电路中的处理器发送的携带时间间隔控制信息的绘图指令并存储；调度器提取绘图命令缓冲区所存储的绘图指令，根据绘图指令携带的时间间隔控制信息确定执行绘图指令的时间，在绘图指令执行时间到时时将绘图指令发送给图形处理引擎；图形处理引擎执行接收到的绘图指令，修改显示存储区当前所存储的绘图数据；显示存储区存储所修改的绘图数据，通过显示控制器将所存储的绘图数据发送给显示器；显示器根据绘图数据显示图形。
该芯片还包括与图形处理引擎相连接的图形处理引擎存储区，用于对图形处理引擎执行绘图指令时产生的绘图数据进行缓存。
该芯片还包括直接存储器控制器，该直接存储器控制器连接在图形处理引擎存储区和显示存储区之间，用于在图形处理引擎对绘图数据处理的同时，控制传输图形处理引擎存储区和显示存储区之间的绘图数据。
所述集成电路中的处理器发送的绘图指令为一个或一个以上，包含在绘图指令队列中发送给绘图命令缓冲区。
一种权利要求1所述图形引擎芯片的应用方法，该方法包括：
A、集成电路中的处理器给图形引擎芯片发送携带了时间间隔控制信息的绘图指令；
B、所述图形引擎芯片根据绘图指令携带的时间间隔控制信息确定执行绘图指令的时间；
C、等待执行绘图指令的时间到时时，执行绘图指令。
所述时间间隔控制信息为时间戳。
步骤B所述确定执行绘图指令的时间的过程为：
图形引擎芯片的调度器根据绘图指令携带的时间间隔控制信息确定执行绘图指令的时间。
步骤C所述执行绘图指令的过程为：
在绘图指令执行时间到时时图形引擎芯片的调度器将绘图指令发送给图形引擎芯片的图形处理引擎；
图形引擎芯片的图形处理引擎执行接收到的绘图指令，修改图形引擎芯片的显示存储区当前所存储的绘图数据；
图形引擎芯片的显示存储区存储所修改的绘图数据，通过图形引擎芯片的显示控制器将所存储的绘图数据发送给图形引擎芯片的显示器；
图形引擎芯片的显示器根据绘图数据显示图形。
步骤A所述的绘图指令为一个或一个以上，包含在绘图指令队列中发送。
从上述方案可以看出，本发明在现有技术中的图形引擎芯片内部引入调度器(Sequencer)，并且在图形引擎芯片所要执行的绘图指令中增加时间间隔控制信息，从而可以使集成电路中的处理器可以向GE CMD FIFO发送包含多个绘图指令的绘图指令队列，图形引擎芯片中的Sequencer对GE CMDFIFO接收到绘图指令队列中的多个绘图指令进行调度，根据不同绘图指令携带的时间间隔控制信息，指示GE在相应时间点上执行相应的绘图指令。因此，本发明提供的图形引擎芯片及其应用方法可以不受集成电路中的处理器响应时间的影响，减少集成电路中的处理器响应图形引擎芯片的频次，提高集成电路中的处理器的工作效率。更进一步地，由于本发明由图形引擎芯片中的Sequencer来控制图形引擎芯片执行各个绘图指令的时间，从而使图形引擎芯片绘图的时刻精度不需要取决于集成电路中的处理器响应时间，提高绘图的时刻精度。
附图说明
图1为现有技术的图形引擎芯片的结构图；
图2为现有技术应用图形引擎芯片的方法流程图；
图3为本发明的图形引擎芯片的结构图；
图4为本发明应用图形引擎芯片的方法流程图。
具体实施方式
为了使本发明的目的、技术方案和优点更加清楚明白，以下举具体实施例并参照附图，对本发明进行进一步详细说明。
本发明提供的图形引擎芯片的结构图如图3所示，该图形引擎芯片包括：GE CMD FIFO100、Sequencer300、GE101、Display Memory102、DisplayController103、Displayer104、GE Memory105和DMA控制器106。其中，GE CMD FIFO100、Sequencer300、GE101、Display Memory102、DisplayController103和Displayer104依次相连；GE Memory105和DMA控制器106相连接后，GE Memory105的另一端连接到GE 101上，DMA控制器106的另一端连接到Display Memory102上。
集成电路中的处理器，如CPU给图形引擎芯片中的GE CMD FIFO100发送绘图指令队列，该队列中包含完成本次绘图的多个绘图指令并且每个绘图指令都具有时间间隔控制信息；GE CMD FIFO100接收到绘图指令队列后进行存储；Sequencer300从GE CMD FIFO100提取绘图指令队列中的绘图指令，根据各个绘图指令携带的时间间隔控制信息对绘图指令进行调度，指示GE101按照绘图指令的执行时间完成该绘图指令；GE101根据Sequencer300中的调度依次执行绘图指令队列中的绘图指令，依次修改DisplayMemory102中的绘图数据；Display Memory102依次存储所修改的绘图数据，通过Display Controller103的控制把所存储的绘图数据输出给Displayer104；Displayer104根据接收到的绘图数据显示图形。
当GE101依次执行绘图指令队列中的绘图指令时，要进行大量的运算，这就需要GE Memory105对GE101中的数据进行缓存。
当Display Memory102和GE101之间需要传输大量绘图数据的时候并且在GE101对绘图数据处理的同时，也可以采用DMA控制器106控制绘图数据的传输，使绘图数据从GE Memory105、再通过DMA控制器106传输到Display Memory102中。这样，就可以节省GE101在两个Memory之间搬运数据的时间。
从图3中可以看出，本发明在现有技术图形引擎芯片中的GE CMDFIFO100和GE101之间增加了Sequencer300并且在绘图指令中携带了标识执行该绘图指令时间点的时间间隔控制信息，从而使Sequencer300对GECMD FIFO100接收到的绘图指令进行调度，GE101在执行绘图指令时，根据该绘图指令的执行时间点进行执行。这样，集成电路中的处理器就可以将本次绘图过程中要执行的多个绘图指令包含在一个绘图指令队列中发送给图形引擎芯片中的GE CMD FIFO100，由图形引擎芯片中的Sequencer300根据每个绘图指令携带的时间间隔控制信息调度绘图指令队列中的绘图指令，确定绘图指令队列中的绘图指令执行的先后顺序以及所执行的时间点，从而由GE101按照Sequencer300的调度结果依次按照绘图指令执行的时间点执行绘图指令队列中的绘图指令，完成整个绘图过程。
由于集成电路中的处理器就可以将要执行的多个绘图指令包含在一个绘图指令队列中，而不需要按照绘图指令执行的时间顺序以及时间间隔依次发送绘图指令给图形引擎芯片的GE CMD FIFO100，从而使集成电路中的处理器减少了响应图形引擎芯片的频次，降低了中断次数，提高了工作效率。
图4为本发明应用图形引擎芯片的方法流程图，其具体步骤为：
步骤400、集成电路中的处理器向图形引擎芯片的GE CMD FIFO100发送包含有多个绘图指令的绘图指令队列，每个绘图指令携带有时间间隔控制信息。
本发明所述的时间间隔控制信息可以为执行绘图指令的时间点。
步骤401、图形引擎芯片的GE CMD FIFO100接收该绘图指令队列并存储。
步骤402、图形引擎芯片的Sequencer300提取该绘图指令队列，根据该绘图指令队列中各个绘图指令携带的时间间隔控制信息确定每个绘图指令执行的时间点，在相应的时间点调度图形引擎芯片的GE101执行相应的绘图指令。
步骤403、图形引擎芯片的GE101按照图形引擎芯片的Sequencer300的调度依次执行该绘图指令队列的绘图指令，按照绘图指令依次修改图形引擎芯片的Display Memory102所保存的绘图数据。
当图形引擎芯片的GE101执行该绘图指令时，要进行大量的运算，这就需要图形引擎芯片的GE Memory105对图形引擎芯片的GE101中的数据进行缓存。
步骤404、图形引擎芯片的Display Memory102存储修改后的绘图数据，通过图形引擎芯片的Display Controller103把所存储的绘图数据输出给图形引擎芯片的Displayer104。
步骤405、图形引擎芯片的Displayer104根据接收到的绘图数据显示图形。
当图形引擎芯片执行完本次绘图指令队列中的所有绘图指令后，可以向集成电路中的处理器发送获取绘图指令队列请求，集成电路中的处理器响应图形引擎芯片，给图形引擎芯片的GE CMD FIFO100再次发送绘图指令队列，图形引擎芯片再次按照图4所述的过程执行。这样，集成电路中的处理器可以大大降低响应图形引擎芯片的频次。
由于绘图指令队列中的每个绘图指令都携带有时间间隔控制信息，Sequencer300根据该绘图指令队列中每个绘图指令携带的时间间隔控制信息确定每个绘图指令执行的时间点，在相应的时间点调度GE101执行相应的绘图指令。因此，图形引擎芯片可以精确的控制整个绘图过程中的绘图时刻。
动画是由一组图形画面定时播放形成的，本发明的图形引擎芯片的结构非常适合应用在动画的播放。以下举具体实施例说明本发明提供的图形引擎芯片在移动多媒体设备中的应用，使用本发明提供的方法实现动画播放。
在移动多媒体设备中，移动多媒体设备的处理器任务通常很多，无法再应付图形处理，所以需要增加图形引擎芯片应付图形处理。
当移动多媒体设备进行动画播放时，动画播放可以看作是依次按照设定的时间执行了多个绘图命令，整个过程为：首先，移动多媒体设备的处理器将本次执行动画播放的绘图指令携带时间间隔控制信息后，即携带时间戳后包含在绘图指令队列发送给图形引擎芯片中的GE CMD FIFO100，移动多媒体设备的处理器执行完该步骤后，就可以去处理移动多媒体设备的其他指令了；其次，图形引擎芯片的Sequencer300提取该绘图指令队列，根据该绘图指令队列中各个绘图指令携带的时间间隔控制信息确定每个绘图指令执行的时间点，等待每个绘图指令执行的时间到时后，将该绘图指令发送到GE101中；再次，GE101执行接收到的该绘图指令，将处理后的绘图数据保存在Display Memory102；最后，Display Memory102通过DisplayController103控制所保存的绘图数据在Displayer104中以图形的形式显示出来。
本发明所述的图形引擎芯片可以应用在计算机、个人数字助理(PDA)、移动终端等具有Displayer并且需要绘图处理的电子设备上。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所做的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (9)
1、一种图形引擎芯片，该芯片包括：绘图命令缓冲区、图形处理引擎、显示存储区、显示控制器、显示器，其特征在于，该芯片还包括调度器，绘图命令缓冲区、调度器、图形处理引擎、显示存储区、显示控制器和显示器依次相连后，通过绘图命令缓冲区与集成电路中的处理器相连，其中，
绘图命令缓冲区接收集成电路中的处理器发送的携带时间间隔控制信息的绘图指令并存储；调度器提取绘图命令缓冲区所存储的绘图指令，根据绘图指令携带的时间间隔控制信息确定执行绘图指令的时间，在绘图指令执行时间到时时将绘图指令发送给图形处理引擎；图形处理引擎执行接收到的绘图指令，修改显示存储区当前所存储的绘图数据；显示存储区存储所修改的绘图数据，通过显示控制器将所存储的绘图数据发送给显示器；显示器根据绘图数据显示图形。
2、如权利要求1所述的芯片，其特征在于，该芯片还包括与图形处理引擎相连接的图形处理引擎存储区，用于对图形处理引擎执行绘图指令时产生的绘图数据进行缓存。
3、如权利要求2所述的芯片，其特征在于，该芯片还包括直接存储器控制器，该直接存储器控制器连接在图形处理引擎存储区和显示存储区之间，用于在图形处理引擎对绘图数据处理的同时，控制传输图形处理引擎存储区和显示存储区之间的绘图数据。
4、如权利要求1所述的芯片，其特征在于，所述集成电路中的处理器发送的绘图指令为一个或一个以上，包含在绘图指令队列中发送给绘图命令缓冲区。
5、一种权利要求1所述图形引擎芯片的应用方法，其特征在于，该方法包括：
A、集成电路中的处理器给图形引擎芯片发送携带了时间间隔控制信息的绘图指令；
B、所述图形引擎芯片根据绘图指令携带的时间间隔控制信息确定执行绘图指令的时间；
C、等待执行绘图指令的时间到时时，执行绘图指令。
6、如权利要求5所述的应用方法，其特征在于，所述时间间隔控制信息为时间戳。
7、如权利要求5所述的应用方法，其特征在于，步骤B所述确定执行绘图指令的时间的过程为：
图形引擎芯片的调度器根据绘图指令携带的时间间隔控制信息确定执行绘图指令的时间。
8、如权利要求5所述的应用方法，其特征在于，步骤C所述执行绘图指令的过程为：
在绘图指令执行时间到时时图形引擎芯片的调度器将绘图指令发送给图形引擎芯片的图形处理引擎；
图形引擎芯片的图形处理引擎执行接收到的绘图指令，修改图形引擎芯片的显示存储区当前所存储的绘图数据；
图形引擎芯片的显示存储区存储所修改的绘图数据，通过图形引擎芯片的显示控制器将所存储的绘图数据发送给图形引擎芯片的显示器；
图形引擎芯片的显示器根据绘图数据显示图形。
9、如权利要求5所述的应用方法，其特征在于，步骤A所述的绘图指令为一个或一个以上，包含在绘图指令队列中发送。
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Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012037735A1 (en) * | 2010-09-26 | 2012-03-29 | Mediatek Singapore Pte. Ltd. | Method for performing video processing based upon a plurality of commands, and associated video processing circuit |
| CN103164839B (zh) | 2013-03-07 | 2019-06-21 | 华为技术有限公司 | 一种绘图方法、装置及终端 |
| US11295506B2 (en) * | 2015-09-16 | 2022-04-05 | Tmrw Foundation Ip S. À R.L. | Chip with game engine and ray trace engine |
| US11301951B2 (en) | 2018-03-15 | 2022-04-12 | The Calany Holding S. À R.L. | Game engine and artificial intelligence engine on a chip |
| US11625884B2 (en) | 2019-06-18 | 2023-04-11 | The Calany Holding S. À R.L. | Systems, methods and apparatus for implementing tracked data communications on a chip |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005849A (en) * | 1997-09-24 | 1999-12-21 | Emulex Corporation | Full-duplex communication processor which can be used for fibre channel frames |
| US6460096B1 (en) * | 1999-08-25 | 2002-10-01 | Daimlerchrysler Corporation | Automatic serial bus transmission sequencer |
| US20030188625A1 (en) * | 2000-05-09 | 2003-10-09 | Herbert Tucmandl | Array of equipment for composing |
| US20050050302A1 (en) * | 2003-08-06 | 2005-03-03 | Thomas Henkel | Sequencer unit with instruction buffering |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5021945A (en) * | 1985-10-31 | 1991-06-04 | Mcc Development, Ltd. | Parallel processor system for processing natural concurrencies and method therefor |
| US4847755A (en) * | 1985-10-31 | 1989-07-11 | Mcc Development, Ltd. | Parallel processing method and apparatus for increasing processing throughout by parallel processing low level instructions having natural concurrencies |
| JP2000141811A (ja) * | 1998-11-11 | 2000-05-23 | Nec Corp | プリンタシステム |
| US6976150B1 (en) * | 2000-04-06 | 2005-12-13 | The Board Of Governors For Higher Education, State Of Rhode Island And Providence Plantations | Resource flow computing device |
| JP2003030641A (ja) * | 2001-07-19 | 2003-01-31 | Nec System Technologies Ltd | 描画装置とその並列描画方法、及び並列描画プログラム |
| JP3866072B2 (ja) * | 2001-10-10 | 2007-01-10 | 大日本スクリーン製造株式会社 | ラスタライズ処理装置、ラスタライズ処理方法、および記録媒体並びにプログラム |
| US7466316B1 (en) * | 2004-12-14 | 2008-12-16 | Nvidia Corporation | Apparatus, system, and method for distributing work to integrated heterogeneous processors |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6005849A (en) * | 1997-09-24 | 1999-12-21 | Emulex Corporation | Full-duplex communication processor which can be used for fibre channel frames |
| US6460096B1 (en) * | 1999-08-25 | 2002-10-01 | Daimlerchrysler Corporation | Automatic serial bus transmission sequencer |
| US20030188625A1 (en) * | 2000-05-09 | 2003-10-09 | Herbert Tucmandl | Array of equipment for composing |
| US20050050302A1 (en) * | 2003-08-06 | 2005-03-03 | Thomas Henkel | Sequencer unit with instruction buffering |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1649130A (zh) | 2005-08-03 |
| US20060248543A1 (en) | 2006-11-02 |
| US7671863B2 (en) | 2010-03-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| C17 | Cessation of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20070131 Termination date: 20120308 |