CN1306594C - 一种图形引擎芯片及其应用方法 - Google Patents

Abstract

一种图形引擎芯片及其应用方法，该图形引擎芯片包括：各个处理通道的绘图命令缓冲区接收集成电路中的处理器发送的携带时间间隔控制信息的绘图指令并存储；各个处理通道的调度器提取所对应的绘图命令缓冲区所存储的绘图指令，根据绘图指令携带的时间间隔控制信息确定执行绘图指令的时间，在绘图指令执行时间到时时将绘图指令发送给仲裁器；仲裁器根据预先设定的各个处理通道的调度器优先级高低确定执行绘图指令的顺序，按照确定的顺序依次将绘图指令发送给图形处理引擎；图形处理引擎执行接收到的绘图指令，修改显示存储区当前所存储的绘图数据；显示存储区存储所修改的绘图数据，通过显示控制器将所存储的绘图数据发送给显示器；显示器根据绘图数据显示图形。

Description

一种图形引擎芯片及其应用方法

技术领域

本发明涉及集成电路中的芯片制造技术，特别涉及一种图形引擎芯片及其应用方法。

背景技术

目前，图形引擎芯片使用在集成电路中，帮助集成电路中的处理器，如中央处理器(CPU)加速绘图处理。在集成电路中使用的图形引擎芯片的结构如图1所示，该芯片包括：绘图指令缓冲区(GE CMD FIFO)100、图形处理引擎(GE)101、显示存储区(Display Memory)102、显示控制器(DisplayController)103、显示器(Displayer)104、图形处理引擎存储区(GE Memory)105和直接存储器存储(DMA)控制器106。其中，GE CMD FIFO100、GE101、Display Memory102、Display Controller103和Displayer104依次相连；GEMemory105和DMA控制器106相连接后，GE Memory105的另一端连接到GE101上，DMA控制器106的另一端连接到Display Memory 102上。

当集成电路要进行绘图处理时，如图2所示，图2为现有技术应用图形引擎芯片的方法流程图：

步骤200、集成电路中的处理器向GE CMD FIFO100发送绘图指令。

步骤201、GE CMD FIFO100接收该绘图指令并存储。

GE CMD FIFO100是一个先进先出的缓冲区。

步骤202、GE101空闲，从GE CMD FIFO100中按照先后顺序提取最先存储在GE CMD FIFO100的绘图指令。

步骤203、GE101执行该绘图指令，按照该绘图指令修改DisplayMemory102的绘图数据，达到改变当前所显示图形的目的。

当GE101执行该绘图指令时，要进行大量的运算，这就需要GEMemory105对GE101中的绘图数据进行缓存。

步骤204、Display Memory102存储修改后的绘图数据，通过DisplayController103的控制，把所存储的绘图数据输出给Displayer104。

步骤205、Displayer104根据接收到的绘图数据显示图形。

当Display Memory102和GE101之间需要传输大量绘图数据的时候并且在GE101对绘图数据处理的同时，也可以采用DMA控制器106控制绘图数据的传输，使绘图数据从GE Memory105、再通过DMA控制器106传输到Display Memory102中。这样，就可以节省GE101在两个Memory之间搬运数据的时间。

从目前的图形引擎芯片及其应用可以看出，集成电路中的处理器发送的绘图指令中没有携带时间信息值，GE CMD FIFO100按照接收绘图指令的时间先后依次将绘图指令进行存储，相应地，GE101每一次执行的绘图指令为最先存储在GE CMD FIFO100的绘图指令。当集成电路完成绘图过程时，需要图形引擎芯片按照确定的时间间隔执行多次绘图指令，而多次绘图指令之间执行的时间间隔图形引擎芯片无法控制，只能由集成电路的处理器控制发送多次绘图指令的时间间隔，从而达到控制多次绘图指令执行时间的目的。因此，为了让GE按照设定的时间点依次执行绘图过程中的各个绘图指令，在绘图过程中不中断绘图，需要集成电路中的处理器控制每次绘图指令执行之时间间隔，及时发送绘图指令，这样就增加了对集成电路中的处理器的中断，降低了集成电路中的处理器工作效率。

综上所述，目前的图形引擎芯片及其应用存在着以下缺点：1、会造成与图形引擎芯片连接的集成电路中的处理器，如CPU响应图形引擎芯片的频次较为频繁，并且增加了集成电路中的处理器的负荷；2、造成图形引擎芯片绘图的时刻精度取决于集成电路中的处理器响应时间，不容易精确控制整个绘图过程。

更进一步地，由于目前的图形引擎芯片中只有一个GE CMD FIFO100，所以无法并行处理绘图指令。

发明内容

有鉴于此，本发明的主要目的在于一方面提供一种图形引擎芯片，该芯片能够在实现绘图的过程中，不仅不受集成电路中的处理器响应时间的影响，提高绘图的时刻精度；而且能够并行处理绘图指令。

本发明的另一方面提供一种图形引擎芯片的应用方法，该方法能够在实现绘图的过程中，不仅不受集成电路中的处理器响应时间的影响，提高绘图的时刻精度；而且能够并行处理绘图指令。

根据上述目的，本发明的技术方案是这样实现的：

一种图形引擎芯片，该芯片包括：图形处理引擎、显示存储区、显示控制器和显示器依次相连，该芯片还包括一个以上的绘图命令缓冲区和一个以上的调度器分别相连构成的一个以上的处理通道，以及分别与一个以上的处理通道的调度器端相连的仲裁器，该仲裁器的另一端与图形处理引擎相连，该一个以上的处理通道的绘图命令缓冲区端分别和集成电路中的处理器相连，其中，

各个处理通道的绘图命令缓冲区接收集成电路中的处理器发送的携带时间间隔控制信息的绘图指令并存储；各个处理通道的调度器提取所对应的绘图命令缓冲区所存储的绘图指令，根据绘图指令携带的时间间隔控制信息确定执行绘图指令的时间，在绘图指令执行时间到时时将绘图指令发送给仲裁器；仲裁器根据预先设定的各个处理通道的调度器优先级高低确定执行绘图指令的顺序，按照确定的顺序依次将绘图指令发送给图形处理引擎；图形处理引擎执行接收到的绘图指令，修改显示存储区当前所存储的绘图数据；显示存储区存储所修改的绘图数据，通过显示控制器将所存储的绘图数据发送给显示器；显示器根据绘图数据显示图形。

该芯片还包括与图形处理引擎相连接的图形处理引擎存储区，用于对图形处理引擎执行绘图指令时产生的绘图数据进行缓存。

该芯片还包括直接存储器控制器，该直接存储器控制器连接在图形处理引擎存储区和显示存储区之间，用于在图形处理引擎对绘图数据处理的同时，控制传输图形处理引擎存储区和显示存储区之间的绘图数据。

一种权利要求1所述图形引擎芯片的应用方法，该方法包括：

A、集成电路中的处理器给图形引擎芯片发送携带了时间间隔控制信息的绘图指令；

B、所述图形引擎芯片根据绘图指令携带的时间间隔控制信息确定执行绘图指令的时间；

C、等待执行绘图指令的时间到时时，图形引擎芯片判断在一个时间点上是否有一个以上的绘图指令要执行，如果是，执行步骤D，否则，执行绘图指令；

D、图形引擎芯片确定绘图指令的优先级，按照优先级顺序依次执行绘图指令。

所述时间间隔控制信息为时间戳。

步骤B所述确定执行绘图指令的时间的过程为：

图形引擎芯片的调度器根据绘图指令携带的时间间隔控制信息确定执行绘图指令的时间。

步骤C所述执行绘图指令的过程为：

在绘图指令执行时间到时时图形引擎芯片的调度器将绘图指令发送给图形引擎芯片的仲裁器；

图形引擎芯片的仲裁器将绘图指令发送给图形引擎芯片的图形处理引擎；

图形引擎芯片的图形处理引擎执行接收到的绘图指令，修改图形引擎芯片的显示存储区当前所存储的绘图数据；

图形引擎芯片的显示存储区存储所修改的绘图数据，通过图形引擎芯片的显示控制器将所存储的绘图数据发送给图形引擎芯片的显示器；

图形引擎芯片的显示器根据绘图数据显示图形。

在绘图指令中还携带了该绘图指令的优先级，步骤D所述确定绘图指令的优先级的过程为：图形引擎芯片根据绘图指令携带的优先级确定该绘图指令的优先级。

步骤D所述确定绘图指令的优先级的过程为：图形引擎芯片根据绘图指令所在图形引擎芯片中的处理通道优先级高低确定绘图指令的优先级。

步骤D所述按照优先级顺序依次执行绘图指令的过程为：

在绘图指令执行时间到时时图形引擎芯片的调度器将绘图指令发送给图形引擎芯片的仲裁器；

图形引擎芯片的仲裁器按照优先级顺序依次将绘图指令发送给图形引擎芯片的图形处理引擎；

图形引擎芯片的图形处理引擎依次执行接收到的绘图指令，依次修改图形引擎芯片的显示存储区当前所存储的绘图数据；

图形引擎芯片的显示存储区依次存储所修改的绘图数据，通过图形引擎芯片的显示控制器将依次所存储的绘图数据发送给图形引擎芯片的显示器；

图形引擎芯片的显示器根据依次接收到绘图数据显示图形。

从上述方案可以看出，本发明在现有技术的图形引擎芯片内部，增加了n路接收和处理绘图指令的处理通道以及增加了仲裁器。本发明还在图形引擎芯片所要执行的绘图指令中增加时间间隔控制信息，使绘图指令分别发送到图形引擎芯片中相应的处理通道中；相应处理通道中的调度器(Sequencer)根据该绘图指令携带的时间间隔控制信息确定执行该绘图指令的时间点，等到该绘图指令执行的时间点到时后发送给仲裁器；由仲裁器再根据所发送该绘图指令的处理通道优先级别高低确定何时由GE执行该绘图指令。这样，就可以由集成电路中的处理器发送完成本次绘图过程中的多个绘图指令，从而减少集成电路中的处理器响应图形引擎芯片的频次，提高集成电路中的处理器的工作效率。

由于本发明由图形引擎芯片中的Sequencer来控制图形引擎芯片执行各个绘图指令的时间，由仲裁器控制是否执行在相应的时间点上执行绘图指令，从而使图形引擎芯片绘图的时刻精度不需要取决于集成电路中的处理器响应时间，提高绘图的时刻精度。

更进一步地，由于本发明提供的图形引擎芯片具有多个处理通道，从而可以并行处理所接收到的绘图指令。

附图说明

图1为现有技术的图形引擎芯片的结构图；

图2为现有技术应用图形引擎芯片的方法流程图；

图3为本发明的图形引擎芯片的结构图；

图4为本发明应用图形引擎芯片的方法流程图；

图5为本发明的具有两路并发式的图形引擎芯片的结构图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚明白，以下举具体实施例并参照附图，对本发明进行进一步详细说明。

本发明提供的图形引擎芯片的结构图如图3所示，该图形引擎芯片包括：GE CMD FIFOa300、GE CMD FIFOb301、GE CMD FIFOn302、Sequencera303、Sequencerb304、Sequencern305、仲裁器306、GE101、DisplayMemory102、Display Controller103、Displayer104、GE Memory105和DMA控制器106。其中，GE CMD FIFOa300和Sequencera303、GE CMD FIFOb301和Sequencerb304、GE CMD FIFOn302和Sequencern305分别相连后，GECMD FIFOa300、GE CMD FIFOb301和GE CMD FIFOn302的另一端连接在集成电路中的处理器上，Sequencera303、Sequencerb304、和Sequencern305的另一端连接在仲裁器306的一端上；仲裁器306的另一端、GE101、DisplayMemory102、Display Controller103和Displayer104依次相连。GE Memory105和DMA控制器106相连接后，GE Memory105的另一端连接到GE101上，DMA控制器106的另一端连接到Display Memory 102上。

这样，GE CMD FIFOa300和Sequencera303、GE CMD FIFOb301和Sequencerb304、GE CMD FIFOn302和Sequencern305就形成了接收并处理绘图指令的并列的n个处理通道。本发明可以分别设置并行的n个处理通道中的Sequencer具有不同的优先级别，从而可以由与n个Sequencer相连接的仲裁器306根据所确定的优先级别确定在同一时间点上首先执行哪一个Sequencer发送来的绘图指令。

当进行绘图过程时，集成电路中的处理器，如CPU给图形引擎芯片发送多个携带有时间间隔控制信息的绘图指令，多个绘图指令会按照预先设置的策略发送到图形引擎芯片中GE CMD FIFOa100、GE CMD FIFOb300和GE CMD FIFOn301的其中一个GE CMD FIFO；接收到绘图指令的GE CMDFIFO存储绘图指令；与接收到绘图指令的GE CMD FIFO相对应的Sequencer从该GE CMD FIFO提取绘图指令，根据绘图指令携带的时间间隔控制信息确定执行绘图指令的时间；等到执行绘图指令的时间到时，该Sequencer将绘图指令发送给仲裁器；仲裁器按照同一时间点发送绘图指令的Sequencer设置的优先级依次选择最高优先级的Sequencer发送的绘图指令，发送给GE101；GE101依次执行所接收到的绘图指令，依次修改Display Memory102中的绘图数据；Display Memory102依次存储所修改的绘图数据，通过DisplayController103的控制把所存储的绘图数据输出给Displayer104；Displayer104根据接收到的绘图数据显示图形。

本发明所述的预先设置的策略可以为：按照当前图形引擎芯片的各个GE CMD FIFO的剩余存储空间大小选择绘图指令要发送到的GE CMDFIFO；随机选择绘图指令要发送到的GE CMD FIFO；或者根据要执行绘图指令的优先级别将绘图指令发送到相应优先级别的GE CMD FIFO中。

当GE101依次执行绘图指令时，要进行大量的运算，这就需要GEMemory105对GE101中的数据进行缓存。

当Display Memory102和GE101之间需要传输大量绘图数据的时候并且在GE101对绘图数据处理的同时，也可以采用DMA控制器106控制绘图数据的传输，使绘图数据从GE Memory105、再通过DMA控制器106传输到Display Memory102中。这样，就可以节省GE101在两个Memory之间搬运数据的时间。

从图3中可以看出，本发明在现有技术的图形引擎芯片内部，增加了n路接收和处理绘图指令的处理通道，n表示的数值为大于1的整数，每一路处理通道由GE CMD FIFO和Sequencer组成，每一路处理通道中的Sequencer都预先设置不同的优先级别。本发明还在现有技术的图形引擎芯片内部增加了仲裁器，用于和n路接收和处理绘图指令的处理通道相连接。

本发明在绘图指令中携带了标识执行该绘图指令时间点的时间间隔控制信息，以及可以携带执行该绘图指令的优先级别，从而使绘图指令可以根据其携带的优先级别发送到图形引擎芯片中相应的处理通道中；相应处理通道中的Sequencer根据该绘图指令携带的时间间隔控制信息确定执行该绘图指令的时间点，等到该绘图指令执行的时间点到时后发送给仲裁器；由仲裁器再根据所发送该绘图指令的处理通道优先级别高低确定何时由GE执行该绘图指令。这样，就可以由集成电路中的处理器发送完成本次绘图过程中的多个绘图指令，从而减少集成电路中的处理器响应图形引擎芯片的频次，提高集成电路中的处理器的工作效率。更由于本发明由图形引擎芯片中的Sequencer来控制图形引擎芯片执行各个绘图指令的时间，由仲裁器控制是否执行在相应的时间点上执行绘图指令，从而使图形引擎芯片绘图的时刻精度不需要取决于集成电路中的处理器响应时间，提高绘图的时刻精度。更进一步，由于本发明提供的图形引擎芯片具有多个处理通道，从而可以并行处理所接收到的绘图指令。

图4为本发明应用图形引擎芯片的方法流程图，其具体步骤为：

步骤400、集成电路中的处理器按照预先设置的策略确定本次发送绘图指令的处理通道，将携带有时间间隔控制信息的绘图指令发送给所确定处理通道中的GE CMD FIFO。

本发明所述的时间间隔控制信息可以为执行绘图指令的时间点。

步骤401、步骤400所述的GE CMD FIFO接收该绘图指令并存储。

步骤402、与GE CMD FIFO相对应的Sequencer提取该绘图指令，根据绘图指令携带的时间间隔控制信息确定绘图指令执行的时间点。

步骤403、步骤402所述的Sequencer判断绘图指令执行的时间点是否到时，如果是，执行步骤404；否则，返回步骤403。

步骤404、步骤402所述的Sequencer将绘图指令发送给仲裁器。

步骤405、仲裁器根据同一时间点上发送绘图指令的Sequencer优先级高低确定依次执行的绘图指令，将绘图指令按照执行的先后顺序依次发送给GE。

步骤406、GE依次执行所接收到的绘图指令，按照绘图指令依次修改Display Memory所保存的绘图数据。

当图形引擎芯片的GE101执行该绘图指令时，要进行大量的运算，这就需要图形引擎芯片的GE Memory对图形引擎芯片的GE中的数据进行缓存。

步骤407、Display Memory存储修改后的绘图数据，通过DisplayController把所存储的绘图数据输出给Displayer。

步骤408、Displayer根据接收到的绘图数据显示图形。

当图形引擎芯片执行完所发送的所有绘图指令后，可以向集成电路中的处理器发送获取绘图指令的请求，集成电路中的处理器响应图形引擎芯片，给图形引擎芯片多路处理通道中的GE CMD FIFO再次发送多个绘图指令，图形引擎芯片再次按照图4所述的过程执行。这样，集成电路中的处理器可以大大降低响应图形引擎芯片的频次。

由于绘图指令队列中的每个绘图指令都携带有时间间隔控制信息，Sequencer300根据该绘图指令队列中每个绘图指令携带的时间间隔控制信息确定每个绘图指令执行的时间点。因此，图形引擎芯片可以精确的控制整个绘图过程中的绘图时刻。

动画是由一组图形画面定时播放形成的，本发明的图形引擎芯片的结构非常适合应用在动画的播放。当在动画播放的同时需要显示其他图形信息时，就需要实现并发式绘图。以下举具体实施例说明本发明提供的图形引擎芯片在移动多媒体设备中的应用，使用本发明提供的方法实现动画播放。

在移动多媒体设备中，移动多媒体设备的处理器任务通常很多，无法再应付图形处理，所以需要增加图形引擎芯片应付图形处理。本实施例采用两路并发的图形引擎芯片，其结构图如图5所示，该图形引擎芯片包括：GECMD FIFO1500、GE CMD FIFO2501、Sequencer1502、Sequencer2503、仲裁器306、GE101、Display Memory102、Display Controller103、Displayer104、GE Memory105和DMA控制器106。其中，GE CMD FIFO1500和Sequencer1502、GE CMD FIFO2501和Sequencer2503分别相连后，GE CMDFIFO1500和GE CMD FIFO2501的另一端连接在集成电路中的处理器上，Sequencer1502和Sequencer2503的另一端连接在仲裁器306的一端上；仲裁器306的另一端、GE101、Display Memory102、Display Controller103和Displayer104依次相连。GE Memory105和DMA控制器106相连接后，GEMemory105的另一端连接到GE101上，DMA控制器106的另一端连接到Display Memory 102上。

当移动多媒体设备进行动画播放时，动画播放可以看作是依次按照设定的时间执行了多个绘图命令。假设Sequencer1502的优先级低于Sequencer2503，并且本实施例利用GE CMD FIFO1500和Sequencer1502构成的处理通道进行动画播放的绘图命令，这时在进行播放动画的同时需要在Displayer104显示其他信息，如字幕等等。则整个过程为：首先，移动多媒体设备的处理器将本次执行动画播放的绘图指令携带时间间隔控制信息后，即携带时间戳后发送给图形引擎芯片中的GE CMD FIFO1500，将用于显示其他信息的绘图指令携带时间间隔控制信息后发送给图形引擎芯片中的GECMD FIFO1501；其次，图形引擎芯片的Sequencer1502根据本次执行动画播放的绘图指令携带的时间间隔控制信息确定该绘图指令执行的时间点，等待该绘图指令执行的时间到时后，将该绘图指令发送到仲裁器306中，同时，图形引擎芯片的Sequencer2503根据用于显示其他信息的绘图指令携带的时间间隔控制信息确定该绘图指令执行的时间点，等待该绘图指令执行的时间到时后，将该绘图指令发送到仲裁器306中；再次，仲裁器306在同一时间点接收到本次执行动画播放的绘图指令和用于显示其他信息的绘图指令后，确定发送本次执行动画播放的绘图指令的Sequencer1502优先级低于发送用于显示其他信息的绘图指令的Sequencer2503，则先将用于显示其他信息的绘图指令发送给GE101后，再将本次执行动画播放的绘图指令发送给GE101；再次，GE101依次执行接收到的该绘图指令，将处理后的绘图数据保存在Display Memory102；最后，Display Memory102通过DisplayController103控制所保存的绘图数据在Displayer104中以图形的形式显示出来。

这样，当图形引擎芯片中的Sequencer中的绘图指令出现冲突时，图形引擎芯片中的仲裁器可以根据Sequencer的优先级确定先执行哪一个Sequencer发送的绘图指令。

本发明所述的图形引擎芯片可以应用在计算机、个人数字助理(PDA)、移动终端等具有Displayer并且需要绘图处理的电子设备上。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所做的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (10)

1、一种图形引擎芯片，该芯片包括：图形处理引擎、显示存储区、显示控制器和显示器依次相连，其特征在于，该芯片还包括一个以上的绘图命令缓冲区和一个以上的调度器分别相连构成的一个以上的处理通道，以及分别与一个以上的处理通道的调度器端相连的仲裁器，该仲裁器的另一端与图形处理引擎相连，该一个以上的处理通道的绘图命令缓冲区端分别和集成电路中的处理器相连，其中，

各个处理通道的绘图命令缓冲区接收集成电路中的处理器发送的携带时间间隔控制信息的绘图指令并存储；各个处理通道的调度器提取所对应的绘图命令缓冲区所存储的绘图指令，根据绘图指令携带的时间间隔控制信息确定执行绘图指令的时间，在绘图指令执行时间到时时将绘图指令发送给仲裁器；仲裁器根据预先设定的各个处理通道的调度器优先级高低确定执行绘图指令的顺序，按照确定的顺序依次将绘图指令发送给图形处理引擎；图形处理引擎执行接收到的绘图指令，修改显示存储区当前所存储的绘图数据；显示存储区存储所修改的绘图数据，通过显示控制器将所存储的绘图数据发送给显示器；显示器根据绘图数据显示图形。

2、如权利要求1所述的芯片，其特征在于，该芯片还包括与图形处理引擎相连接的图形处理引擎存储区，用于对图形处理引擎执行绘图指令时产生的绘图数据进行缓存。

3、如权利要求2所述的芯片，其特征在于，该芯片还包括直接存储器控制器，该直接存储器控制器连接在图形处理引擎存储区和显示存储区之间，用于在图形处理引擎对绘图数据处理的同时，控制传输图形处理引擎存储区和显示存储区之间的绘图数据。

4、一种权利要求1所述图形引擎芯片的应用方法，其特征在于，该方法包括：

A、集成电路中的处理器给图形引擎芯片发送携带了时间间隔控制信息的绘图指令；

B、所述图形引擎芯片根据绘图指令携带的时间间隔控制信息确定执行绘图指令的时间；

C、等待执行绘图指令的时间到时时，图形引擎芯片判断在一个时间点上是否有一个以上的绘图指令要执行，如果是，执行步骤D，否则，执行绘图指令；

D、图形引擎芯片确定绘图指令的优先级，按照优先级顺序依次执行绘图指令。

5、如权利要求4所述的应用方法，其特征在于，所述时间间隔控制信息为时间戳。

6、如权利要求4所述的应用方法，其特征在于，步骤B所述确定执行绘图指令的时间的过程为：

图形引擎芯片的调度器根据绘图指令携带的时间间隔控制信息确定执行绘图指令的时间。

7、如权利要求4所述的应用方法，其特征在于，步骤C所述执行绘图指令的过程为：

在绘图指令执行时间到时时图形引擎芯片的调度器将绘图指令发送给图形引擎芯片的仲裁器；

图形引擎芯片的仲裁器将绘图指令发送给图形引擎芯片的图形处理引擎；

图形引擎芯片的图形处理引擎执行接收到的绘图指令，修改图形引擎芯片的显示存储区当前所存储的绘图数据；

图形引擎芯片的显示存储区存储所修改的绘图数据，通过图形引擎芯片的显示控制器将所存储的绘图数据发送给图形引擎芯片的显示器；

图形引擎芯片的显示器根据绘图数据显示图形。

8、如权利要求4所述的应用方法，其特征在于，在绘图指令中还携带了该绘图指令的优先级，步骤D所述确定绘图指令的优先级的过程为：图形引擎芯片根据绘图指令携带的优先级确定该绘图指令的优先级。

9、如权利要求4所述的应用方法，其特征在于，步骤D所述确定绘图指令的优先级的过程为：图形引擎芯片根据绘图指令所在图形引擎芯片中的处理通道优先级高低确定绘图指令的优先级。

10、如权利要求4所述的应用方法，其特征在于，步骤D所述按照优先级顺序依次执行绘图指令的过程为：

在绘图指令执行时间到时时图形引擎芯片的调度器将绘图指令发送给图形引擎芯片的仲裁器；

图形引擎芯片的仲裁器按照优先级顺序依次将绘图指令发送给图形引擎芯片的图形处理引擎；

图形引擎芯片的图形处理引擎依次执行接收到的绘图指令，依次修改图形引擎芯片的显示存储区当前所存储的绘图数据；

图形引擎芯片的显示存储区依次存储所修改的绘图数据，通过图形引擎芯片的显示控制器将依次所存储的绘图数据发送给图形引擎芯片的显示器；

图形引擎芯片的显示器根据依次接收到绘图数据显示图形。

Images