JPH10187640A - 条件コードを使用する命令処理システムおよびコンピュータ - Google Patents

条件コードを使用する命令処理システムおよびコンピュータ

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JPH10187640A
JPH10187640A JP9320381A JP32038197A JPH10187640A JP H10187640 A JPH10187640 A JP H10187640A JP 9320381 A JP9320381 A JP 9320381A JP 32038197 A JP32038197 A JP 32038197A JP H10187640 A JPH10187640 A JP H10187640A
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Abstract

(57)【要約】 【課題】 条件コードを使用して命令を処理する命令処
理システムおよびコンピュータを提供する。 【解決手段】 本発明のシステムは、少なくとも二つの
汎用レジスタを含む汎用レジスタファイルと、各々、先
に実行された命令の実行または結果を要約する条件コー
ド値を少数ビットとして表わすためのものである複数の
アドレス可能な条件コードレジスタを有する、前記汎用
レジスタファイルと別個の条件コードレジスタファイル
と、前記条件コードレジスタの一つに記憶のための条件
コード値を各々発生する条件設定命令を含む命令を実行
するように構成されたプロセッサ要素と、前記条件コー
ドレジスタからの条件コードの分析に基づいて実行のた
めのターゲット命令を各々決定する条件付き分岐命令を
実行するように構成された分岐実行ユニットと、少なく
とも一つが条件設定命令または前記条件付き分岐命令で
ある条件選択命令に応答して動作するように構成された
条件コードアクセスユニットとを含む。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、並列プロセッサコ
ンピュータシステムに関し、特定すると、命令ストリー
ム内の自然の同時的発生を検出するためのソフトウェア
を有しかつ検出された自然的同時発生を処理するための
複数のプロセッサ要素を設ける並列プロセッサコンピュ
ータシステムに関する。ここで自然のあるいは自然的同
時発生とは、命令が同時に実行されるときに生ずる処理
動作をいう。たとえば、“ａ＝ｂ＋ｃ”という簡単な例
を考えると、本発明のシステムは“ｂ”および“ｃ”同
時にロードでき、その後、加算を行って“ｂ”および
“ｃ”の和の発生が生じる。それから和を“ａ”に格納
する段階が続く。この２つのロード動作が命令から生ず
る自然の同時的発生といわれるものである。
【０００２】
【従来の技術、発明が解決しようとする課題】ほとんど
すべての従来のコンピュータシステムは、「Ｖｏｎ Ｎ
ｅａｍａｎｎ」構造より成る。事実、最初の４世代のコ
ンピュタは、データを逐次処理するために単一の大形の
プロセッサを使用するＶｏｎ Ｎｅｕｍａｎｎ型マシン
であった。近年、Ｖｏｎ Ｎｅｕｍａｎｎ型でない第５
世代コンピュータの創生にかなりの努力が向けられて来
ている。いわゆる第５世代のコンピュータの１つの特徴
は、多数のプロセッサ要素を使用することにより並列計
算を遂行できる能力に関係する。超大規模集積（ＶＬＳ
Ｉ）の技術の進歩とともに、多数の個々のプロセッサ要
素の使用の経済的価格はその価格効率が高くなる。
【０００３】実際の第５世代のマシンが構成されている
かいないかは議論のあるところであるが、種々の特徴が
定義され、分類されて来た。第５世代マシンは、単に第
４世代マシンの典型である単一命令、マルチプルデータ
でなく、マルチプル命令、マルチプルデータ（ＭＩＭ
Ｄ）ストリームを使用できなければならない。本発明は
第５世代非Ｖｏｎ Ｎｅｕｍａｎｎ型より成る。本発明
は、シングルコンテクスまたはマルチプルコンテクスト
においてＭＩＭＤストリームを使用できる（ＳＣ−ＭＩ
ＭＤまたはＭＣ−ＭＩＭＤ）。これらの用語は以下で定
義される通りである。本発明はまた、シングルコンテク
ストＳＩＭＤ（ＳＣ−ＳＩＭＤ）マシンおよびマルチプ
ルコンテクストＳＩＭＤ（ＭＣ−ＳＩＭＤ）ならびにシ
ングルコンテクスト、シングル命令、シングルデータ
（ＳＣ−ＳＩＳＤ）マシンおよびマルチコンテクスト、
シングル命令、シングルデータ（ＭＣ−ＳＩＳＤ）マシ
ンの全コンピュータの分類において応用を有するもので
ある。
【０００４】第５世代コンピュータシステムの設計は完
全に流動状態にあるが、特定のカテゴリのシステムが画
定されて来ている。斯界の研究者の中には、コンピュー
タの形式を、システムの「制御」または「同期」が遂行
される態様に基づいて分けているものがいる。制御によ
る分類には、制御駆動、データ駆動および低減（命令）
駆動が含まれる。制御駆動システムは、従属プロセッサ
による処理を制御するために、プログラムカウンタまた
はマスタプロセッサのような集中化制御装置を利用す
る。制御駆動マシンの例は、Ｃｏｌｕｍｂｉａ大学のＮ
ｏｎ−Ｖｏｎ−１マシンである。データ駆動システムに
おいては、システムの制御は、処理のために必要とされ
るデータの実際の到着から行なわれる。データ駆動マシ
ンの例は、Ｉａｎ Ｗａｓｔｓｏｎにより英国で開発さ
れたＭａｎｃｈｅｓｔｅｒ大学データフローマシンであ
る。低減駆動システムは、処理されたアクティビティ要
求が生ずるとき処理を制御する。低減プロセッサの例
は、Ｎｏｒｔｈ Ｃａｒｏｌｉｎａ大学で開発されつつ
あるＭＡＧＯ低減マシンである。Ｎｏｎ−Ｖｏｎ−１マ
シン、ＭａｎｃｈｅｓｔｅｒマシンおよびＭＡＧＯ低減
マシンの特徴は、Ｄａｖｉｓの 「Ｃｏｎｐｕｔｅｒ Ａ
ｒｃｈｉｆｅｃｔｕｒｅ」、ＩＥＥＥ Ｓｐｅｃｔｒｕ
ｍ、１９８３年１１月発行、に論述されている。比較す
ると、データ駆動システムおよび要求駆動システムは非
集中化手法であり、制御駆動システムは集中化手法を表
わす。本発明は、「時間駆動」と称することができる第
４の分類に入れるのがより適正である。本発明の制御シ
ステムは、データ駆動システムおよび命令駆動システム
と同様に非集中化されている。しかしながら、本発明で
は、制御駆動システムと同様に、１つのアクティビティ
が実行の用意が整っているとき処理が行なわれる。
【０００５】並列処理の概念を含む殆んどのコンピュー
タシステムは、多数の異なる形式のコンピュータアーキ
テクチャから派生して来た。この場合、コンピュータア
ーキテクチャの独特の性質のため、それ自信の処理言
語、または既存の言語が使用に適合するように相当変更
されることを要求される。この種のコンピュータアーキ
テクチャの高度に平行化された構造を利用するため、プ
ログラムは、必要なソフトウェアを書くためにコンピュ
ータアーキテクチャの親密な知識を有することが必要と
される。この結果、これらの機械のプログラムの作成
は、使用者の相当量の努力と費用と時間を必要とする。
【０００６】この活動と同時に、特定のアーキテクチャ
と無関係に、新しいソフトウェアおよび言語の創生につ
いての研究が進行してきている。これは、より直接的態
様で計算プロセスの固有の平行化を解決するであろう。
しかしながら、スーパーコンピュータの設計におけるた
いていの努力は、新しいハードウェアの開発に集中され
ており、新しいソフトウェアに向けられた努力はずっと
少ない。
【０００７】Ｄａｖｉｓは、第５世代マシンの設計の最
良の手法は、ソフトウェアにおける同時的プログラムタ
スクをコンピュータアーキテクチャの物理的ハードウェ
ア資源にマッピングすることに努力を集中すべきである
と推測した。Ｄａｖｉｓは、この手法を「タスク割当
て」の１つと名づけ、第５世代アーキテクチャ成功の究
極的なキーであると強調する。彼は、割当ての方式を２
つの一般的形式に分類する。「スタティック割当て」
は、実行前に一度遂行され、「ダイナミック割当て」
は、プログラムが実行すなわちランされるたびにハード
ウェアにより遂行される。本発明は、スタティック割当
て方式を利用し、編集後および実行前に所与のプログラ
ムに対してタスクの割当てを行なう。第５世代マシンの
設計における「タスク割当て」手法の確認は、Ｖｔａｈ
大学で構成された「Ｄａｔａ−ｄｒｉｖｅｎ Ｍａｃｈ
ｉｎｅ−ＩＩ」の設計でＤａｖｉｓにより行なわれた。
「Ｄａｔａ−ｄｒｉｖｅｎ Ｍａｃｈｉｎｅ−ＩＩ」に
おいて、プログラムは、実際のマシングラフまたはアー
キテクチャを疑似するプログラムグラフに編集された。
【０００８】タスク割当てはまた、Ｇａｊｓｋｉ等の
「Ｅｓｓｅｎｔｉａｌ Ｉｓｓｕｅｓｉｎ Ｍｕｌｔｉ
−ｐｒｏｃｅｓｓｏｒ Ｓｙｓｔｅｍｓ」なる論文、Ｃ
ｏｍｐｕｔｅｒ、１９８５年６月発行、において「スケ
ジューリング」と呼ばれている。Ｇａｊｓｋｉ等は、ス
ケジューリングのレベルについて記載し、高レベルスケ
ジューリング、中間レベルスケジューリングおよび低レ
ベルスケジューリングを含むとした。本発明は、低レベ
ルスケジューリングの１つであるが、「ファースト−イ
ン−ファースト−アウト」、「ラウンド−ロビン」、
「ショーティスト・タイプ・イン・ジョブ−ファース
ト」または「ショーティスト・リメインニング−タイ
ム」の従来のスケジューリングの方策を利用しない。Ｇ
ａｊｓｋｉ等はまた、オーバーヘッドコストがコンパイ
ル時間に払われるという点でスタティックスケジューリ
ングの利用を認めている。しかしながら、Ｇａｊｓｋｉ
等は、スタティックスケジューリングに関して、各タス
クのラン時間特性を推測する上で不効率があり得るとい
う不利益を確認した（本発明においてはこれが存在しな
い）。それゆえ、Ｏｃｃａｍ言語やＢｕｌｌｄｏｇコン
パイラにおいて見出される低レベルスタティックスケジ
ューリングに対する従来のアプローチは、本発明のソフ
トウェア部分には存在しない。実際に、本発明の低レベ
ルスタティックスケジューリングはランタイム時におけ
るマシンによるダイナミックスケジューリングにおいて
一般に見られるのと同じ形成でのプロセッサの利用、あ
るいはそれより十分の利用を可能にする。さらに、本発
明の低レベルスタティックスケジューリングは、（例え
ば）ＯＣＣＡＭ言語において必要とされるプログラマの
介入なしに自動的に遂行される。
【０００９】Ｄａｖｉｓは、さらに、システムの実際の
物理的トポロジーがシステムの全性能に相当の影響を及
ぼすという点において同時処理において通信が重要な特
徴であることを認めている。例えば、たいていのデータ
フローマシンに見られる基本的問題は、プロセッサ間に
おいてデータを動かすのに要する多量の通信オーバーヘ
ッドコストである。データがバスを介して移動される場
合には、データがバスにアクセスするのに競合しなけれ
ばならないから、相当のオーバヘッドと、場合によって
はシステムの劣化をもたらすおそれがある。例えば、Ｄ
ａｖｉｓの論文において言及されるＡｒｖｉｎｄデータ
フローマシンは、データを１位置に残存させるためエー
ストラクチャストリームを利用する。しかして、このデ
ータは、その後全プロセッサによりアクセス可能となる
ものである。本発明は、その一側面として、ハードウェ
アおよびソフトウェアを用い、ハードウェア資源を全体
的に結合することに基づき、マルチ処理を遂行するシス
テムに本質的に存在する通信の問題を相当に簡単化する
方法を教示する。
【００１０】非Ｖｏｎ Ｎｅｕｍａｎｎ型マルチプロセ
ッサシステムの他の特徴は、処理されつつある並列化の
粗さのレベルである。Ｇａｊｓｋｉ等はこれを「パーテ
ィショニング（区分化）」と称した。Ｇａｊｓｋｉ等に
よるシステムの設計における目標は、最低のオーバーヘ
ッドコストでできるだけ並列化を得ることである。本発
明は、利用可能な最低のレベルで、すなわち「命令当
り」レベルで同時処理を遂行する。本発明の他の側面に
よれば、この並列化レベルを実行時間オーバーヘッドコ
ストなしに得る方法が得られる。
【００１１】マルチプロッセッサ並列マシンに関してな
されたすべての成果に拘らず、Ｄａｖｉｓは、この種の
ソフトウェアやハードウェアが、主として個々のタスク
に対して設計されたものであり、Ｖｏｎ Ｎｅｕｍａｎ
ｎアーキテクチャに関して折紙つきであったすべての形
式のタスクやプログラムに対して可能的に適当でないこ
とを認めた。本発明は、一般的に多くの異なる形式のタ
スクに適当なコンピュータシステムおよび方法に開示す
るものである。何故ならば、本システムおよび方法は、
非常に繊細な粗度で命令ストリームに存在する自然的同
時的発生に作用するからである。
【００１２】すべての汎用コンピュータシステムおよび
多くの専用コンピュータシステムは、マルチプルアクテ
ィビティまたはプログラムの処理を支持する動作システ
ムまたはモニタ／制御プログラムを有する。ある場合に
は、この処理は同時に起こる。他の場合には、処理はア
クティビティ間で交番し、１時に１つのアクティビティ
のみが処理用資源を制御することもある。この後者の場
合は、特定のコンピュータシステムに依存して、時分
割、時スライシングまたは同時的（完全同時ではない）
発生的実行と称されることが多い。また、これらのアク
ティビティまたはプログラムは、特定のシステムに依存
して、普通、タスク、プロセスまたはコンテクストと呼
ばれる。すべての場合とも、種々のプログラム間、およ
びプログラムと動作系間の制御のスイッチングを維持す
るための方法が存在する。このスイッチングは、普通、
タスクスイッチング、プロセススイッチングまたはコン
テクストスイッチングと呼ばれる。本明細書を通じて、
これらの用語は類似語と考えられ、コンテクストおよび
コンテクストスイッチングなる用語を一般に使用してあ
る。
【００１３】
【課題を解決するための手段】それゆえ、本発明は、１
または複数の異なる使用者（ユーザ）により多くの異な
る従来のプログラムに基づいて同時に動作し得る非Ｖｏ
ｎ Ｎｅｕｍａｎｎ型ＭＩＭＤコンピュータシステムに
関する。各プログラムの自然的同時発生は、非常に細か
いレベルの粗度でスタティックに割り当てられ、そして
本質的に目的コードレベルで命令ストリームにインテリ
ジェンスが加えられる。加えられるインテリジェンス
は、例えば、本発明のための時間駆動非集中化制御を提
供するため、論理プロセッサ番号および命令発火時間を
含むことができる。自然的同時発生の検出および低レベ
ルスケジューリング、およびインテリジェンスの追加
は、所与のプログラムに対して１回のみ、プログラムの
従来の編集後実行前にユーザの介入なしに行なわれる。
このスタティックな割当ての結果は、複数のプロセッサ
要素を含むシステムで実行される。本発明の１実施例に
おいて、プロセッサは同一である。この例示の実施例に
おけるプロセッサ要素は、種々の命令の実行から得られ
る実行状態情報を含まない。すなわち、プロセッサ要素
はコンテクストフリーである。加えて、複数のコンテク
ストファイルが各ユーザーに１つずつ設けられ、複数の
プロセッサ要素は、命令の処理中、プロセッサ要素を共
有資源に全体的に結合することにより、任意のコンテク
ストファイルに含まれるどの記憶資源にでもアクセスで
きる。本発明の好ましい側面においては、条件コードま
たは結果レジスタは、個々のプロセッサ要素に存在しな
い。
【００１４】本発明は、非Ｖｏｎ Ｎｅｕｍａｎｎ型で
あり、シングルまたはマルチプルコンテクストＳＩＳ
Ｄ、ＳＩＭＤおよびＭＩＭＤ型態での使用に適合される
方法およびシステムを提供するものである。本発明の方
法およびシステムは、無数の従来形式のプログラムに使
用者の介入なしに作用し得る。本発明の一側面によれ
ば、非常に細かいレベルの粗度にて、プログラムの基本
ブロック（ＢＢ）における自然的同時発生が本質的に目
的コードレベルでスタティックに決定され、時間駆動非
集中化制御を提供するため、各基本ブロックにおける命
令ストリームにインテリジェンスが加えられる。自然的
同時発生の検出および低レベルスケジューリングおよび
インテリジェンスの付加は、従来の編集後、実行前に所
与のプログラムに対して一度のみ行なわれる。この時点
に、すなわちプログラムの実行前、後刻の全命令資源の
実行中の使用が割り当てられる。本発明の他の側面によ
れば、追加されたインテリジェンスを含む基本的ブロッ
クが、この特定の実施例においては以前の動作からの実
行状態情報を各々保持しない複数のプロセッサ要素を含
むシステム上で実行される。それゆえ、本発明のこの実
施例による全プロセッサ要素はコンテクストなしであ
る。命令は、命令発火時間に基づき実行のために選択さ
れる。本実施例における各プロセッサ要素は、従属の命
令が同一または異なるプロセッサ要素で実行され得るよ
うに、命令毎方式で命令を実行できる。本発明の所与の
プロセッサ要素は、１つのコンテクストからの命令、続
いて他のコンテクストからの命令を実行できる。そのと
き、所与の命令を処理するために必要なすべての動作お
よびコンテクスト情報は、システムの他のところに包含
されている。コンテクストフリープロセッサ要素の多く
の代替的実施が可能であることを留意されたい。非パイ
プライン式実施においては、各プロセッサ要素はモノリ
シックであり、単一の命令を次の命令を受け入れる前に
その完了まで実行する。
【００１５】本発明の他の側面においては、コンテクス
トフリープロセッサは、パイプライン結合プロセッサ要
素であり、この場合、各命令は完了まで数マシン命令ク
ロックサイクルを必要とする。一般に、各クロックサイ
クル中、新しい命令がパイプラインに入り、完了した命
令がパイプラインを出、単一の命令クロックサイクルの
有効な命令実行時間を与える。しかしながら、若干の命
令をマイクロコード化して、多くのマシン命令サイクル
を必要とする複雑な機能を遂行することもできる。この
場合、新しい命令の入りは、複雑な命令が完了してしま
うまで一時停止され、その後、各クロックサイクル内の
通常の命令入りおよび出シーケンスが継続する。パイプ
ライン結合は、標準プロセッサ実施技術であり、後で詳
しく論述する。本発明のその他の目的、特徴および利点
は、以下の説明から明らかとなろう。
【００１６】
【発明の実施の形態】本発明のシステムおよび方法は、
以下の説明および図面で詳しく説明する。 ［一般的説明］ ［１．イントロダクション］以下の２節において、本発
明のソフトウェアおよびハードウェアの一般的説明を行
なう。本発明のシステムは、ハードウェアおよびソフト
ウェア要素間の独特な関係に基づいて設計される。多く
の従来技術によるアプローチは、主として、新規なアー
キテクチャ設計または独特のソフトウェアアルゴリズム
に基づいてマルチプロセッサによる並列処理に向けられ
ていたが、本発明は独特のハードウェア／ソフトウェア
関係に基づく。本発明のソフトウェアは、ハードウェア
を通る命令ストリームのルート設定および同期のためイ
ンテリジェント情報を提供する。これらのタスクの遂行
において、ソフトウェアは、使用者がアクセス可能な資
源、例えばジェネラルレジスタ、状態コード記憶レジス
タ、メモリおよびスタックポインタを空間的および一時
的に管理する。ルート設定および同期は、使用者の介入
なしに遂行され、オリジナルソースコードへの変更を必
要としない。加えて、命令ストリームを分析して、命令
ストリームのルート設定および同期を制御するために追
加のインテリジェンス情報を提供することは、所与ソフ
トウェア部分のプログラム準備プロセス（いわゆる「ス
タテック割当て」）中のみ遂行され、ある種の従来技術
の手法に見られるように実行中は遂行されない（実行中
の遂行は「ダイナミック割当て」）という。本発明によ
り行なわれる分析は、ハードウェア依存性であり、従来
のコンパイラからの目的コード出力で遂行され、それゆ
え有利なことにプログラム言語依存性でない。換言すれ
ば、本発明によれば、シフトウェアは、目的コードプロ
グラムをシステムのハードウェア上に変換し、システム
が従来のシステムを代表する効率よりも一層効率的に実
行するようにする。それゆえ、ソフトウェアは、すべて
のハードウェアの個性およびプログラム命令ストリーム
の実行に及ぼすそれらの影響を取り扱わねばならない。
例えば、ソフトウェアは、必要なとき、モノリシックな
単一サイクルまたはパイプライン結合されたプロセッサ
要素に順応しなけらばならない。
【００１７】［２．一般的なソフトウェアの説明］図１
を参照すると、一般的にＴＯＬＬと称される本発明のソ
フトウェアは、コンピュータ処理システム１６０に配置
されている。処理システム１６０は標準的コンパイラ出
力１００で動作するが、この出力は、普通、「Ｐ−Ｃｏ
ｄｅ」のような代表的目的コードまたは中間目的コード
である。従来形式のコンパイラの出力は、以下において
命令ストリームとして言及される目的コード命令の順次
ストリームである。従来形式言語プロセッサは、普通、
逐次命令ストリームを生成する際下記の機能を遂行す
る。 １：入力テキストの辞書的なスキャン ２：記号表構造を含む凝縮された入力テキストの構文ス
キャン ３：並列化検出およびベクトル化を含むマシンと独立の
最適化の遂行。 ４：命令の機能性、必要とされる資源およびハードウェ
アの構造的特性を考慮に入れる中間（ＰＳＥＵＤＯ）コ
ード生成。 逐次命令ストリームの創成において、従来形式のコンパ
イラは、一連の基本ブロック（ＢＢ９を創成するが、こ
れは単一エントリ、単一エグジット（ＳＥＳＥ）の複数
群の連続命令である。例えば、Ａｌｆｒｅｄ Ｖ．Ａｈ
ｏおよびＪｅｆｆｅｒｙ Ｄ．Ｕｌｌｍａｎ の「Ｐｒ
ｉｎｃｉｐｌｅｓ ｏｆ Ｃｏｍｐｉｌｅｒ Ｄｅｓｉ
ｇｎ」、Ａｄｄｉｓｏｎ Ｗｅｓｌｅｙ、１９７９年発
行ｐｇ．６，４０９，４１２−４１３およびＤａｖｉｄ
Ｇｒｉｅｓの「Ｃｏｍｐｉｌｅｒ Ｃｏｎｓｔｒｕｃ
ｔｉｏｎ ｆｏｒ Ｄｉｇｉｔａｌ Ｃｏｍｐｕｔｅｒ
ｓ」、Ｗｉｌｅｒ、１９７１年発行、参照。従来のコン
パイラは、そのタスクの遂行において基本ブロック情報
を利用するが、如何なる基本ブロック指示なしにも逐次
命令の出力ストリームを供給する。本発明の例示の具体
例におけるＴＯＬＬソフトウェアは、従来のコンパイラ
内で創成される形成された基本ブロック（ＢＢ）上で動
作するように設計される。従来のＳＥＳＥ基本ブロック
の各々においては、正確に１つのブランチがあり（ブロ
ックの終りに）、制御の従属性はない。ブロック内の唯
一の関係する依存性は、命令により必要とされる資源間
の依存性である。
【００１８】基本ブロックフォーマットのコンパイラ１
００の出力は、図２に例示されている。図１を参照する
と、コンピュータ１６０において処理されつつある本発
明のＴＯＬＬソフトウェア１１０は、コンパイラ出力１
００に３つの基本的決定機能を遂行する。これらの機能
は、命令の資源を分析すること、各基本ブロック１３０
の各命令に対してインテリジェンスを延長すること、お
よび１または複数の基本ブロック１４０より成る実行セ
ットを造ることである。プロセッサ１００から得られる
これら３つの基本的機能１２０、１３０および１４０の
出力は、本発明のＴＯＬＬソフトウェア出力１５０であ
る。
【００１９】上述のように、本発明のＴＯＬＬソフトウ
ェアは、一度のみ使用者の介入なしにコンパイラ出力１
００に作用する。それゆえ、任意の所与のプログラムに
対して、ＴＯＬＬソフトウェアは、コンパイラ出力１０
０に一度だけ作用することを必要とする。ＴＯＬＬソフ
トウェア１００の機能１２０、１３０、１４０は、各基
本ブロック内の命令ストリームを自然の同時的発生につ
いて分析し、命令ストリームの本発明の実際のハードウ
ェアシステム上へのマッピングを遂行し、マッピングプ
ロセスから生ずるかも知れないハードウェアにより誘導
される個性を軽減し、得られた命令ストリームを本発明
のハードウェアとともに使用されるべき実際のマシン言
語にコード化し、ＴＯＬＬソフトウェア１１０は、命令
ストリームを分析し、その結果としてプロセッサ要素お
よび資源を割り当てることによりこれらの機能を遂行す
る。特定の１実施例において、プロセッサはコンテクス
トフリーである。ＴＯＬＬソフトウェア１００は、例え
ば出力命令ストリームの各命令に適当な発火時間を割り
当てることにより、全システムの「同期」を行なう。
【００２０】命令は、３つの基本的形式の依存性しかな
いが、種々の方法で相互に依存性とし得る。第１に、命
令ストリームの実際の構造に起因して手順的な依存性が
ある。すなわち、命令は、互いに、ブランチ、ジャンプ
などに起因して逐次以外の順序で続く。第２に、動作の
依存性は、システムに依存する有限数のハードウェア要
素に起因する。これらのハードウェア要素としては、汎
用レジスタ、状態コードメモリ、スタックポインタ、プ
ロセッサ要素およびメモリなどがある。それゆえ、２つ
の命令が並列に実行されるべきときは、両命令が同じハ
ードウェア要素を読んでいないかぎり（もちろん要素は
同時に読まれることができることを条件とする）、これ
らの命令は同じハードウェア要素を要求してはいけな
い。最後に、命令ストリームの命令間にデータ依存性が
存在する。この形式の依存性については後で詳しく論述
するが、プロセッサ要素がパイプライン結合プロセッサ
を含む場合特に重要である。一方、基本的ブック内に
は、データ依存性および操作上の依存性のみが存在す
る。
【００２１】ＴＯＬＬソフトウェア１１０は、プログラ
ムの適正な実行を維持しなければならない。それゆえ、
ＴＯＬＬソフトウェアは、並列に実行される命令を表わ
すコード出力１５０が原直列コードの結果と同じ結果を
生成することを保証しなければならない。これをなすた
め、コード１５０は、相互に依存性の命令に対する直列
コードと同じ相対順序で資源にアクセスしなければなら
ない。すなわち、相対順序が満足されねばならない。し
かしながら、独立の命令の組を順序外で有効に実行でき
る。表１には、マトリクス乗算ルーチンの内部ループを
表わすＳＥＳＥ基本ループの例が記載してある。この例
は本明細書を通じて使用されるが、本発明の教示は任意
の命令ストリームに応用し得る。表１において、命令指
示は右手列に記載されており、この基本ブロックに対す
る従来形式の目的コード機能表示は左手列に表わされて
いる。
【００２２】
【表１】 表 １ 目的コード 命令 ＬＤ Ｒ０，（Ｒ１０）＋ Ｉ０ ＬＤ Ｒ１，（Ｒ１１）＋ Ｉ１ ＭＭ Ｒ０，Ｒ１，Ｒ２ Ｉ２ ＡＤＤ Ｒ２，Ｒ３，Ｒ３ Ｉ３ ＤＥＣ Ｒ４ Ｉ４ ＢＲＮ２Ｒ ＬＯＯＰ Ｉ５
【００２３】表１に記載されるＳＥＳＥ基本ブロックに
包含される命令ストリームは、下記の機能を遂行する。
命令Ｉ０においては、レジスタＲ０が、そのアドレスが
Ｒ１０に含まれるメモリの内容でロードされる。上述の
命令は、アドレスがＲ１０から取り出された後、Ｒ１０
の内容をインクリメントする。命令Ｉ１についても同じ
ステートメントがなされ得る。ただし、この場合、レジ
スタＲ１がロードされ、レジスタＲ１１がインクリメン
トされる。命令Ｉ２は、レジスタＲ０およびＲ１の内容
を乗算せしめ、その結果がレジスタＲ２に記憶される。
命令Ｉ３においては、レジスタＲ２とレジスタＲ３の内
容が加算され、その結果がレジスタＲ３に記憶される。
命令Ｉ４においては、レジスタＲ４がデクリメントされ
る。命令Ｉ２、Ｉ３およびＩ４はまた、それらのそれぞ
れの状態を反映する１組の状態コードを発生させる。命
令Ｉ５において、レジスタＲ４の内容が間接的に０につ
いて試験される（命令Ｉ４により発生される状態コード
により）。デクリメント動作が非０値を発生させると、
ブランチが生ずる。その他の場合は、実行は、次の基本
ブロックの最初の命令に関して進行する。
【００２４】図１を参照すると、ＴＯＬＬソフトウェア
１１０により遂行される最初の機能は、命令の資源利用
を分析することである。例示の実施例においては、表１
の命令Ｉ０〜Ｉ５が存在する。かくして、ＴＯＬＬソフ
トウェア１１０は、各命令を分析して、命令の資源要求
を確める。この分析は、いずれかの資源がいずれかの命
令により共有されるか否か、それゆえ命令が相互に独立
であるか否かを決定する上において重要である。相互に
独立の命令は並列に実行でき、「自然に同時的」と呼ば
れる。独立の命令は並列に実行でき、如何なる情報につ
いても相互に依存せず、リードオンリー態様以外の態様
において如何なるハードウェア資源をも共有しない。
【００２５】他方、相互に依存性の命令は、１セットに
形成されるが、各セットの各命令は、そのセットの１つ
置きの命令に依存する。依存性は直接的でなくてよい。
セットは、セット内の命令によって、または逆にセット
内の命令により使用される資源によって記述できる。異
なるセット内の命令は完全に相互に独立である。すなわ
ち、セットにより共有される資源はない。それゆえ、セ
ットは互いに独立である。
【００２６】表１の例において、ＴＯＬＬソフトウェア
は、依存性の命令の２組の独立のセットが存在すること
を決定するであろう。 セット１ ＣＣ１：Ｉ０、Ｉ１、Ｉ２、Ｉ３ セット２ ＣＣ１：Ｉ４、Ｉ５ 理解できるように、命令Ｉ４およびＩ５は、命令Ｉ０−
Ｉ３と無関係である。セット２において、Ｉ５はＩ４に
直接的に依存している。セット１において、Ｉ２はＩ０
およびＩ１に直接依存している。命令Ｉ３はＩ２に直接
依存しており、Ｉ０およびＩ１に間接的に依存してい
る。
【００２７】本発明のＴＯＬＬソフトウェアは、依存性
の命令より成るこれらの独立のセットを検出して、各セ
ットにＣＣ１およびＣＣ２のような指示状態コード群を
割り当てる。これにより、命令ストリームに対して１群
または１セットの状態コードしか利用できなかったなら
起こるであろう動作上の依存性は避けられる。換言すれ
ば、命令Ｉ０およびＩ１の実行の結果は、命令Ｉ２の実
行に必要とされる。同時に、命令Ｉ２の実行の結果は、
命令Ｉ３の実行に必要とされる。この分析の遂行に際し
て、命令が資源に対して読取りおよび／または書込みを
遂行するかどうかを決定する。この機能は、命令ストリ
ームの資源要求分析と称される。
【００２８】従来の教示と異なり、本発明は、依存性の
命令が同じプロッセサ要素上で実行されることを必要と
しないことを教示していることに留意されたい。依存性
の決定は、追って記述するように、状態コードセットを
決定し命令発火時間の決定のためにのみ必要とされる。
本発明の例示の１実施例においては、異なるプロセッサ
要素について依存性の命令を実行し得る。これは、プロ
セッサ要素のコンテクストフリーの性質およびプロセッ
サ要素が全体的に共有資源に結合されるためである。こ
れについても後述する。表１に記載される列に対する分
析ステップ１２０の結果は、表２に記載してある。
【００２９】
【表２】
【００３０】表２において、命令Ｉ０およびＩ１に対し
て、レジスタの読取りおよび書込みが行なわれ、続いて
メモリの読取り（別個のアドレスにて）レジスタの書込
みが行なわれる。同様に、命令Ｉ２〜Ｉ４に対しては、
状態コード書込み、およびレジスタ読取りおよび書込み
が行なわれる。最後に、命令Ｉ５は、状態コード記憶レ
ジスタの１回の読取り、その結果ブランチまたはループ
が行なわれる。
【００３１】ＳＥＳＥ基本ブロック中の第２のステップ
またはパス１３０は、基本ブロック内において各命令に
インテリジェンスを付加ないし延長することである。こ
れは、ストリーム内の他の命令の実行時間に関する命令
実行時間の割当て、命令が実行されるべきプロセッサ番
号の割当て、および命令により必要とされ得るいわゆる
スタティック共有コンテクストストーリジマッピング情
報の割当である。
【００３２】命令に発火時間を割り当てるため、命令に
より必要とされる各資源の一時的使用が考慮されねばな
らない。例示の実施例において、各資源の一時的使用
は、「フリータイム」および「ロードタイム」により特
徴づけられる。フリータイムは、資源が命令により読取
りまたは書込みされた最後の時間である。ロード時間
は、資源が命令により変更された最後の時間である。命
令が資源を変更すべきとは、資源が使用された最後の時
間後、換言するとフリータイム後変更を実行しなければ
ならない。命令が資源を読み取るべきときは、資源がロ
ードされた最後の時間後、すなわちロードタイム後読取
りを遂行しなければならない。
【００３３】各資源の一時的使用および資源の実施の使
用間の関係は下記のごとくである。命令が資源の書込み
／変更を行なうべきときは、資源が他の命令により読取
りまたは書込みされた最後の時間（すなわち、その資料
に対する「フリータイム」）プラス１時間間隔がこの命
令に対する最先の発火時間となろう。このプラス１時間
間隔は、命令がフリータイム中なお資源を使用している
という事実に由来する。他方、命令が資源を読み取ると
きは、資源が他の命令により変更される最後の時間（す
なわちその資源に対するロードタイム）プラス１時間間
隔が最先の命令発火時間となる。「プラス１時間間隔」
は、実行されるべきロードを遂行しつつある命令に対し
て必要な時間から由来する。
【００３４】上の論述は、アクセスされる資源の正確な
位置が既知であることを仮定している。これは、一般的
レジスタおよび状態コードメモリのごとく直接的に命名
された資源についてはつねに真である。しかしながら、
メモリ動作は、一般にコンパイル時に未知の位置にある
であろう。実際のアドレス指定構造体により発生される
アドレスはこの種類に属する。先行の実施例において
は、（ＴＯＬＬの基本的概念を明らかにするため）命令
Ｉ０およびＩ１により使用されるアドレスは別であると
仮定した。もしもこれがそうでなければ、ＴＯＬＬソフ
トウェアは、メモリを使用しなかった命令のみが、メモ
リ内の未知の位置にアクセスしつつあった命令と並列に
実行せしめられることを保証するであろう。
【００３５】命令発火時間は、命令が使用する各資源に
対してＴＯＬＬソフトウェア１１０により評価される。
これらの「候補」発火時間は、ついでどれが最大または
もっとも遅い時間かを決定するために比較される。もっ
とも遅い時間は、命令に割り当てられる実際の発火時間
を決定する。この時点に、ＴＯＬＬソフトウェア１１０
は、命令に割り当てられる発火時間を反映させるよう
に、資源のフリータイムおよびロードタイムのすべてを
更新する。ＴＯＬＬソフトウェア１１０は、ついで次の
命令を分析するように進行する。
【００３６】基本ブロック内の命令間依存性を決定する
ためには利用可能な多くの方法がある。先の論述は、特
定のコンパイラーＴＯＬＬパーティショニングを仮定す
るただ１つの可能な実施例に過ぎない。技術に精通した
ものであれば、多くの他のコンパイラーＴＯＬＬパーテ
ィショニングおよび命令間の依存性を決定する方法が可
能であり、実現できよう。それゆえ、例示されたＴＯＬ
Ｌソフトウェアは、基本ブロック内のデータ依存性を表
わすためにリンクリスト分析を使用する。使用され得る
他の可能なデータ構造は、トリー、スタック等である。
命令間の依存性の分析および表示のためリンクリスト表
示が利用されるものと仮定する。各レジスタは、そのレ
ジスタに含まれる値を使用する命令に対して１組のポイ
ンタと関連されている。表１におけるマトリックス乗算
の例に対して、資源の利用が表３に記載されている。
【００３７】
【表３】
【００３８】それゆえ、「ｒｅａｄ ｂｙ」リンクを追
い、各命令に対する資源の利用状態を知れば、上のセッ
ト１および２の独立性が、ＴＯＬＬ１１０により分析命
令手段１２０（図１）で構成される。表１の例をさらに
分析する目的で、基本ブロックが、１つの命令ストリー
ムの任意の時間間隔で、例えば時間Ｔ１６で始まるもの
と仮定する。換言すれば、時間シーケンスにおけるこの
特定の基本ブロックは、時間Ｔ１６でスタートすると仮
定する。段階１２０における分析の結果を表４に記載す
る。
【００３９】
【表４】
【００４０】表４における垂直方向は、一般的レジスタ
および状態コード記憶レジスタを表わす。表における水
平方向は、表１の基本ブロックの例の命令を表わす。表
中のエントリは命令によるレジスタの利用を表わす。か
くして、命令Ｉ０は、時間Ｔ１６、すなわち基本ブロッ
クの実行のスタート時にレジスタＲ１０が読取りと書込
みをされ、レジスタＲ０が書き込まれることを必要とす
る。
【００４１】本発明の教示に従う場合、レジスタＲ１、
Ｒ１１およびＲ４も、時間Ｔ１６の間遂行される動作を
もち得ないという理由はない。３つの命令Ｉ０、Ｉ１お
よびＩ４は互いにデータ独立性であり、時間Ｔ１６中同
時的に実行できる。しかしながら、命令Ｉ２は、レジス
タＲ０およびＲ１がロードされ、ロード動作の結果が乗
算され得るようにすることをまず必要とする。乗算の結
果はレジスタＲ２に記憶される。レジスタＲ２は時間Ｔ
１６において理論的に作用され得るが、命令Ｉ２は、時
間Ｔ１６中に行なわれるレジスタＲ０およびＲ１のロー
ドの結果にデータ依存性である。それゆえ、命令Ｉ２の
完了は、時間フレームＴ１７の間、またはその後に起こ
るはずである。それゆえ、上の表４において、命令Ｉ２
とレジスタＲ２の交叉点に対するエントリＴ１７は、そ
れがデータ依存性であるから下線を付してある。同様
に、命令Ｉ３は、時間Ｔ１７中にまず起こるレジスタＲ
２内のデータを必要とする。それゆえ、命令Ｉ３は、時
間Ｔ１８中またはその後のみレジスタＲ２に作用し得
る。命令Ｉ５は、命令Ｉ４により更新される状態コード
命令ＣＣ２の読取りに依存する。状態コードメモリＣＣ
２の読取りは、時間Ｔ１６に記憶される結果にデータ依
存性であり、したがって次の時間Ｔ１７中またはその後
に行なわれるはずである。それゆえ、段階１３０におい
て、目的コード命令は、上の分析に基づいて表５に記載
されるように「命令発火時間」（ＩＦＴ）が割り当てら
れる。
【００４２】
【表５】 表 ５ 目的コード命令 命令発火時間 Ｉ０ Ｔ１６ Ｉ１ Ｔ１６ Ｉ２ Ｔ１７ Ｉ３ Ｔ１８ Ｉ４ Ｔ１６ Ｉ５ Ｔ１７
【００４３】基本ブロックの逐次命令ストリームにおけ
る各命令は、割り当てられた時間間隔において遂行され
得る。表５から明らかなように、通常６サイクルで逐次
処理される表１の同じ６つの命令が、本発明の教示によ
れば、たった３つの発火時間Ｔ１６、１７およびＴ１８
で処理できる。命令発火時間（ＩＦＴ）は、本発明の
「時間駆動」の特徴をもたらす。
【００４４】例示の実施例における段階１３０により遂
行される次の機能は、命令発火時間（ＩＦＴ）にしたが
って命令ストリームにおける自然的同時発生を順序再整
理し、ついで命令を個々の論理並列プロセッサに割り当
てることである。順序再整理は、同時的に利用可能な技
術の制約に起因してのみ必要とされることに留意された
い。もしも真に十分の関連するメモリが利用可能であれ
ば、ストリームの順序再整理は必要とするものでなく、
プロセッサの番号は、先着順サービスの態様で割り当て
ることができよう。命令選択機構のハードウェアは、こ
の動作モードを取り扱うため技術に精通したものであれ
ば適当に変更できよう。
【００４５】例えば、同時的に、利用可能な技術、なら
びに４つの並列プロセッサ要素（ＰＥ）を有し各ＬＲＤ
内に１つのブランチ実行装置（ＢＥＵ）が設けられるシ
ステムを仮定すると、プロセッサ要素およびブランチ実
行装置は、本発明の教示によると以下の表６に記載され
るように割り当てることができる。プロセッサ要素がす
べての非ブランチ命令を実行し、他方本発明のブランチ
実行装置（ＢＥＵ）がすべてのブランチ命令を実行する
ことに留意されたい。これらのハードウェア回路につい
ては、追って詳細に説明する。
【００４６】
【表６】
【００４７】それゆえ、本発明の教示にしたがうと、時
間Ｔ１６の間、並列プロセッサ要素０、１および２が命
令Ｉ０、Ｉ１およびＩ４をそれぞれ同時に処理する。同
様に、次の時間Ｔ１７中、並列プロセッサ要素０および
ＢＥＵが、命令Ｉ２およびＩ５をそれぞれ同時に処理す
る。そして最後に、時間Ｔ１８中、プロセッサ要素０が
命令Ｉ３を処理する。命令発火時間Ｔ１６、Ｔ１７およ
びＴ１８の間、並列プロセッサ要素３は表１の例に利用
されない。実際に、最後の命令がブランチ命令であるか
ら、命令Ｉ３に対して時間Ｔ１８中に最後の処理が完了
するまでブランチは起こり得ない。遅延フィールドが命
令Ｉ５の処理中に形成されており、命令Ｉ５が時間Ｔ１
７内（最先可能時間）で処理されてさえ、命令Ｉ３が実
行された後ループないしブランチが起こるようにその実
行が遅延されるようになされている。
【００４８】要約すると、本実施例のＴＯＬＬソフトウ
ェア１１０は、段階１３０において、各個々の命令およ
びその資源の使用状態をその形式および位置（既知なら
ば）について試験する（例えば表３）。ソフトウェア
は、ついで、この資源使用状態に基づいて命令発火時間
を割り当て（例えば表４）、これらの発火時間に基づい
て命令ストリーム５を記録し（例えば表５）、その結果
として論理的プロセッサ番号（ＬＰＮ）を割り当てる
（例えば表６）。
【００４９】例示の実施例においては、論理的プロセッ
サ番号（ＬＰＮ）および命令発火時間（ＬＦＴ）を含む
延長されたインテリジェンス情報が、図３および図４に
示されるごとく、基本ブロックの各命令に付加される。
また、追って詳述されるように、基本ブロック（ＢＢ）
の各命令に対する延長されたインテリジェンス（ＥＸ
Ｔ）は、本発明の実際の物理的プロセッサと相関づけら
れる。相関は、システムハードウェアにより遂行され
る。実際のハードウェアは、論理的プロセッサ要素の数
より小数、それと同数、またはそれより多数の物理的プ
ロセッサ要素を含んでよいことに注目することが重要で
ある。
【００５０】本発明のこの例示の実施例における各命令
に付加される図４に示される共有のコンテクスト・スト
ーリジマッピング（ＳＣＳＭ）情報は、スタティックお
よびダイナミック成分を有する。ＳＣＳＭ情報のスタテ
ィック成分は、ＴＯＬＬソフトウェアまたはコンパイラ
により付加されるものであり、命令ストリームのスタテ
ィック分析の結果である。ダイナミック情報は、追って
論述されるように論理的資源ドライバ（ＬＲＤ）により
実行時間付加される。
【００５１】この段階１３０にて、例示のＴＯＬＬソフ
トウェア１１０は、命令ストリームを、別個のプロセッ
サ要素（ＰＥ）により個々に処理され得る同時的発生に
対して１組の単一エントリ、単一エグジット（ＳＥＳ
Ｅ）基本ブロック（ＢＢ）として分析し、各命令に、命
令発火時間（ＩＦＴ）および論理的プロセッサ番号（Ｌ
ＰＮ）を割り当てた。このように、本発明にしたがえ
ば、命令ストリームは、実行に先立ちすべての処理用資
源をスタティックに割り当てるため、ＴＯＬＬソフトウ
ェアによりプレ処理される。これは、所与のプログラム
について一度なされ、そしてＦＯＲＴＲＡＮ、ＣＯＢＯ
Ｌ、ＰＡＳＣＡＬ、ＢＡＳＩＣ等の多数の異なるプログ
ラム言語のいずれにも応用し得る。
【００５２】図５を参照すると、一連の基本ブロック
（ＢＢ）が単一の実行セット（ＥＳ）を形成し得ること
が示されており、ＴＯＬＬソフトウェア１１０が、段階
１４０においてかかる実行セット（ＥＳ）を形成する。
一度ＴＯＬＬソフトウェアが実行セット５００を識別す
ると、セットの始まりおよび終わりに、ヘッダ５１０お
よび／またはトレイラ５２０情報が付加される。好まし
い具体例においては、セットの始まりに１つのヘッダ情
報５１０が付加されるが、本発明はそれに制限されるも
のではない。
【００５３】本発明にしたがうと、基本ブロックは、一
般に命令ストリームにおいて相互に相続いている。上述
のごとく、基本ブロック内の個々の命令が再整理され、
延長されたインテリジェンス情報が割り当てられても、
基本ブロックを再整理の必要はなくてよい。各基本ブロ
ックは、単一エントリ単一エグジット（ＳＥＳＥ）であ
り、ブランチ命令を介してのエグジットをもつ。普通、
他の命令へのブランチは、ブランチの４００の命令のご
とく局部的近傍内にある。実行セットを形成する（段階
１４０）目的は、実行セット内で出ることができる基本
ブロックの最小数を決定することであり、これにより命
令キャッシュ障害の数は最小化される。換言すると、所
与の実行セットにおいて、実行セットのブランチすなわ
ち切替えは統計的に最小とされる。ＴＯＬＬソフトウェ
アは、段階１４０において、この線形プログラミング様
の問題、すなわちブランチ距離等に基づく問題を解決す
るための多数の従来の技術を利用し得る。この目的は、
追って論述されるように、実行セットをハードウェアキ
ャッシュに入れることができるように図５に示されるご
とく実行セットを定めることであり、それにより命令キ
ャッシュ障害（すなわち命令セットの切替え）は最小化
される。
【００５４】上述したものは、単一のコンテクストの応
用におけるＴＯＬＬソフトウェアの例（表１〜６を使っ
て例示される）である。本質的に、ＴＯＬＬソフトウェ
アは、所与のプログラム内の各基本ブロックについて命
令ストリーム内の自然の同時的発生を決定する。例示の
実施例において、ＴＯＬＬソフトウェアは、決定される
自然の同時的発生にしたがって、各命令に命令発火時間
（ＩＦＴ）および論理処理命令（ＬＰＮ）を付加する。
すべての処理用資源は、処理に先立ってスタティックに
割り当てられる。本発明のＴＯＬＬソフトウェアは、多
数の同時に実行する異なるプログラムと関連して使用で
きる。しかして、各プログラムは、追って説明されるよ
うに、本発明の処理システム上で同じ使用者または異な
る使用者により使用される。
【００５５】［３．ハードウェアの一般的説明］図６を
参照すると、ＴＤＡシステムアーキテクチャ６００と称
される本発明のシステムアーキテクチャのブロックダイ
ヤグラムは、ネットワーク６３０を介して複数の論理的
資源ドライバ（ＬＲＤs ）６２０に相互接続されたメモ
リサブシステム６１０を含む。論理的資源ドライバ６２
０は、さらにネットワーク６５０を介して複数のプロセ
ッサ要素６４０に相互接続されている。最後に、複数の
プロセッサ要素６４０が、ネットワーク６７０を介し
て、レジスタセットプールおよび命令コードセットファ
イル６６０を含む共有資源に相互接続されている。ＬＲ
Ｄ−メモリネットワーク６３０、ＲＥ−ＬＲＤネットワ
ーク６５０およびＰＥ−コンテクストファイルネットワ
ーク６７０は、従来形式のクロスバーネットワーク、オ
メガネットワーク、バンヤンネットワークまたは同等物
より構成し得るフルアクセスネットワークである。ネッ
トワークはフルアクセス形式（スペース的にノンブロッ
キング）であるから、例えば任意のプロセッサ要素６４
０は、任意のコンテクスト（以下に定義される）ファイ
ル６６０における任意のレジスタファイルまたは状態コ
ードメモリにアクセスできる。同様に、どのプロセッサ
要素６４０も、どの論理的資源ドライバ６２０へでもア
クセスでき、どの論理的資源ドライバ６２０も、メモリ
サブシステム６１０のどの部分へでもアクセスできる。
加えて、ＰＥ−ＬＲＤおよびＰＥコンテクストファイル
ネットワークは時間的にノンブロッキングである。換言
すれば、これらの２つのネットワークは、ネットワーク
上の負荷状態に拘らず、どの資源からのどの資源へのア
クセスでも保証する。ＴＯＬＬソフトウェアが、ネット
ワーク内において衝突が決して起らないことを保証して
いるから、ＰＥ−ＬＲＤネットワーク６５０およびＰＥ
−コンテクストファイルネットワーク６７０のスイッチ
ング要素のアーキテクチャはかなり簡単化されている。
図６のブロックダイヤグラムはＭＩＭＤシステムを表わ
しており、各コンテクストファイル６６０は少なくとも
１つのユーザプログラムに対応している。
【００５６】メモリサブシステム６１０は、従来形式の
メモリアーキテクチャおよび従来形式のメモリ要素を使
って構成できる。この種のアーキテクチャおよび要素に
は、当技術に精通したものが採用し得てこのシステムの
必要条件を満足するような多くのものがある。例えば、
積重ね型メモリアーキテクチャを使用できよう。（Ａ．
Ｖ．ＰｏｈｍおよびＯ．Ｐ．ＡｇｒａｗａｌのＨｉｇｈ
Ｓｐｅｅｄ Ｍｅｍｏｒｙ Ｓｙｓｔｅｍ．Ｒｅｓｔ
ｏｎ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏ．，１９８３年発
行、参照。）
【００５７】論理的資源ドライバ６２０は、本発明のシ
ステムアーキテクチャ６００に独特である。各例示のＬ
ＲＤは、時分割式で単一の使用者（コンテクストファイ
ルが割り当てられている）に対してデータキャッシュお
よび命令選択の維持を可能にする。ＬＲＤは、種々の使
用者から実行セットを受け取り、そして１つのＬＲＤ上
には、１つのコンテクストに対する１または複数の実行
セットが記憶されている。記憶された実行セットの基本
ブロック内の命令は、先に割り当てられた論理的プロセ
ッサ番号に基づいて待ち行列で記憶される。例えば、シ
ステムが６４の使用者および８つのＬＲＤを有すれば、
８の使用者が個々のＬＲＤを時分割式に共有することに
なろう。オペレーティングシステムは、どの使用者がど
のＬＲＤにどの位長く割り当てられるかを決定する。Ｌ
ＲＤについては、追って詳細に説明する。
【００５８】プロセッサ要素６４０もまた、ＴＤＡシス
テムアーキテクチャに独特であり、追って詳述する。本
発明の特定の１側面によれば、これらのプロセッサは、
コンテクストフリーの確立的性質を示す。すなわち、シ
ステムの将来の状態は、システムの現在の状態にのみ依
存し、現在の状態に至った経路に依存しない。それゆ
え、アーキテクチャの上で、コンテクストフリープロセ
ッサ要素は、２つの点において従来形式のプロセッサ要
素から独特に違っている。第１に、要素は、汎用レジス
タまたはプログラム状態ワードのような内部的恒久記憶
ないし残映をもたない。第２に、要素は、如何なるルー
ト設定機能または同期機能を遂行しない。これらのタス
クは、ＴＯＬＬソフトウェアで遂行され、ＬＲＤで実施
される。アーキテクチャの重要性は、本発明のコンテク
ストフリープロセッサ要素が、ＬＲＤに対して真に共有
の資源であるということである。パイプライン結合プロ
セッサ要素が採用される本発明の他の好ましい特定の実
施例においては、プロセッサは、前述のごとく厳密にコ
ンテクストフリーではない。
【００５９】最後に、レジスタセットおよび状態コード
セットファイル６６０も、Ａｄｖａｎｃｅｄ Ｍｉｃｒ
ｏ Ｄｅｖｉｃｅ、カリフォルニヤ、サニベイル所在、
から入手し得るＡＭＤ２９３００シリーズレジスタファ
イルのような一般的入手し得る要素から構成できる。し
かしながら、図６に例示されるファイル６６０の特定の
形態は、本発明の教示にしたがって独特のものであり、
追って詳細に説明する。
【００６０】表１に記載される例に基づく本発明の一般
的動作は、図７ａ，７ｂおよび７ｃのプロセッサ・コン
テクストレジスタファイル通信と関連して説明してあ
る。前述のように、本発明のこの例示の実施例の時間駆
動制御は、図４に詳細に記載される論理的プロセッサ番
号（ＬＰＮ）および命令発火時間（ＩＦＴ）に関する延
長インテリジェンスの追加に見出される。図７は、レジ
スタセットおよび状態コードセットファイル６６０のレ
ジスタＰＥ0 〜ＰＥ3 の形態を総括的に示している。
【００６１】図１の単一の使用者の例に対するＴＤＡシ
ステムアーキテクチャ６００の動作を説明するため、表
３〜表５を参照する。命令発火時間Ｔ１６に対する例に
おいて、コンテクストファイル−ＰＥネットワーク６７
０は、プロセッサ要素ＰＥ0をレジスタＲ0 およびＲ10
と、プロセッサ要素ＰＥ1 をレジスタＲ1 およびＲ
11と、そしてプロセッサ要素ＰＥ2 をレジスタＲ4 と相
互接続する。それゆえ、時間Ｔ１６の間、３つのプロセ
ッサ要素ＰＥ0 、ＰＥ1 およびＰＥ2 は、Ｉ０、Ｉ１お
よびＩ４を同時に処理し、結果をＲ0 、Ｒ10、Ｒ1 、Ｒ
11およびＲ14に記憶する。時間Ｔ１６の間、ＬＲＤ６２
０は、時間Ｔ１７中に発火（実行）され得る命令を、適
当なプロセッサ要素に供給する。図７ｂを参照すると、
命令発火時間Ｔ１７の間、命令Ｉ２を処理するために現
在割り当てられている唯一のプロセッサ要素ＰＥ0 のみ
がレジスタＲ0 、Ｒ1 およびＲ2 と相互接続している。
ＢＥＵ（図７ａ、７ｂおよび７ｃに図示せず）も、状態
コードメモリに接続されている。最後に図７ｃを参照す
ると、命令発火時間Ｔ１８中、プロセッサ要素ＰＥ0 の
みがレジスタＲ2 およびＲ3 に接続されている。
【００６２】数種の重要な観察がなされねばならない。
まず、特定のプロセッサ要素ＰＥがその動作の結果をレ
ジスタに入れるとき、後続の命令発火時間（ＩＦＴ）
中、任意のプロセッサ要素を、それがその動作を実行す
るとき、そのレジスタに相互接続することができる。例
えば、命令Ｉ１に対するプロセッサ要素ＰＥ1 は、図７
ａに示されるように、ＩＦＴ Ｔ１６中メモリ位置の内
容でレジスタＲ1 をロードする。命令発火時間Ｔ１７
中、プロセッサＰＥ0 はレジスタＲ1 と相互接続され、
そこに記憶されている結果で追加の動作を遂行する。本
発明の教示によると、各プロセッサ要素ＰＥは、任意の
特定の命令発火時間（ＩＦＴ）中レジスタファイル６６
０内の必要なレジスタに「総括的に結合」され、それゆ
え、ある種の従来の手法におけるごとく、例えば他のプ
ロセッサレジスタ内の他の資源に供給のためレジスタフ
ァイルからデータを動かす必要はない。
【００６３】換言すると、本発明の教示によると、各プ
ロセッサ要素は、任意の個々の命令発火時間中、ファイ
ル６６０の任意の共有レジスタに総体的に結合できる。
加えて、本発明によると、どのプロセッサ要素も、ある
種の従来システムにおいて見られるように、特定のレジ
スタの利用可能性についてあるいは特定のレジスタに入
れられる結果について競争する（すなわち待つ）必要は
ない。また、個々の任意の命令発火時間中、どのプロセ
ッサ要素も、レジスタファイル６６０内のどのような形
態のレジスタにしてもそのレジスタがあたかもそれ自身
の内部レジスタであるかのようにフルアクセスできる。
【００６４】それゆえ、本発明の教示によれば、命令ス
トリームに加えられるインテリジェンスは、目的コード
内において検出される自然の同時的発生に基づく。検出
された同時的発生はＴＯＬＬソフトウェアにより分析さ
れ、そして該ソフトウェアは、例示の１実施例において
は、命令を並列に処理すべき個々の論理的プロセッサ要
素（ＬＰＮ）および独特の命令発火時間（ＩＦＴ）を論
理的に割り当てるから、各プロセッサ要素（ＰＥ）は、
その所与の命令に対して、その命令の必要条件にしたが
って処理のために利用可能なすべての必要な資源を有す
ることになろう。上述の例において、論理的プロセッサ
番号は実際のプロセッサ割当てに対応する。すなわちＬ
ＰＮＯはＰＥ0 に、ＬＰＮ１はＰＥ1 に、ＬＰＮ２はＰ
Ｅ2 にそしてＬＰＮ３はＰＥ3 に対応する。本発明にお
いては、ＬＰＮ０対ＰＥ1 、ＬＰＮ１対ＰＥ2 等のよう
などのような順序でも使用できるから、本発明はそのよ
うに制限されるものではない。すなわちＴＤＡシステム
が４以上または４以下のプロセッサを有するならば、以
下に論述されるように異なる割当てが使用できよう。
【００６５】ＴＤＡシステムに対する時間制御は命令発
火時間駆動される。図７ａ〜７ｃに観察されるように、
各個々の命令発火時間中、プロセッサ要素６４０および
ＰＥ−レジスタセットファイルネットワーク６７０より
成るＴＤＡシステムアーキテクチャは、すべての利用可
能な資源を完全に利用しながら、個々のプロセッサ要素
をして命令を同時に処理せしめるように完全に適合され
た新規で独特の特定の形態を取る。プロセッサ要素はコ
ンテックスフリーとし得、そのため、過去の処理に関す
るデータ、状態または情報は必要とされず、プロセッサ
要素の内部にも存在しない。コンテクストフリープロセ
ッサ要素は、各個々の命令の要求にのみ反応し、ハード
ウェアにより必要な共有レジスタに相互接続される。
【００６６】〔４．概要〕概説すると、各異なるプログ
ラムまたはコンパイラ出力１００に対するＴＯＬＬソフ
トウェア１１０は、各単一エントリー、単一エグジット
（ＳＥＳＥ）基本ブロック（ＢＢ）に存在する自然の同
時的発生を分析し、例示の１実施例においては、論理的
プロセッサ番号（ＬＰＮ）および命令発火時間（ＩＦ
Ｔ）を含むインテリジェンスを各命令に加える。図６に
示される本発明のＭＩＭＤシステムにおいては、各コン
テクストファイルは、プログラムを実行する異なる使用
者からのデータを含むことになろう。各使用者には、異
なるコンテクストファイルが割り当てられ、そして図７
に示されるように、プロセッサ要素は、命令により必要
とされるレジスタおよび状態コードメモリのような必要
な資源に個々にアクセスし得る。命令それ自体は、共有
資源情報（すなわち、レジスタおよび状態コードメモ
リ）を担持する。それゆえ、ＴＯＬＬソフトウェアは、
各プログラムに対して１回だけ、図６に例示されるＴＤ
Ａシステムアーキテクチャにおける命令の処理を制御す
るに必要な情報をスタティックに割り当て、時間駆動式
の非集中化処理を保証する。この際、メモリ、論理的資
源ドライバ、プロセッサ要素およびコンテクスト共有資
源は、純粋にノンブロッキングな様式でそれぞれのネッ
トワークを介して総体的に結合される。
【００６７】論理的資源ドライバ（ＬＲＤ）６２０は、
実行セットに形成される基本ブロックを受け取り、各命
令を命令発火時間（ＩＦＴ）に選択されたプロセッサ要
素６４０に供給する責務を有する。図７に示される例は
単一の使用者に対する単純な表示であるが、マルチュー
ザシステムにおいては、論理的資源ドライバ６２０によ
って命令をプロセッサ要素６４０に供給することによ
り、追って詳述されるようにプロセッサ要素は完全に利
用可能となる。共有資源およびプロセッサ要素のタイミ
ングおよび識別情報は、すべてＴＯＬＬソフトウェアに
より命令に加えられる延長インテリジェンスに含まれて
いるから、各プロセッサ要素６４０は、完全に（あるい
は若干の例においてはほとんど）コンテクストフリーと
し得、そして実際に、命令発火時間ごとに、種々の論理
的資源ドライバにより供給される異なる使用者の個々の
命令を処理できる。以下に説明されるように、これをな
すため、論理的資源ドライバ６２０は、予定された順序
で、命令をＰＥ−ＬＲＤネットワーク６５０を介してプ
ロセッサ要素６４０に供給する。
【００６８】各命令の実行の完了に続き、任意のプロセ
ッサ要素からのデータ生成／操作の結果について任意の
他のプロセッサにより独立的にアクセスすることを可能
にするのがプロセッサ要素のコンテクストフリーの性質
である。コンテクストフリーでないプロセッサの場合、
１つのプロセッサが他のプロセッサにより創成されたデ
ータにアクセスするためには、１つのプロセッサからデ
ータを抽出しそれを他のプロセッサに利用できるように
するため、特別の動作（普通汎用レジスタからデータを
メモリに動かす命令）が必要とされる。
【００６９】複数のＬＲＤに依るプロセッサ要素の真の
共有を可能にするのもプロセッサ要素のコンテクストフ
リーの性質である。この共有は、単一の命令サイクル程
度の細かい粗さとし得る（１つのＬＲＤに割り当てられ
る）。１つのコンテクストの状態を節約して（これで１
つまたは複数のプロセッサ要素の制御ができる）、（第
２のＬＲＤに割り当てられる）他のコンテクストによる
制御を可能にするため、プログラミングや特別のプロセ
ッサ操作は必要とされない。コンテクストフリーでない
プロセッサ（従来技術の場合そうである）の場合、かか
る状態節約において、コンテクストスイッチングのプロ
セスの一部として、特別のプログラミングおよび特別の
マシン操作が必要とされる。
【００７０】本発明のプロセッサ要素を実施するに際し
ては１つの他の代替的方法がある。これはコンテクスト
フリーの概念に対する１つの変形である。すなわち、こ
の実施形態は、上述の物理的に総体的な相互接続をもた
らすが、プログラム制御下で、特定の命令の完了に続き
発生されるデータのレジスタファイルへの伝送に誓約を
加えることを可能にする。
【００７１】完全にコンテクストフリーな実施形態にお
いては、プロセッサ要素に入る各命令の完了にて、コン
テクストの状態はコンテクストフリーファイルに完全に
補捉される。上記の代替の場合には、レジスタファイル
への伝送は阻止され、データは、プロセッサに保持さ
れ、さらにデータを操作する後続の命令に対して利用可
能となる（例えばデータチェイニングにより）。究極的
に、データは、若干の有限の命令シーケンスの後レジス
タファイルに伝送される。しかし、伝送されるのは最後
のデータのみである。
【００７２】これは、上述のマイクロコード化コンプレ
ク命令の場合の一般化として見られるべきものであり、
実質的にコンテクストフリーなプロセッサ要素による実
施形態と考えることができる。このような実施形態にあ
っては、データが究極的にコンテクストレジスタファイ
ルに伝送される時間まで、依存性の命令が同じプロセッ
サ要素上で実行されることを保証することが要求されよ
う。これは、パイプライン結合されたプロセッサ要素の
場合と同様に、ＴＯＬＬソフトウェアの全機能性および
アーキテクチャを変更しないが、各命令サイクルを全プ
ロセッサ要素上で最適な状態で利用するためプロセッサ
要素間に設定される命令の効率的なスケジュール化に主
として影響を及ぼす。
【００７３】［詳細な説明］ １．ソフトウェアの詳細な説明 図８〜図１１には、本発明のＴＯＬＬソフトウェア１１
０の詳細が記載されている。図８を参照すると、コンパ
イラからの従来の出力は、段階８００にてＴＯＬＬソフ
トウェアに供給される。従来形式のコンパイラ出力８０
０内には、下記の情報が含まれている。すなわち、
（ａ）命令機能、（ｂ）命令により必要とされる資源、
（ｃ）資源の位置（可能ならば）、および（ｄ）基本ブ
ロック境界である。ついで、ＴＯＬＬソフトウェアは、
段階８１０にて第１の命令でスタートとし、段階８２０
においてどの資源が使用されるか、そして段階８３０に
おいてその資源がどのように利用されるかを決定するよ
うに進行する。このプロセスは、先の節で論述されるよ
うに、段階８４０および８５０を通って命令ストリーム
内の各命令に対して継続する。
【００７４】段階８４０で試験されるところにしたがっ
て最後の命令が処理された後、表が構成され、各資源に
対して「フリー時間」および「ロード時間」で初期設定
される。かかる表は、内部ループマトリック乗算の例に
対して表７に記載されており、イニシャライズの際表は
すべて０を含む。イニシャライズは段階８６０で行なわ
れ、そしてＴＯＬＬソフトウェアは、一度構成される
と、段階８７０において第１の基本ブロックでスタート
するように進行する。
【００７５】
【表７】 表 ７ 資 源 ロード時間 フリー時間 Ｒ０ Ｔ０ Ｔ０ Ｒ１ Ｔ０ Ｔ０ Ｒ２ Ｔ０ Ｔ０ Ｒ３ Ｔ０ Ｔ０ Ｒ４ Ｔ０ Ｔ０ Ｒ１０ Ｔ０ Ｔ０ Ｒ１１ Ｔ０ Ｔ０
【００７６】図９において、ＴＯＬＬソフトウェアは、
段階９００において次の基本ブロックの最初の命令で命
令ストリームの分析を継続する。先述のように、ＴＯＬ
Ｌは、命令ストリームのスタティック分析を遂行する。
スタティック分析は（実際上）直線コードを仮定する。
すなわち、各命令は、逐次的態様において分析される。
換言すると、ブランチが決して起こらないことを仮定す
る。非パイプ式の命令実行に対しては、ブランチの結果
として起こる依存性は決して起こることがないから問題
はない。パイプライン式の実行については後で論述する
（パイプライン結合の使用は、ブランチ命令の遅延値に
影響を及ぼすだけであるということができる）。
【００７７】明らかなように、ブランチが決して起こら
ないという仮定は正しくはない。しかしながら、命令ス
トリームにおいてブランチに遭遇することの影響は単純
である。前述のように各命令は、それが使用する資源
（ないし物理的ハードウェア要素）により特徴づけられ
る。命令発火時間の（そして例示の実施例においては、
論理的プロセッサ番号の）割当ては、命令ストリームが
これらの資源に如何にアクセスするかに依存する。ＴＯ
ＬＬソフトウェアのこの特定の実施例内においては、各
資源の使用状態は、上述のごとく、その資源に対するフ
リータイムおよびロードタイムと称されるデータ構造に
より表される。各命令は順番に分析されるから、１つの
ブランチの分析は、下記の態様でこれらのデータ構造に
影響を及ぼす。
【００７８】基本ブロックのすべての命令に発火時間が
割り当てられると、全資源のロード時間およびフリー時
間を（この値に）更新するのに、現在の基本ブロック
（ブランチが属しているブロック）の最大発火時間が使
用される。次の基本ブロック分析が始まると、提案され
る発火時間は、最後の最大値＋１として与えられる。そ
れゆえ、レジスタ資源Ｒ０〜Ｒ４、Ｒ１０およびＲ１１
の各々に対するロード時間およびフリー時間は、例え
ば、基本ブロックがＴ１６の時間で始まると仮定する
と、以下の表８に記載される。
【００７９】
【表８】 表 ８ 資 源 ロード時間 フリー時間 Ｒ０ Ｔ１５ Ｔ１５ Ｒ１ Ｔ１５ Ｔ１５ Ｒ２ Ｔ１５ Ｔ１５ Ｒ３ Ｔ１５ Ｔ１５ Ｒ４ Ｔ１５ Ｔ１５ Ｒ１０ Ｔ１５ Ｔ１５ Ｒ１１ Ｔ１５ Ｔ１５
【００８０】それゆえ、ＴＯＬＬソフトウェアは、段階
９１０において、提案される発火時間（ＰＦＴ）を、先
行の基本ブロック発火時間の最大発火時間＋１に設定す
る。上の例のコンテクストにおいて、先行の基本ブロッ
クの最後の発火時間はＴ１５であり、この基本ブロック
における命令に対する提案される発火時間はＴ１６で始
まる。
【００８１】段階９２０において、最初の命令により使
用される最初の資源、この例においては命令Ｉ０のレジ
スタＲ０である、が分析される。段階９３０において、
資源が読み取られるか否かの決定がなされる。上述の例
においては、命令Ｉ０に対して、レジスタＲ０は読み取
られないが、書き込みがなされる。それゆえ、段階９４
０は、次に、資源が書き込まれるか否かの決定に入る。
この場合、命令Ｉ０はレジスタＲ０に書き込まれ、段階
９４２に入る。段階９４２は、命令Ｉ０に対する提案さ
れた発火時間（ＰＦＴ）が資源に対するフリー時間に等
しいかまたはそれより短いか否かについて決定をする。
この例においては、表８を参照すると、レジスタＲ０お
よびＴ１５に対する資源フリー時間はＴ１５であり、そ
れゆえＴ１６の提案される発火時間はＴ１５の資源フリ
ー時間より長く、決定はＮＯであり、段階９５０に入
る。
【００８２】ＴＯＬＬソフトウェアによる分析は次の資
源に進行する。この例において、命令Ｉ０に対する次の
資源はレジスタＲ１０である。この資源は命令により読
取りおよび書き込みが行なわれる。段階９３０に入り、
その命令が資源を読取るか否かの決定がなされる。真で
あるから段階９３２に入り、ここで命令に対する現在の
提案発火時間（Ｔ１６）が資源ロード時間（Ｔ１５）よ
り短いか否かの決定がなされる。否であるから、段階９
４０に入る。ここでは、命令が資源に書き込みを行なう
か否かの決定が行なわれる。真であるから、段階９４２
に入る。この段階においては、命令に対する提案発火時
間（Ｔ１６）が資源に対するフリー時間（Ｔ１５）より
も短いか否かの決定がなされる。否であるから、段階９
５０に入る。ＴＯＬＬソフトウェアによる分析は、次の
資源に入るか（命令Ｉ０についてはない）、命令に対す
る最後の資源が処理されたならば「Ｂ」（図１０）に入
る。
【００８３】それゆえ、段階９５０における決定に対す
る答は肯定であり、分析はついで図１０に入る。図１０
において、資源フリー時間およびロード時間がセットさ
れる。
【００８４】段階１０００において、命令Ｉ０に対する
最初の資源はレジスタＲ０である。段階１０１０におけ
る最初の決定は、命令が資源を読むか否かである。前述
のごとく、命令Ｉ０において、レジスタＲ０の読取りは
行なわれないが書き込みが行なわれるから、この決定に
対する答はＮＯであり、分析は段階１０２０に進行す
る。段階１０２０において、資源が書き込まれるか否か
の決定に対する答はＹＥＳであり、分析は段階１０２２
に進行する。段階１０２２は、命令に対する提案発火時
間が資源ロード時間より長いか否かについての決定をな
す。この例において、提案発火時間はＴ１６であり、そ
して表８に戻ると、発火時間Ｔ１６はレジスタＲ０に対
するロード時間Ｔ１５より長い。それゆえ、この決定に
対する答はＹＥＳであり、段階１０２４に入る。段階１
０２４において、資源ロード時間は命令の提案発火時間
に等しくセットされ、資源の表（表８）はその変化を反
映するようにして更新される。同様に、段階１０２６に
入り、資源フリー時間が更新され、命令の提案発火時間
プラス１すなわちＴ１７（Ｔ１６プラス１）に等しくセ
ットされる。
【００８５】ついで段階１０３０に入り、この命令によ
り使用されるほかの資源があるか否かについての決定が
なされる。１つのレジスタＲ１０があり、分析はこの資
源を処理する。段階１０７０では次の資源が取得され
る。段階１０１０に入り、ここで、資源が命令に読み取
られるか否かの決定がなされる。真であるから、段階１
０１２に入り、現在提案発火時間（Ｔ１６）が資源フリ
ー時間（Ｔ１５）より大きいか否かの決定がなされる。
それが真であるから、段階１０１４に入り、ここで、資
源のフリー時間が、この命令によるこの資源の使用を反
映するように更新される。分析は、継いで、段階１０２
０にて、資源が命令により書き込まれるか否かをチェッ
クする。真であるから、段階１０２２に入り、現在の提
案時間（Ｔ１６）が資源（Ｔ１５）のロード時間より長
いか否かの決定がなされる。真であるから、段階１０２
４に入る。この段階において、資源のロード時間が命令
の発火時間を反映するように更新される。すなわち、ロ
ード時間はＴ１６にセットされる。ついで段階１０２６
に入り、資源のフリー時間が命令の実行を反映するよう
に更新される。すなわち、フリー時間はＴ１７にセット
される。ついで段階１０３０に入り、これが命令により
使用される最後の資源であるか否かの決定がなされる。
真であるから段階１０４０に入る。ここで、命令発火時
間（ＩＦＴ）は、Ｔ１６の提案発火時間（ＰＦＴ）に等
しくなるようにセットされる。ついで、段階１０５０に
入り、これが基本ブロックにおける最後の命令であるか
否かについての決定がなされる。これはこの場合ＮＯで
あり、段階１６０に入り次の命令Ｉ１を処理する。次の
命令は、図９のＡ１にて分析段階に入る。
【００８６】例における次の命令はＩ１であり、レジス
タＲ１およびＲ１１に対して、レジスタＲ０およびＲ１
０に関して命令Ｉ０に提供されたのと同じ分析が命令Ｉ
１に対して行なわれる。以下の表９においては、図８の
資源の一部がこれらの変化を反映するように変更される
（命令Ｉ０およびＩ１はＴＯＬＬソフトウェアにより完
全に処理されてしまっている）。
【００８７】
【表９】 表 ９ 資源 ロード時間 フリー時間 Ｒ０ Ｔ１６ Ｔ１７ Ｒ１ Ｔ１６ Ｔ１７ Ｒ１０ Ｔ１６ Ｔ１７ Ｒ１１ Ｔ１６ Ｔ１７
【００８８】基本ブロックの例における次の命令は命令
Ｉ２であり、これは、レジスタＲ０およびＲ１の読取り
およびレジスタＲ２への書込みを含む。それゆえ、図９
の段階９１０において、命令に対する提案発火時間はＴ
１６にセットされる（Ｔ１５＋１）。ついで段階９２０
に入り、そして命令Ｉ２における第１の資源はレジスタ
Ｒ０である。段階９３０においてなされる第１の決定は
ＹＥＳであり、段階９３２に入る。段階９３２では、Ｔ
１６の命令の提案発火時間がＴ１６の資源レジスタＲ０
ロード時間に等しいかまたはそれ以下であるか否かにつ
いての決定がなされる。レジスタＲ０に対する資源ロー
ド時間は、命令Ｉ０に対するレジスタＲ０の分析中Ｔ１
５からＴ１６に更新されたことに注目することが重要で
ある。段階９３２におけるこの決定に対する答は、提案
発火時間が資源ロード時間に等しい（Ｔ１６＝Ｔ１６）
ということであり、段階９３４に入る。段階９３４にお
いて、命令の提案発火時間は、資源ロード時間プラス
１、この例においてはＴ１７（Ｔ１６＋１）に等しくな
るように更新される。命令Ｉ２の提案発火時間はここで
Ｔ１７に更新される。ここで、段階９４０に入り、命令
Ｉ２は資源Ｒ０の書込みをしないから、この決定に対す
る答はＮＯであり、段階９５０、ついで段階９６０へと
入り、次の資源を処理する。この例においてこれはレジ
スタＲ１である。
【００８９】段階９６０においては、レジスタＲ１に対
して行なわれる分析を開始し、段階９３０においては、
資源が読み取られるか否かについての決定がなされる。
答はもちろんＹＥＳであり、段階９３２に入る。今度
は、命令の提案発火時間はＴ１７であり、Ｔ１７の命令
の提案発火時間が、Ｔ１６であるレジスタＲ１に対する
資源ロード時間に等しいかまたはそれ以下であるか否か
についての決定がなされる。命令の提案発火時間はレジ
スタロード時間より長いから（Ｔ１７はＴ１６より
大）、この決定に対する答はＮＯであり、段階９４０に
入る。レジスタはこの命令により書き込まれず、それゆ
え分析は段階９５０に進行する。段階９６０において、
命令Ｉ２に対して処理されるべき次の資源は資源レジス
タＲ２である。
【００９０】段階９３０における最初の決定は、この資
源Ｒ２が読み取られるか否かである。否であるから、分
析は段階９４０に、ついで段階９４２に進む。この時点
において、命令Ｉ２の提案発火時間はＴ１７であり、そ
して段階９４２において、Ｔ１７の命令の提案発火時間
が資源Ｒ２のフリー時間に等しいかまたはそれ以下であ
るか否かの決定がなされる。しかして、このフリー時間
は上記の表８においてはＴ１５である。この決定に対す
る答はＮＯであり、それゆえ段階９５０に入る。これは
この命令に対して処理される最後の資源であり、分析は
図１０において続く。
【００９１】図１０に移り、命令Ｉ２に対する第１の資
源Ｒ０が分析される。段階１０１０において、この資源
が読み取られるか否かの決定がなされ、そしてその答は
ＹＥＳである。段階１０１２に入り、命令Ｉ２の提案発
火時間Ｔ１７がレジスタＲ０に対する資源のフリー時間
より大であるか否かの決定がなされる。表９において、
レジスタＲ０に対するフリー時間はＴ１７であり、両者
は等しいから、この決定に対する答はＮＯである。段階
１０２０に入り、これもＮＯの答をもたらし、分析は段
階１０３０に切り替わる。これは命令Ｉ２に対して処理
される最後の資源ではないから、段階１０７０に入り、
分析を次の資源レジスタＲ１に進める。レジスタＲ１に
対しては、図１０において、レジスタＲ０に対するのと
全く同じ経路が取られる。次に、段階１０７０でレジス
タＲ２の処理が行なわれる。この場合、段階１０１０に
おける決定に対する答はＮＯであり、段階１０２０に入
る。命令Ｉ２に対してレジスタＲ２は書き込まれるか
ら、段階１０２２に入る。この場合命令Ｉ２の提案発火
時間はＴ１７であり、資源のロード時間は表８からＴ１
５である。それゆえ、提案発火時間はロード時間より大
であるから、段階１０２４に入る。段階１０２４および
１０２６は、レジスタＲ２に対するロード時間およびフ
リー時間をそれぞれＴ１７およびＴ１８に前進せしめ、
そして資源の表は図１０に示されるように更新される。
【００９２】
【表１０】 表 １０ 資源 ロード時間 フリー時間 Ｒ０ Ｔ１６ Ｔ１７ Ｒ１ Ｔ１６ Ｔ１７ Ｒ２ Ｔ１７ Ｔ１８
【００９３】これは命令Ｉ２に対して処理される最後の
資源であるから、Ｔ１７の提案発火時間が実際の発火時
間（段階１０４０）となり、次の命令が分析される。内
部ループマトリックス乗算の例における各命令が分析さ
れるのはこの態様においてであるから、完全に分析され
たとき、最終の資源表は下記の表１１におけるごとく現
われる。
【００９４】
【表１１】 表 １１ 資源 ロード時間 フリー時間 Ｒ０ Ｔ１６ Ｔ１７ Ｒ１ Ｔ１６ Ｔ１７ Ｒ２ Ｔ１７ Ｔ１８ Ｒ３ Ｔ１８ Ｔ１９ Ｒ４ Ｔ１６ Ｔ１７ Ｒ１０ Ｔ１６ Ｔ１７ Ｒ１１ Ｔ１６ Ｔ１７
【００９５】図１１において、ＴＯＬＬソフトウェア
は、図９および図１０に記載されるタスクを遂行後、段
階１１００に入る。段階１１００は、すべての資源フリ
ー時間およびロード時間を所与の基本ブロック内の最大
の時間にセットする。例えば、表１１に記載される最大
時間はＴ１９であり、それゆえすべてのフリー時間およ
びロード時間は時間Ｔ１９にセットされる。段階１１１
０に入り、これが処理されるべき最後の基本ブロックで
あるか否かについての決定がなされる。もし否であれ
ば、段階１１２０に入り、次の基本ブロックが処理され
る。これが最後の基本ブロックであれば、段階１１３０
に入り、再び命令ストリームの第１の基本ブロックでス
タートする。この分析の目的は、各基本ブロック内の命
令を論理的に整理し、各命令に論理的プロセッサ番号を
割り当てることである。これは、内部ループマトリック
ス乗算の例に対して表６に集約されている。段階１１４
０は、基準として提案発火時間（ＩＦＴ）を使って、各
基本ブロック内の命令を上昇する順序で分類する機能を
遂行する。ついで段階１１５０に入り、ここで論理的プ
ロセッサ番号（ＬＰＮ）が割り当てられる。プロセッサ
要素の割り当てをなすに際して、１組の命令すなわち同
じ命令発火時間（ＩＦＴ）を有するものに、論理的プロ
セッサ番号が到着順サービス式に割り当てられる。例え
ば、表６に戻ると、発火時間Ｔ１６に対する第１組の命
令はＩ０、Ｉ１およびＩ４である。これらの命令は、そ
れぞれプロセッサＰＥＯ、ＰＥ１およびＰＥ２に割り当
てられる。次に、時間Ｔ１７中、第２組の命令Ｉ２およ
びＩ５がそれぞれプロセッサＰＥ０およびＰＥ１に割り
当てられる。最後に、最後の時間Ｔ１８中、最後の命令
Ｉ３がプロセッサＰＥ０に割り当てられる。プロセッサ
要素の割り当ては他の方法を使って行なうことができる
ものであり、プロセッサ要素およびシステムの実際のア
ーキテクチャに基づくことを特に理解されたい。明らか
なように、好ましい実施例において、１組の命令は、フ
ァースト・イン・タイム式に論理的プロセッサに割り当
てられる。割り当てをなした後段階１１６０に入り、最
後の基準ブロックが処理されたか否かが決定され、もし
否であれば段階１１７０で次の基本ブロックを生じ、プ
ロセスは完了まで繰り返される。
【００９６】それゆえ、ＴＯＬＬソフトウェアの出力
は、この例示の実施例においては、図４に示されるよう
に、各命令に対して提案発火時間（ＩＦＴ）の割り当て
をもたらす。先述のように、命令は、命令発火時間にし
たがって、命令ストリームに現われる自然の同時的発生
に基づいて再整理され、そして個々の論理的プロセッサ
が表６に示されるように割り当てられる。上の論述は内
部ループマトリックス乗算の例について行なってきた
が、図９〜１１に記載される分析は、任意のＳＥＳＥ基
本ブロックに応用して、そこに含まれる自然的同時発生
を検出し、各使用者プログラムに対して命令発火時間
（ＩＦＴ）および論理的プロセッサ番号（ＬＰＮ）を割
り当てるのに応用できる。このとき、このインテリジェ
ンスは、基本ブロック内に記録された命令に加えること
ができる。これは、所与のプログラムに対して１回だけ
なされ、本発明のＴＤＡシステムアーキテクチャで動作
させるために必要な時間駆動・非集中化制御およびプロ
セッサマッピング情報を提供する。
【００９７】図１２に示される実行セットの目的は、１
つの実行セット内における命令キャッシュヒットを最大
にすることによりプログラムの実行を最適化すること、
換言すれば、１つの実行セット内の基本ブロックによる
他の実行セット内の基本ブロックへの切替えをスタティ
ックに最小化することである。実行セットの支援手段
は、３つの主要素より成る。すなわち、データストラク
チャの定義、実行セットデータストラクチャを準備する
予備実行時間ソフトウェア、およびプログラムを実行す
るプロセスにおいて実行セットの取出しおよび操作を支
援するハードウェアである。
【００９８】実行セットデータストラクチャは、１組の
１または複数のブロックおよび付加されたヘッダより成
る。ヘッダは次の情報を含む。すなわち、実際の命令の
スタートのアドレス１２００（これはヘッダが固定長を
有するならば内在的である）、実行セットの長さ（実行
セットの終了のアドレス）、潜在的相続的（プログラム
の実行に関して）実行セットの０または複数のアドレス
１２２０である。
【００９９】実行セットを支持するに必要なソフトウェ
アは、コンパイル後の処理の出力を操作する。その処理
は、依存性の分析、資源分析、資源割り当て、および個
々の命令ストリーム再整理を遂行するものである。実行
セットの形成は、基本ブロックの実行の起こり得る順序
および頻度を決定する１または複数のアルゴリズムを使
用する。基本ブロックは相応にグループ化される。可能
なアルゴリズムは、最小コストのルート設定のための直
線的プログラミングの問題を解くのに使用されるアルゴ
リズムに類似である。実行セットの場合、コストはブラ
ンチと関連する。同じ実行セットに含まれる基本ブロッ
ク間のブランチは、キャッシュ操作に関して不利を招く
ことはない。何故ならば、実行セットの基本ブロックに
対する命令は定常状態にあるキャッシュに存するからで
ある。そのとき、コストは、異なる実行セットの基本ブ
ロック間のブランチと関連する。これは、異なる実行セ
ットの基本ブロックの命令は、キャッシュ内にあると仮
定されないからである。主メモリからキャッシュへ適当
なブロックの検索および記憶がなされている間、キャッ
シュミスでプログラムの実行が遅延される。
【０１００】本発明の教示によるとコストを評価し割り
当てるのに使用できる数種の可能なアルゴリズムがあ
る。１つのアルゴリズムは、スタティックなブランチコ
スト手法である。この方法にしたがえば、ブロックの連
続性および最大の許容実行セットサイズ（これは最大の
命令キャッシュサイズのごとく実施の限界となろう）に
基づき基本ブロックを実行セットに配置することにより
始められる。基本ブロック間におけるブランチについて
の情報は既知であり、コンパイラの出力である。装置
は、この情報を使用し、異なる実行セット内の基本ブロ
ック間における（スタティックな）ブランチの数に基づ
いて、結果として生じた基本ブロックの実行セット中へ
のグループ化のコストを計算する。装置は、このコスト
関数を最小にするための標準のリニアプログラミング技
術を使用でき、それにより、基本ブロックの実行セット
中への最適のグループ化を行なうことができる。このア
ルゴリズムは、実施が容易であるという利点を有する。
しかしながら、このアルゴリズムは、実際のプログラム
実行中に起こる実際のダイナミックなブランチパターン
を無視している。
【０１０１】本発明の教示にしたがえば、実際のダイナ
ミックブランチパターンを一層十分に評価できる他のア
ルゴリズムを使用できる。１つの例は、プログラムの実
行から実際のブランチデータを収集することであり、そ
の結果として、実際のブロック間ブランチに基づくブラ
ンチコストの重みづけ割り当てを利用して基本ブロック
の再グループ化を行なうことである。明らかなように、
この手法はデータ依存性である。他の手法は、プログラ
マをしてブランチの確率を特定せしめ、その後重みづけ
されたコスト割り当てをなすことであろう。この手法
は、プログラマの介入およびプログラマのエラーが導入
される不利益を有する。さらに他の手法は、単位セット
当りの基本ブロックの数を制限するがごときパラメータ
を使用し、そしてこのパラメータに発見性を与えること
に基づくものであろう。
【０１０２】上述のアルゴリズムは、実行セットを創成
する問題に独特なものではない。しかしながら、命令キ
ャッシュの性能を最適化する手段のような実行セットの
使用は新規である。プロセッサ資源の事前実行時間割り
当てが新規であるのと同様に、キャッシュ性能を最大に
するための基本ブロックの事前実行時間分類は、従来技
術では見出されないものである。
【０１０３】実行セットを支援するに必要とされる最後
の要素はハードウェアである。後で論述されるように、
このハードウェアは、現在の実行セットスタートアドレ
スおよび終了アドレス、およびその他の実行セットヘッ
ダデータを記憶するためのメモリを備える。実行セット
および関連するヘッダデータストラクチャの存在は、実
際に、キャッシュからプロセッサ要素への実際の命令取
出しに分り易い。後者は、厳密に個々の命令およびブラ
ンチアドレスに依存している。実行セットハードウェア
は、命令取出しと独立に動作し、主メモリから命令キャ
ッシュへの命令ワードの移動を制御する。このハードウ
ェアは、全実行セットがキャッシュに存在するか、プロ
グラムの実行が、実行セットの外側の基本ブロックへの
ブランチが起こる点に達するまで、命令の基本ブロック
をキャッシュへ取り出すための責務を負う。この点で、
目標実行セットはキャッシュに存在しないから、実行セ
ットハードウェアは、目標実行セットに属する基本ブロ
ックの取出しを行なう。
【０１０４】図１３を参照すると、コンテクストファイ
ル０に対するレジスタファイル６６０の構造が示されて
いるが（構造は各コンテクストファイルに対して同じで
ある）、各構造体はＬ＋１レベルのレジスタセットを有
しており、そして各レジスタはｎ＋１の別個のレジスタ
を備えている。例えば、ｎは、全部で３２のレジスタに
対して３１に等しくし得よう。同様に、Ｌは、全部で１
６のレベルに対して１５に等しくし得よう。これらのレ
ジスタは、レジスタ間で共有されない。すなわち、各レ
ベルは、各他のレベルのレジスタから物理的に別々の１
組のレジスタを有する。
【０１０５】各レベルのレジスタは、主プログラムに関
して特定の深さで実行されるサブルーチンが利用可能な
１群のレジスタに対応している。例えば、レベル０の１
組のレジスタは、主プログラムに利用可能であり、レベ
ル１にある１組のレジスタは、主メモリから直接呼ばれ
る第１レベルのサブルーチンに利用可能であり、レベル
２の１組のレジスタは、第１レベルサブルーチンにより
直接呼ばれるサブルーチン（第２レベルサブルーチン）
に利用可能であり、レベル３にある１組のレジスタは、
第２レベルサブルーチンにより直接呼ばれるサブルーチ
ンに利用可能である。
【０１０６】これらのレジスタセットは独立であるか
ら、最大のレベル数は、サブルーチン間で任意のレジス
タを物理的に共有しなければならない前に、すなわち任
意のレジスタの内容を主メモリに記憶しなければならな
い前に入れこ配置できるサブルーチンの数に対応する。
異なるレベルにあるレジスタセットは本発明の共有資源
を構成し、サブルーチン呼び中のシステムオーバーヘッ
ドコストを相当に節約する。これは、レジスタセット
は、稀にしかメモリに、例えばスタックに記憶される必
要がないからである。
【０１０７】例示の実施例においては、異なるレベルの
サブルーチン間の通信は、各ルーチンに、レジスタを得
るための最高３つまでの可能なレベルを与えることによ
り行なわれる。３つのレベルは、現在レベルと、先行の
（発呼）レベル（もしあれば）と、広域（主プログラ
ム）レベルとである。どのレベルのレジスタがアクセス
されるべきかの指示、すなわち現在実行している主プロ
グラムすなわちサブルーチンに関するレベルの指示は、
ＴＯＬＬソフトウェアにより命令に付加されたスタティ
ックＳＣＳＭ情報を使用する。この情報は、処理される
べき情報に関するレベルを指示する。これは、アーギュ
メントとして角度値を表わす値を取り、その値の三角関
数であるＳＩＮＥ値を戻すＳＩＮＥ関数に対するサブル
ーチン呼びをその１例として示すことができる。主プロ
グラムは表１２に記載され、サブルーチンは表１３に記
載されている。
【０１０８】
【表１２】
【０１０９】
【表１３】
【０１１０】それゆえ、本発明の教示にしたがうと、図
１４におけるごとく、サブルーチンの命令Ｉ０は、現在
レベル（サブルーチンレベルまたは被呼レベル）のレジ
スタＲ２を、先行レベル（発呼ルーチンまたはレベル）
からのレジスタＲ１の内容でロードする。サブルーチン
は、発呼ルーチンのレジスタセットから独立に処理を遂
行すべくフルセットのレジスタを有することに留意され
たい。サブルーチン呼びの完了にて、命令ＩP は、現在
レベルのレジスタＲ７を発呼ルーチンのレベルのレジス
タＲ２に記憶せしめる（これは、ＳＩＮＥルーチンの結
果を発呼プログラムのレジスタセットに戻す）。
【０１１１】図２２と関連して一層詳述されるように、
レベル間の切替えは、ダイナミックに発生されるＳＣＳ
Ｍ情報の使用により行なわれる。しかして、この情報
は、命令の現在手順レベル（すなわち、被呼ルーチンの
レベル）の絶対値、先行の手順レベル（すなわち、発呼
ルーチンのレベル）およびコンテクスト識別情報を含む
ことができる。絶対的なダイナミックＳＣＳＭレベル情
報は、ＴＯＬＬソフトウェアにより供給される相対的な
（スタティック）ＳＣＳＭ情報からＬＲＤにより発生さ
れる。コンテクスト識別情報は、マルチユーザシステム
において多数のプログラムを処理するときのみ使用され
る。相対的ＳＣＳＭ情報は、表１３にレジスタＲ１（発
呼ルーチンの）に対してＲ１（ＬＯ）として、レジスタ
Ｒ２に対してＲ２（ＬＯ）として示されている。現在レ
ベルの全レジスタには、現在手順レベルを示す符号（０
０）を付した。
【０１１２】図１３および図１４と関連して説明される
本方法およびストラクチャは、サブルーチンおよびその
発呼ルーチンのレジスタ間で同じレジスタの物理的共有
が行なわれる従来の手法と相当に異なる。物理的共有の
ため、サブルーチンにより使用のために利用できるレジ
スタの数が制限されるから、レジスタを主メモリに格納
するためにより多くのシステムオーバーヘッドコストが
要求される。例えば、Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ
ｏｆ ｔｈｅ ＡＣＭ、１９８５年１月発行、Ｖｏｌ．
２８、Ｎｏ．１、Ｐ．８〜２１記載のＤａｖｉｄ Ａ．
Ｐａｔｌｅｒｓｏｎの「Ｒｅｄｕｃｅｄ Ｉｎｓｔｒｕ
ｃｔｉｏｎ Ｓｅｔ Ｃｏｍｐａｔｅｒｓ」なる論文に
記載されるＭＩＰＳ法参照。その文献においては、最初
の１６のレジスタは、サブルーチンにより単独に使用さ
れる局部的レジスタであり、次の８個のレジスタ（レジ
スタ１６〜２３）は発呼ルーチンおよびサブルーチン間
で共有され、最後の８個のレジスタ（レジスタ２４〜３
１）は広域（または主）プロブラムおよびサブルーチン
間で共有される。明らかなように、サブルーチンにより
アクセスし得る３２のレジスタのうち、１６のみがプロ
グラムの処理においてサブルーチンによる使用のために
専用される。複雑なサブルーチンの処理においては、サ
ブルーチンに専用化されている限定された数のレジスタ
では、一般にサブルーチンの処理に十分とはいえない。
データのシャフリング（中間のデータのメモリへの記憶
を伴なう）が行なわれなければならず、そしてこれは、
ルーチンの処理において相当のオーバーヘッドコストを
もたらす。
【０１１３】本発明の教示によれば、コンパイル時に起
こることが分かっているレベル間の相対切替えは、図４
（ＳＣＳＭデータ）に示されるごとくレジスタ識別情報
に必要な情報を加え、種々のレベル間において命令を適
当にマッピングすることにより特定される。それゆえ、
完全に独立の１組のレジスタが、発呼ルーチンおよび各
レベルのサブルーチンに対して利用可能となる。発呼ル
ーチンは、それ自身の完全な１組のレジスタにアクセス
することに加えて、前述のごとく、命令に加えられる上
述のスタティックＳＣＳＭマッピングコードを使って、
より高次の１組のレジスタに直接アクセスすることもで
きる。従来技術の手法で特に見られるような、サブルー
チンに利用可能なレジスタセットのサイズの低減は文字
通り起こらない。さらに、ＳＣＳＭ情報用のマッピング
コードは、任意の数の所望のレベルにアクセスするに十
分の長さのフィールドとし得る。例えば、１実施例にお
いて、発呼ルーチンは、３ビットのフィールドでそれ自
身のレジスタに加えて７つのより高次のレベルにアクセ
スできる。本発明は、任意の特定の数のレベルに限定さ
れるものでもなく、１つのレベル内の特定数のレジスタ
に限定されるものでもない。本発明の教示によると、図
１４に示されるマッピングは、論理的マッピングであ
り、従来形式の物理的マッピングではない。例えば、発
呼ルーチンレベル、被呼レベルおよび広域レベルのごと
き３つのレベルは３ビットマップを必要とする。レベル
の相対的識別は、スタティックＳＣＳＭの２ビットワー
ドにより、例えば発呼ルーチンは（００）により、副次
的なレベルは（０１）により、広域レベルは（１１）に
より特定できる。このようにして、各使用者のプログラ
ムは分析され、スタティックＳＣＳＭ相対手順レベル情
報（やはり窓コードと指称される）が、使用者プログラ
ムを特定のＬＲＤに発する前に命令に加えられる。一度
使用者が特定のＬＲＤに割り当てられると、スタティッ
クＳＣＳＭレベル情報を使用して、ＬＲＤ依存性のダイ
ナミックＳＣＳＭ情報を発生し、これが必要に応じて加
えられる。
【０１１４】２．ハードウエアの詳細な説明 図６に図示されるように、本発明のＴＤＡシステム６０
０は、メモリ６１０と複数の論理資源ドライバ（ＬＲ
Ｄ）６２０と複数のプロセッサ要素（エレメント）（Ｐ
Ｅ）６４０と複数の共有コンテクスト記憶ファイル６６
０とから構成される。以下に続く詳細な説明は、ＴＯＬ
Ｌソフトウエア出力はこのハードウエアへロードされる
ので、論理資源ドライバから開始される。 ａ．論理資源ドライバ（ＬＲＤｓ）
【０１１５】特定の論理資源ドライバ（ＬＲＤ）の詳細
は図１５に示される。図６に図示されるように、各論理
資源ドライバ６２０は、一側でＬＲＤ−メモリネットワ
ーク６３０へまた他側でＰＥ−ＬＲＤネットワーク６５
０へ相互接続される。もし、本発明がＳＩＭＤマシンで
あるとすると、唯一つのＬＲＤが用意されそして唯一つ
のコンテクストファイルが用意される。ＭＩＭＤ能力に
対しては、図６に例示される実施例において、“ｎ”人
までのユーザ（使用者）が受入れ可能なように、一つの
ＬＲＤと一つのコンテクストファイルとが各ユーザのた
めに用意される。
【０１１６】論理資源ドライバ６２０は、データキャッ
シュ部１５００と命令選択部１５１０とから構成され
る。命令選択部では、以下の要素が相互接続される。命
令キャッシュアドレス変換ユニット（ＡＴＵ）１５１２
がバス１５１４を通じてＬＲＤ−メモリネットワーク６
３０へ相互接続される。命令キャッシュＡＴＵ１５１２
はさらにバス１５１６を通じて命令キャッシュ制御回路
１５１８へ相互接続される。命令キャッシュ制御回路１
５１８は線路１５２０を通じて一連のキャッシュ区分１
５２２ａ，１５２２ｂ，１５２２ｃおよび１５２２ｄへ
相互接続される。各キャッシュ区分はそれぞれバス１５
２４ａ，１５２４ｂ，１５２４ｃおよび１５２４ｄを通
じて、ＬＲＤ−メモリネットワーク６３０へ接続され
る。各キャッシュ区分回路はさらに線１５３６ａ，１５
３６ｂ，１５３６ｃおよび１５３６ｄを通じてプロセッ
サ命令キュー（ＰＩＱ）バスインターフェースユニット
１５４４へ相互接続される。ＰＩＱバスインターフェー
スユニット１５４４は線１５４６を通じて分岐実行ユニ
ット（ＢＥＵ）１５４８へ接続され、分岐実行ユニット
１５４８は引き続き線１５５０を通じて、ＰＥ−コンテ
クストファイルネットワーク６７０へ接続される。ＰＩ
Ｑバスインターフェースユニット１５４４はさらに線１
５５２ａ，１５５２ｂ，１５５２ｃおよび１５５２ｄを
通じて、プロセッサ命令キュー（ＰＩＱ）バッファユニ
ット１５６０へ接続され、プロセッサ命令キュー（ＰＩ
Ｑ）バッファユニット１５６０は引き続き線１５６２ａ
〜ｄを通じてプロセッサ命令キュー（ＰＩＱ）プロセッ
サ割当回路１５７０へ接続される。ＰＩＱプロセッサ割
当回路１５７０はつぎに線１５７２ａ〜ｄを通じてＰＥ
−ＬＲＤネットワーク６５０へしたがってプロセッサ要
素６４０へ接続される。
【０１１７】データキャッシュ部１５００では、データ
キャッシュＡＴＵ１５８０がバス１５８２を通じてＬＲ
Ｄ−メモリネットワーク６３０へ相互接続されさらにバ
ス１５８４を通じてデータキャッシュ制御回路１５８６
へそして線１５８８を通じてデータキャッシュ相互接続
ネットワーク１５９０へ相互接続される。データキャッ
シュ制御回路１５８６はまた線１５９３を通じてデータ
キャッシュ区分回路１５９２ａ〜ｄへ相互接続される。
データキャッシュ区分回路はつぎに線１５９４ａ〜ｄを
通じてＬＲＤ−メモリネットワーク６３０へ相互接続さ
れる。さらに、データキャッシュ区分回路１５９２は線
路１５９６ａ〜ｄを通じてデータキャッシュ相互接続ネ
ットワーク１５９０へ相互接続される。最後に、データ
キャッシュ相互接続ネットワーク１５９０は線路１５９
８ａ〜ｄを通じてＰＥ−ＬＲＤネットワーク６５０へそ
れゆえプロセッサ要素６４０へ相互接続される。
【０１１８】動作において、各論理資源ドライバ（ＬＲ
Ｄ）６２０は、データキャッシュ部１５００と命令選択
部１５１０との二つの部分を有する。データキャッシュ
部１５００は、プロセッサ要素６４０とメモリ６１０と
の間で高速データバッファとして振る舞う。単位時間あ
たり満足されねばならないメモリ数要求により、データ
キャッシュ１５００はインタリーブされる。プロセッサ
要素６４０によりメモリへ行なわれるすべてのデータ要
求が、データキャッシュ相互接続ネットワーク１５９０
に発行（issue)せられそしてデータキャッシュ１５９２
により捕捉される。データ要求は、プロセッサにより実
行される各命令へＬＲＤにより付加される動的ＳＣＳＭ
情報の一部であるコンテクスト識別子を使用して、デー
タキャッシュ相互接続ネットワーク１５９０により適当
なデータキャッシュ１５９２へ送られる。所望されるデ
ータのアドレスは、データがキャッシュ区分のどこにあ
るかを決める。もし要求されるデータが存在する（すな
わち、データキャッシュヒットが生ずる）ならば、デー
タは要求しているプロセッサ要素６４０へ送り返され
る。
【０１１９】もし 要求されるデータがデータキャッシ
ュにないならば、キャッシュ１５９２へ付加されるアド
レスは、システムアドレスへ変換されるべきよう、デー
タキャッシュＡＴＵ１５８０へ送られる。システムアド
レスはつぎにメモリへ発行される。応答して、メモリか
らのデータのブロック（キャッシュラインまたはブロッ
ク）がデータキャッシュ制御１５８６の制御下でキャッ
シュ区分回路１５９２へ付与される。このキャッシュブ
ロックにある要求されるデータはつぎにデータキャッシ
ュ相互接続ネットワーク１５９０を通じて、要求してい
るプロセッサ要素６４０へ送られる。これは単に一つの
可能な構成であることが明瞭に理解されるべきである。
データキャッシュ部は従来の構成のものでありそして可
能な種々の実施が当業者には実現可能である。データキ
ャッシュは、標準の機能および構成のものであるので、
これ以上言及しない。
【０１２０】ＬＲＤの命令選択部１５１０は、命令キャ
ッシングと命令キューイングと分岐実行との３つの主要
な機能を有する。命令選択部１５１０の命令キャッシュ
部のシステム機能は、キャッシング機構の標準的ないず
れのものともされる。それは、プロセッサとメモリとの
間で、高速命令バッファとして振る舞う。しかし、本発
明は、この機能を実現するのに、独特の方法および装置
形態を提供する。
【０１２１】命令部１５１０の一つの目的は、メモリか
ら複数の実行セットを受容し、実行セットをキャッシュ
１５２２へ入れそして必要時供給式でセット内の命令を
プロセッサ要素６４０へ供給することである。システム
は一般に独立の複数のプロセッサ要素６４０を包含する
ので、命令キャッシュに対する要求は、同時実行可能な
一群の命令に対するものである。再び、単位時間あたり
満足されねばならない複数の要求により、命令キャッシ
ュはインタリーブされる。グループ（群）サイズは、無
からユーザに利用可能なプロセッサ数へ範囲がおよぶ。
グループはパケットと名付けられるが、これは、命令が
連続的な仕方で記憶されることを必ずしも意味しない。
命令は、それらの命令発火時間（ＩＦＴ）に基づいて、
キャッシュから取り出される。次命令発火時間レジスタ
は、取り出されるべき命令の次パケットの発火時間を包
含する。このレジスタは、ＬＲＤの分岐実行ユニット１
５４８によりロードされならびに命令取り出しが完了し
たときキャッシュ制御ユニット１５１８によりインクリ
メント可能である。
【０１２２】次ＩＦＴレジスタ（ＮＩＦＴＲ）は、コン
テクスト制御ユニット１５１８および分岐実行ユニット
からアクセス可能な記憶レジスタである。その簡単な機
能により、それは明示しない。技術的に、それは命令キ
ャッシュ制御ユニット１５１８の一部でありそしてさら
に制御ユニット１６６０に埋め込まれる（図１６）。こ
このキーポイントは、ＮＩＦＴＲは、インクリメントま
たはロードが可能な単なる記憶レジスタであることであ
る。
【０１２３】命令キャッシュ選択部１５１０はバス１５
２４を通じてメモリから実行セットの命令を受容しそし
てラウンドロビン式に、命令語を各キャッシュ区分１５
２２ａ〜ｄに入れる。別言すれば、実行セットの命令
は、第１命令がキャッシュ区分１５２２ａにまた第２命
令がキャッシュ区分１５２２ｂに第３命令がキャッシュ
区分１５２２ｃに第４命令がキャッシュ区分１５２２ｄ
に供給されるよう指示される。第５命令は次に、キャッ
シュ区分１５２２ａへ指示され、そして実行セットのす
べての命令がキャッシュ区分回路へ供給されるまで続
く。
【０１２４】キャッシュ区分へ供給されるすべてのデー
タがキャッシュに必ずしも記憶されるとは限らない。説
明されるように、実行セットヘッダおよびトレーラは記
憶されなくともよい。各キャッシュ区分は、独特の識別
子（タグと名付けられる）を、そのキャッシュ区分に記
憶されるべきすべての情報に付加する。識別子は、キャ
ッシュから得られる情報が実際に所望される情報である
ことを確認するのに使用される。
【０１２５】複数命令の一パケットが要求されるとき、
各キャッシュ区分は、要求されるパケットのメンバーで
ある命令を包含するかどうかを確認する。もし、キャッ
シュ区分のいずれも、要求されるパケットのメンバであ
る命令を包含しない（すなわち、ミスが生ずる）なら
ば、要求されるパケットを包含する実行セットは、デー
タキャッシュミスに類似の仕方で、メモリから要求され
る。
【０１２６】もし、ヒットが生ずる（すなわち、キャッ
シュ区分１５２２の少なくとも一つが要求されるパケッ
トからの命令を包含する）ならば、キャッシュ区分は任
意の適当な動的ＳＣＳＭ情報を命令に付加する。各命令
に付加される動的ＳＣＳＭ情報はマルチユーザ応用に重
要である。動的に付加されるＳＣＳＭ情報は、ある所与
のユーザに割り当てられるコンテクストファイル（図６
参照）を識別する。それゆえ、本発明の教示によって、
システム６００は、マスタプロセッサまたはメモリへの
アクセスを必要とすることなく、多くのユーザコンテク
ストファイル間の遅延自由切換えが可能である。
【０１２７】命令はつぎに、ＬＲＤ６２０のＰＩＱバス
インターフェースユニット１５４４ヘ供給され、ここ
で、それは、例示の実施例でＴＯＬＬソフトウエアが命
令に付加されていた拡張知能に包含される論理プロセッ
サ番号（ＬＰＮ）に応じて適当なＰＩＱバッファ１５６
０へ送られる。ＰＩＱバッファユニット１５６０の命令
は、実プロセッサ要素６４０への割当てのために、バッ
ファされる。プロセッサ割当てはＰＩＱプロセッサ割当
てユニット１５７０により行なわれる。物理的プロセッ
サ要素の割当ては、現在利用可能なプロセッサの数およ
び割当てられるべき利用できる命令数に基づいて行なわ
れる。これらの数は動的である。選択プロセスは以下の
通りである。
【０１２８】図１５の命令キャッシュ制御１５１８およ
び各キャッシュ区分１５２２の詳細は図１６に示されて
いる。各キャッシュ区分回路１５２２では、５つの回路
が利用される。第１の回路は、実行セットのヘッダの各
ワードをパス１５２０ｂを通じて命令キャッシュコンテ
クスト制御ユニット１６６０へ送るヘッダ送り回路１６
６０である。ヘッダ送り回路１６６０の制御は、パス１
５２０ａを通じてヘッダパス選択回路１６０２により行
なわれる。ヘッダパス選択回路１６０２は、制御ユニッ
ト１６６０から線路１５２０ｂを通じて受容されるアド
レスに基づいて、キャッシュ区分で必要とされる数のヘ
ッダ送り装置（header router)１６００を選択的に賦活
する。たとえば、もし実行セットが２つのヘッダワード
を有するならば、最初の２つのヘッダ送り回路１６００
だけが、ヘッダパス選択回路１６０２により賦活されそ
れゆえヘッダ情報の２つのワードがバス１５２０ｂを通
じて、キャッシュ区分回路１５２２ａおよび１５２２ｂ
（図示せず）の２つの賦活されるヘッダ送り回路１６０
０から制御ユニット１６６０へ供給される。説明したよ
うに、実行セットの連続するワードが連続するキャッシ
ュ区分回路１５２２へ供給される。
【０１２９】たとえば、表１のデータは全実行セットを
表示しそして適当なヘッダワードが実行セットの最初に
出現すると仮定する。最先の命令発火時間（ＩＦＴ）を
もつ命令が最初にリストされそしてある所与のＩＦＴの
間に、最も低い論理プロセッサ番号に関するこれらの命
令が最初にリストされる。表はつぎのように読まれる。
【０１３０】
【表１４】 ヘッダワード１ ヘッダワード２ I0 (T16) (PE0) I1 (T16) (PE1) I4 (T16) (PE2) I2 (T17) (PE0) I5 (T17) (PE1) I3 (T18) (PE0)
【０１３１】それゆえ、表１の例（すなわち、マトリッ
クスマルチプライ内部ループ）は、それと関連の２つの
ヘッダワードと発火時間（ＩＦＴ）および論理プロセッ
サ番号（ＬＰＮ）を画然する拡張情報を持つ。表１４に
示されるように、命令は、発火時間に応じて、ＴＯＬＬ
ソフトウエアにより再順序付けられた。それゆえ、表１
４に示される実行セットは、ＬＲＤ−メモリネットワー
ク６３０を通じてメモリから供給されるとき、第１のワ
ード（ヘッダワード１）は、区分キャッシュ０により制
御ユニット１６６０へ送られる。第２のワード（ヘッダ
ワード２）は、区分キャッシュ１（図１５）により制御
ユニット１６６０へ送られる。命令Ｉ０が区分キャッシ
ュ２へ、命令Ｉ１が区分キャッシュ３へ、命令Ｉ２が区
分キャッシュ０へ等々送られる。その結果、キャッシュ
区分１５２２はここに表１５に示されるような命令を包
含する。
【０１３２】
【表１５】 キャッシュ０ キャッシュ１ キャッシュ２ キャッシュ３ Ｉ０ Ｉ１ Ｉ４ Ｉ２ Ｉ５ Ｉ３
【０１３３】上記の例は、実行セットでただ一つの基本
ブロックをもつにすぎない（すなわち、それは極端に単
純化した例である）ことをはっきりさせることが重要で
ある。現実に、実行セットは複数の基本ブロックを有す
るであろう。
【０１３４】命令は次に、記憶のため各キャッシュ区分
にあるキャッシュランダムアクセスメモリ（ＲＡＭ）１
６１０へ供給される。各命令は、ヘッダ送り装置１６０
０からバス１６０２を通じてタグ付加装置（tag attach
er) 回路１６０４へそして次に線路１６０６を通じてＲ
ＡＭ１６１０へ供給される。タグ付加装置回路１６０４
はタグ生成回路１６１２の制御下にあり、そして線路１
５２０ｃを通じて、これと相互接続される。キャッシュ
ＲＡＭ１６１０には、従来のスーパーミニコンピュータ
で見出されるような従来のキャッシュ高速ＲＡＭが可能
である。
【０１３５】タグ生成回路１６１２は、指定されるＲＡ
Ｍ１６１０での命令の記憶の前に、各命令への付加のた
めに、独特の識別コード（ＩＤ）を提供する。キャッシ
ュ回路に記憶される命令へのプロセス識別タグの割当て
は従来のものでありそしてエイリアシング（aliasing)
を回避するよう行なわれる。アラン ジエイ スミス
（Alan J. Smith ）によるエイシーエム コンピューテ
ィング サーベイズ（ACM Computing Surveys ）第 14
巻、 1982 年９月の“Cache Memories”参照。タグは、
各別の命令およびユーザからそれを唯一つ識別するのに
十分な量の情報を有する。例示の命令はすでにＩＦＴと
ＬＰＮとを含むので、後に命令が実行のため検索される
とき、命令は命令の発火時間に基づいて取り出される。
以下の表１６に示されるように、拡張情報およびハード
ウエアタグを含む各命令は上記の例について表示のよう
に記憶される。
【０１３６】
【表１６】
【０１３７】先に説明されたように、キャッシュ区分回
路１５２２の目的は、遅い主メモリと速いプロセッサ要
素６４０との間に高速バッファを提供することである。
通常、キャッシュＲＡＭ１６１０は、高速アクセスが可
能な高速メモリである。もし、ＲＡＭ１６１０が真の連
想メモリであるならば、表１６に明示されるように、各
ＲＡＭ１６１０は、命令発火時間（ＩＦＴ）に基づいて
アドレス可能である。現在、この種の連想メモリは経済
的に妥当でなくまたキャッシュアドレス変換回路１６２
０へのＩＦＴが利用されねばならない。この種の回路
は、設計が従来のものでありそしてバス１５２０ｄを通
じて、各ＲＡＭのアドレッシングを制御する。回路１６
２０の目的は、命令発火時間の与えられる所望される命
令のＲＡＭアドレスを生成することである。それゆえ、
命令発火時間Ｔ１６について、表１６に示されるよう
に、キャッシュ０とキャッシュ２とキャッシュ３とは、
それぞれ命令Ｉ４とＩ０とＩ１とを発生しよう。
【０１３８】キャッシュＲＡＭ１６１０がアドレスされ
るとき、特定の発火時間に関連されるこれらの命令は、
線路１６２４を通じてタグ比較および特権検査回路１６
３０へ供給される。タグ比較および特権検査回路１６３
０の目的は、適当な命令が供給されたことを確認するた
めに、ハードウエアタグ（ＩＤ）を発生されるタグと比
較することである。参照ないし基準タグは、線路１５２
０ｅを通じてタグ比較および特権検査回路１６３０へ相
互接続される別のタグ生成回路１６３２を通じて発生さ
れる。特権検査がまた、命令により要求される動作が
（例えばシステムプログラム、アプリーケーションプロ
グラムなど）プロセスの所与の特権状態（ステータス）
が許可されるのを確認するのに、供給される命令でも遂
行される。これは、プロセッシングステータスの複数レ
ベルをサポートするコンピュータプロセッサにより行な
われる従来の検査である。ヒット／ミス回路１６４０
が、特定の命令フェッチ（取出し）要求に応答して、ど
のＲＡＭ１６１０が適当な命令をＰＩＱバスインターフ
ェースユニット１５４４へ供給したかを決定する。
【０１３９】たとえば、表１６に振り返ってみると、も
しＲＡＭ１６１０が、命令発火時間Ｔ１６について、回
路１６２０によりアドレスされるならば、キャッシュ０
とキャッシュ２とキャッシュ３は命令に応答して、これ
らのキャッシュ区分でヒット指示を構成しよう。キャッ
シュ１は応答せずそしてミス指示を構成しそしてこれは
線１５２０ｇを通じて回路１６４０により決定されよ
う。こうして、命令発火時間Ｔ１６について各命令がバ
ス１６３２を通じて、もしあれば動的ＳＣＳＭ情報がＳ
ＣＳＭ付加装置ハードウエア１６５０により命令に付加
されるＳＣＳＭ付加装置１６５０へ供給される。例え
ば、ハードウエア１６５０が（相対値である）静的ＳＣ
ＳＭ手続レベル情報を実手続レベル値と置換できる。実
手続レベル値は手続レベルカウンタデータおよび静的Ｓ
ＣＳＭ情報から発生される。
【０１４０】各発火時間に関連される命令のすべてが、
ＲＡＭ１６１０から読み取られとき、ヒットおよびミス
回路１６４０は線路１６４６を通じて、命令キャッシュ
制御ユニット１６６０にこの情報を伝達する。命令キャ
ッシュコンテクスト制御ユニット１６６０は、命令発火
時間を次の値にインクリメントする命令キャッシュ制御
１５１８の一部である次命令発火時間レジスタを包含す
る。それゆえ、例では、命令発火時間Ｔ１６に関連され
るすべての命令の読み取りの完了にて、命令キャッシュ
コンテクスト制御ユニット１６６０は次発火時間Ｔ１７
へインクリメントを行ないそしてこの情報を線路１６６
４を通じてアクセス決定（resolution)回路１６７０へ
また線路１５２０ｆを通じてタグ比較および特権検査回
路１６３０へ供給する。またＴＯＬＬソフトウエアによ
り感知される動作依存状態によっては有効命令をもたな
い発火時間があってもよいことに注意されたい。この場
合には、キャッシュからはなんの命令もフェッチされず
またＰＩＱインターフェースへ伝達されないであろう。
【０１４１】アクセス決定回路１６７０は、どの回路が
命令キャッシュＲＡＭ１６１０へのアクセスを有するか
を調整する。通常、これらのＲＡＭは、各クロックサイ
クルで単一の要求だけを満足させることができる。ＲＡ
Ｍへ一度に二つの要求があることがあるので、いずれの
回路がアクセスを獲得するかを決めるために調停方法が
実行されねばならない。これはキャッシュメモリの設計
での従来の問題であり、アクセス決定回路は、この分野
でよく知られている優先順位問題を解決する。
【０１４２】本発明は、数人のユーザを支援できそして
できれば時間と空間の両方で同時に数人のユーザを支援
できるのがよい。以前の従来技術の方法（ＣＤＣ、ＩＢ
Ｍなど）では、マルチユーザ式支援が単に一または複数
のプロセッサを時分割することによって実現されてい
た。別言すれば、プロセッサは時間にて共有されてい
た。このシステムでは、マルチユーザ式支援が、複数の
プロセッサエレメントで時間を与えられる各ユーザへの
ＬＲＤの割当てにより（空間にて）実現される。こうし
て、プロセッサエレメントの共有に対する空間的態様が
ある。マシンのオペレーティングシステムは時分割され
る仕方で同様のＬＲＤに割り当てられるこれらのユーザ
を取り扱い、それにより、時間的次元をプロセッサの共
有に付加する。マルチユーザ式支援が複数のＬＲＤと複
数のプロセッサエレメントの使用とレジスタファイルお
よび条件コード記憶をサポートする複数のコンテクスト
ファイル６６０とにより実現される。数人のユーザが同
時にプロセッサエレメントで実行してもよいとき、追加
の情報のピース（片）が、命令ソースおよびそれが利用
可能ないずれの資源をも唯一つ識別するため、その実行
の前に、各命令に付加されねばならない。例えば、レジ
スタ識別子がサブルーチン手続レベルの絶対値とコンテ
クスト識別子ならびに実レジスタ番号を包含しなければ
ならない。メモリアドレスもまた、命令がそれからＬＲ
Ｄ−メモリ相互接続ネットワークを通じて適当なデータ
キャッシュへ適当に送られるべく発行（issue)されたと
ころのＬＲＤ識別子を包含しなければならない。追加お
よび要求される情報は、静的および動的構成成分の二つ
の成分を備え、そして情報は、「共有コンテクストスト
ーレッジマッピング」（ＳＣＳＭ）と称される。静的情
報は、コンパイラ出力から生じ、ＴＯＬＬソフトウエア
はコンパイラ生成命令ストリームから情報を収集し、そ
してレジスタ情報を、命令がＬＲＤにより受容されるま
えに、命令に付加する。
【０１４３】動的情報は、プロセッサへの命令の発生の
まえにＬＲＤにより命令にハードウエア付加される。こ
の情報は、命令を発生するＬＲＤに対応するコンテクス
ト／ＬＲＤ識別子と命令の現在手続レベルの絶対値と現
在の命令ストリームのプロセス識別子と好ましくは通常
コンテクスト自由でないプロセッサを有するシステムの
プロセッサに包含されるであろう命令ステータス情報と
から構成される。この後の情報は、誤りマスクと浮動小
数点フォーマットモードと丸めモードなどから構成され
よう。
【０１４４】図１６の回路の動作において、一またはそ
れ以上の実行セットが命令キャッシュ回路へ供給され
る。各セットごとのヘッダ情報は一またはそれ以上の連
続するキャッシュパーティッション（区分）へ供給され
そしてコンテクスト制御ユニット１６６０へ送られる。
実行セットの命令は次に、ラウンドロビン式に個々に各
連続するキャッシュパーティッションユニット１５２２
へ送られる。ハードウエア識別タグが、各命令に付加さ
れそして次に命令はＲＡＭ１６１０に記憶される。先に
説明したように、各実行セットは、命令キャッシュ不履
行（デフォールト）を最小限にするよう十分な長さのも
のでありそしてＲＡＭ１６１０は実行セットを記憶する
のに十分な大きさのものである。プロセッサエレメント
が命令を要求するとき、適当なＩＦＴと整合する有効命
令の数およびキャッシュロケーション（場所）が決めら
れる。ＲＡＭ１６１０に記憶される命令は読み出され、
識別タグは確認され、特権ステータスが検査される。命
令は、次にＰＩＱバスインターフェースユニット１５４
４へ供給される。ＰＩＱバスインターフェースユニット
１５４４へ供給される各命令は、表１７に示されるよう
に、識別子タグ（ＩＤ）およびハードウエア付加ＳＣＳ
Ｍ情報を含む。
【０１４５】
【表１７】
【０１４６】もし、命令がＲＡＭ１６１０に記憶されて
いないならば、キャッシュミスが生じ、そして命令を包
含する新しい実行セットが線路１５２３を通じて主メモ
リから読み取られる。
【０１４７】図１７ではＰＩＱバスインターフェースユ
ニット１５４４およびＰＩＱバッファユニット１５６０
の詳細が示されている。図１７を参照すると、ＰＩＱバ
スインターフェースユニット１５４４は上の表１７に示
されているような命令を線路１５３６を通じて受容す
る。正しい発火時間を有する命令を包含するこれらのサ
ーチないし探索タグハードウエア１７０２が線路１５４
９を通じて現在の命令発火時間の値へアクセスできそし
てキャッシュメモリ１５２２を検索し、正しい発火時間
を有する命令を包含するこれらのレジスタのアドレスを
決める。ＰＩＱバスインターフェース１５４４への供給
のため、どの命令が次に選択すべきかを命令キャッシュ
制御回路系により決定するために、検索タグハードウエ
ア１７０２は次に、これらのメモリロケーションのアド
レスを命令キャッシュ制御回路系１５１８に対して利用
可能にする。
【０１４８】これらの命令は、並列にバスインタフェー
スユニット（ＢＩＵ）１７００の２次元配列にアクセス
する。バスインターフェースユニット１７００は、接続
１７１０および１７２０によりフルアクセス非ブロッキ
ングネットワークで相互接続され、そして線路１５５２
を通じてＰＩＱバッファユニット１５６０へ接続する。
各バスインターフェースユニット（ＢＩＵ）１７００
は、ＴＩ ７４Ｌ８５の４ビット大きさのコンパレータ
（テキサス州７５２６５、ダラス、ピーオーボックス２
２５０１２のテキサスインスツルメント社）から構成さ
れる。命令発火時間Ｔ１６に対して、マトリックスマル
チプライ例において、キャッシュ０が命令Ｉ４を包含し
そしてキャッシュ３（図１７のキャッシュｎに対応す
る）が命令Ｉ１を包含する。命令Ｉ４に割り当てられる
論理プロセッサ番号はＰＥ２である。論理プロセッサ番
号ＰＥ２はプロセッサ命令キュー２（これは、命令を包
含するキャッシュ０ユニットに対応するＢＩＵ３であ
る）のため、バスインターフェースユニット１７００の
選択（ＳＥＬ）信号が賦活される。この例では、ＢＩＵ
３だけが賦活されそしてこのＢＩＵ３行および列に対し
残りのバスインターフェースユニットは賦活されない。
同様に、キャッシュ３（図１７のキャッシュｎ）に対
し、対応するＢＩＵ２は、プロセッサ命令キュー１に対
して賦活される。
【０１４９】ＰＩＱバッファユニット１５６０は、表１
８に示されるファーストインファーストアウト（ＦＩＦ
Ｏ）方法でＰＩＱバスインターフェースユニット１５４
４から受容される命令を記憶する複数のプロセッサ命令
キュー１７３０から構成される。
【０１５０】
【表１８】
【０１５１】命令キューイング機能を実行するのに加え
て、ＰＩＱ１７３０はまた、プロセッサエレメント６４
０へ発行される各命令の実行ステータスをトラックを追
跡する。理想的なシステムでは、命令は、命令が実行を
完了したかどうかについて顧慮することなく、クロック
サイクルごとにプロセッサエレメントへ発行できよう。
しかし、システムのプロセッサエレメント６４０は、例
えばデータキャッシュミスなど例外的条件の発生により
クロックサイクルごとに命令を完了できないこともあろ
う。その結果、各ＰＩＱ１７３０は、まだ実行状態のプ
ロセッサエレメント６４０へ発行されたすべての命令を
追跡する。この追跡の主要な結果は、ＰＩＱ１７３０が
ＬＲＤ６２０のため命令クロッキング機能を実行するこ
とである。別言するとＰＩＱ１７３０は、直線コード
（straightline code)を実行しているとき、次の発火時
間レジスタが更新されるときを決定する。これはつぎ
に、新しい命令取出しサイクルを開始する。
【０１５２】命令クロッキングが、所与のＰＩＱにより
発行される命令が実行されたか、またはパイプライン構
成ないし結合されるＰＥの場合には、次のステージ（段
階）へ進行したかを特定することを、各ＰＩＱ１７３０
に命令済み信号を形成させることにより実現される。こ
れは、次に、このＬＲＤからのすべての別のＰＩＱ命令
済み信号と組み合されそして次発火時間レジスタをイン
クリメントするインクリメント信号をゲートするのに使
用される。「済み」信号は、線路１５６４を通じて、命
令キャッシュ制御１５１８へ供給される。
【０１５３】図１８を参照すると、ＰＩＱプロセッサ割
当て回路１５７０は、ＰＥ−ＬＲＤネットワーク６５０
へそしてつぎに種々のプロセッサエレメント６４０へフ
ルアクセススイッチとして相互接続されるネットワーク
インターフェースユニット（ＮＩＵ）１８００の２次元
配列を包含する。各ネットワークインターフェースユニ
ット（ＮＩＵ）１８００は図１７のバスインターフェー
スユニット（ＢＩＵ）１７００と同様の回路系から構成
される。通常の動作において、プロセッサ命令キュー＃
０（ＰＩＱ０）は、キュー＃０に対応する列に関連され
るＮＩＵ０を賦活することにより直接プロセッサエレメ
ント０をアクセスでき、その列および行に対しＰＩＱプ
ロセッサ整列回路の残りのネットワークインターフェー
スユニットＮＩＵ０、ＮＩＵ１、ＮＩＵ２、ＮＩＵ３は
非賦活される。同様に、プロセッサ命令キュー＃３（Ｐ
ＩＱ３）は通常、キュー＃３に関連の列のＮＩＵ３を賦
活することによりプロセッサエレメント３をアクセス
し、その列および行の残りのＮＩＵ０、ＮＩＵ１、ＮＩ
Ｕ２およびＮＩＵ３は賦活されない。ネットワークイン
ターフェースユニット１８００の賦活は、命令選択およ
び割当て回路１８１０の制御下にある。
【０１５４】ユニット１８１０が、ユニット１８１０が
メンバであるＬＲＤ内にＰＩＱ１７３０から線路１８１
１を通じてまた線路１８１３を通じて（別のＬＲＤの）
別の全てのユニット１８１０からそしてネットワーク６
５０を通じてプロセッサエレメント６４０から信号を受
容する。各ＰＩＱ１７３０は、“I have an instructio
n that is ready to be assigned to a processor.”に
対応する信号をユニット１８１０に供給する。別のＰＩ
Ｑバッファユニットは、このユニット１８１０およびす
べての別のユニット１８１０に、“My PIQ1730( ＃x) h
as an instruction ready to be assigned to a proces
sor.”に対応する信号を供給する。最後に、プロセッサ
エレメントはシステムで各ユニット１８１０に、“I ca
n accepta new instruction .”に対応する信号を供給
する。
【０１５５】一ＬＲＤのユニット１８１０は、線路１８
１１を通じてそのＬＲＤの複数のＰＩＱ１７３０へまた
線路１８６０を通じてそのＬＲＤのネットワークインタ
ーフェースユニット１８００へそして線路１８１３を通
じてシステムの別のＬＲＤの別のユニット１８１０ヘ信
号を伝達する。ユニット１８１０は、“ Gate your ins
truction onto the PE-LRD interface bus (650) . ”
に対応する信号を各ＰＩＱ１７３０へ伝達する。ユニッ
トは、選択信号をネットワークインターフェースユニッ
ト１８００へ伝達する。最後に、ユニットは“ I have
used processor element ＃x . ”に対応する信号を、
使用されつつある各プロセッサに対しシステムの各別の
ユニット１８１０へ伝達する。
【０１５６】さらに、各ＬＲＤの各ユニット１８１０
は、ＬＲＤの優先順位に対応する優先順位をそれに関連
して有する。これは、複数ＬＲＤを、ゼロからシステム
のＬＲＤの数へと上行する順序に並べるのに使用され
る。プロセッサエレメントを割当てるのに使用される使
用される方法は次の通りである。複数ＬＲＤが並べられ
るとすると、多くの割当て方式が可能である（たとえ
ば、ラウンドロビン、ファーストカムファーストサーブ
ド（first come first served)、タイムスライスな
ど）。しかし、これらは、実施細目でありまた本発明の
教示に基づくこの装置の機能に影響を与えるものではな
い。
【０１５７】現在最も高い優先順位をもつＬＲＤを考察
する。このＬＲＤは、それが要求する全てのプロセッサ
エレメントを得、そして実行されるべき用意の整った命
令を利用可能なプロセッサエレメントに割り当てる。も
し、プロセッサエレメントがコンテクストフリーである
ならば、どのような仕方でも割り当てることができる。
しかし一般に、すべてのプロセッサが正しく機能してい
ると仮定するならば、もちろんプロセッサエレメント＃
０が利用可能であるとして、ＰＩＱ＃０からの命令がプ
ロセッサエレメント＃０へ送られる。
【０１５８】最も高い優先順位のＬＲＤでユニット１８
１０は次にこの情報をシステムの別のすべてのユニット
１８１０へ伝達する。オープン状態のいずれのプロセッ
サも次に、実行可能な命令と一緒に次に最も高い優先順
位のＬＲＤにより利用される。この割当ては、全てのプ
ロセッサが割り当てられるまで継続する。それゆえ、プ
ロセッサはデイジーチェイン態様の優先順位に基づいて
割り当てられる。
【０１５９】もし特定のプロセッサエレメントが、例え
ば、エレメント１が障害を起こしたならば、命令選択割
当てユニット１８１０は、全てのネットワーク命令ユニ
ットＮＩＵ１を非活動化することにより、このプロセッ
サエレメントを非活動化できる。それは次に、例えばプ
ロセッサエレメント２がプロセッサエレメント１に論理
的に割り当てられる全ての命令を受容し、プロセッサエ
レメント３が、プロセッサ２に論理的に割り当てられる
全ての命令を受容するため、ここに割り当てることがで
きるよう（以下同様）、ハードウエアを通じてプロセッ
サエレメントを整理し直しことができる。実際、余分な
プロセッサエレメントおよびネットワークインターフェ
ースユニットが、高い程度の障害許容限界を提供するた
めシステムに用意できる。
【０１６０】明らかに、これは単に可能な実施の一つで
ある。別の種々の方法もまた実現可能である。
【０１６１】ｂ．分岐実行ユニット（ＢＥＵ） 図１９を参照すると、分岐実行ユニット（ＢＥＵ）１５
４８は、本発明では、各基本ブロックの終了で生ずるす
べての分岐命令の実行に責任のあるユニットである。例
示の実施例では、サポートされる各コンテクストごとに
一つのＢＥＵ１５４８があり、それで、図６を参照し
て、“ｎ”個のサポートされるコンテクストが“ｎ”個
のＢＥＵを必要とする。各ＢＥＵは簡単な設計のもので
ありそれゆえ複数のコンテクスト間でＢＥＵを共有する
費用は、各コンテクストにそれ自身のＢＥＵを持たせる
ようにすることよりもより高価であろうから、例示の実
施例は、各サポートされるコンテクストごとに一つのＢ
ＥＵを使用する。
【０１６２】ＢＥＵ１５４８は、分岐命令がＰＥ６４０
の外側で実行されること以外は、従来の仕方で分岐を実
行する。ＢＥＵ１５４８は、分岐条件を評価し、そし
て、目標アドレスが選択されるとき、このアドレスを生
成しそして次命令取出しレジスタへ直接入れる。目標ア
ドレス生成は、手続呼出しまたは復帰でない無条件およ
び条件分岐については従来のものである。目標アドレス
は、（ａ）命令から直接または（ｂ）次命令取出しレジ
スタの現在の内容からのオフセットまたは（ｃ）コンテ
クストレジスタファイルの汎用目的レジスタのオフセッ
トから取られる。
【０１６３】サブルーチンからの復帰分岐が、わずかに
異なる態様で処理される。サブルーチン復帰分岐を理解
するために、サブルーチン呼出し分岐の説明が必要であ
る。分岐が実行されるとき、復帰アドレスが生成されそ
して記憶される。復帰アドレスは通常は、サブルーチン
呼出しに続く命令のアドレスである。復帰アドレスは、
メモリに積重ねて（stack)または分岐実行ユニットに対
して別の記憶場所に記憶される。さらに、サブルーチン
呼出しの実行は手順レベルカウンタをインクリメントす
る。
【０１６４】サブルーチン分岐からの復帰はまた無条件
分岐である。しかし、命令内に目標アドレスを包含する
のでなく、このタイプの分岐は、先に記憶された復帰ア
ドレスを記憶装置から読み取り、手順レベルカウンタを
デクリメントし、そして次命令取出しレジスタに復帰ア
ドレスをロードする。本開示の残りの部分では、条件分
岐の評価および実行を論述する。開示の技術はまた無条
件分岐にも適用されることに注意されたい。なぜならこ
れらは本質的に、条件が常に満足されている条件分岐で
あるからである。さらに、同様の技術もまたサブルーチ
ン呼出しおよび復帰分岐に適用され、これは上に開示の
追加の種々の機能を遂行する。
【０１６５】条件分岐を速くするため、条件分岐が取ら
れるか否かの決定は、条件コードの適当な組の分析にの
み依存する。本発明の教示により、条件コードを適当に
処理すること以外、なんらのデータの評価も行なわれな
い。さらに、分岐が使用する条件コードを生成する命令
が、コードをＢＥＵ１５４８ならびに条件コード記憶装
置へ伝達できる。これは、ＢＥＵがそれを取出すことが
できる前に、コードが条件コード記憶装置で有効となる
のに必要とされる従来の余分の待ち時間を除去する。
【０１６６】本発明はまた、プログラム正確さを保証す
るため、遅延分岐動作（branching)の広範な使用をも行
なう。分岐が実行されそしてその効果がシステムを伝達
しているとき、分岐の手順領域内にあるすべての命令
は、表６の例に関連して論述されたように、実行されて
いるかまたは実行されつつあるプロセスにあるはずであ
る。別言すると、（分岐に応答して）次命令ポインタを
変化させることは、分岐の最後の（一時的に実行され
る）命令に続く発火時間を指すために、現在の発火時間
が更新された後で、起こる。それゆえ、表６の例では、
発火時間Ｔ１７の命令Ｉ５が、この基本ブロック対する
最後の発火時間であるＴ１８の完了まで、遅延される。
次基本ブロックに対する命令時間はそれでＴ１９であ
る。
【０１６７】ＢＥＵ１５４８の機能は、４状態式状態マ
シンとして説明できる。 段階１： 命令デコード −動作デコード −遅延フィールドデコード −条件コードアクセスデコード 段階２： 条件コード取出し／受容 段階３： 分岐動作評価 段階４： 次命令取出し ロケーションおよび発火時間更新
【０１６８】遂行されるべき動作の決定と一緒に、第１
段階はまたＢＥＵによる分岐の受取り後起こる取出し動
作（fetching) がどのくらいの長さ継続できるかをそし
てＢＥＵが条件分岐に対しどのように条件コードにアク
セスするか、すなわちどのように条件コードが受容また
は取出されるかをも決定する。
【０１６９】図１９を参照すると、分岐命令は、バス１
５４６を通じて、ＰＩＱバスインターフェースユニット
１５４４からＢＥＵ１５４８の命令レジスタ１９００へ
供給される。命令レジスタ１９００のフィールドは、FE
TCH/ENABLE（取出し／イネーブル）,CONDITION CODE AD
DRESS(条件コードアドレス）,OP CODE（操作コード）,
DELAY FIELD （遅延フィールド）およびTARGET ADDRESS
（目標アドレス）のように指示される。命令レジスタ１
９００は、線路１９１０ａ〜ｂを通じて条件コードアク
セスユニット１９２０へ、線路１９１０ｃを通じて評価
ユニット１９３０へ、線路１９１０ｄを通じて遅延ユニ
ット１９４０へそして線路１９１０ｅを通じて次命令イ
ンターフェース１９５０へ接続される。
【０１７０】ひとたび、命令がＰＩＱバスインターフェ
ースユニット１５４４からＢＥＵ１５４８へ発行される
と、命令取出し動作は、遅延フィールドの値が決定され
るまで、停止（ホールドアップ）されねばならない。こ
の値は、ＢＥＵにより分岐の受取りに関連して測定され
る。これが段階１である。もし、この分岐と重複可能な
命令がないならば、このフィールド値はゼロである。こ
の場合、命令取出しが、分岐の結果が決定されるまで、
停止される。もしこのフィールドがゼロでないならば、
命令取出しが、このフィールドの値により与えられる多
くの発火時間の間、継続可能である。
【０１７１】条件コードアクセスユニット１９２０は、
線路１５５０を通じてレジスタファイル−ＰＥネットワ
ーク６７０へまた線路１９２２を通じて評価ユニット１
９３０ヘ接続される。段階２動作中、条件コードアクセ
スデコードユニット１９２０は、条件コードが命令によ
り取り出されねばならないかどうかをまたは分岐条件を
決定する命令が条件コードを供給するかを決定する。条
件分岐を決定する基本ブロックあたり唯一つの命令があ
るので、基本ブロックに対してＢＥＵにより受容される
一つよりも多い条件コードは決してない。その結果、条
件コードがいつ受容されるかの実際のタイミングは重要
ではない。もし、それが分岐よりも早く来るならば、分
岐の実行前の前に他のコードが受容されることはない。
もし、それが遅く来るならば、分岐は待機し、そして受
容されるコードは常に適切なものである。基本ブロック
に対し条件コードは、ＢＥＵにより同時にまたは異なる
時間に受容される複数のコードを含むことができること
に注意されたい。
【０１７２】評価ユニット１９３０は、線路１９３２を
通じて次命令インターフェース１９５０へ接続される。
次命令インターフェース１９５０は、線路１５４９を通
じて命令キャッシュ制御回路１５１８へ、そして線路１
９４２を通じて遅延ユニット１９４０へ接続される。そ
して、遅延ユニット１９４０はまた、線路１５４９を通
じて命令キャッシュ制御ユニット１５１８へも接続され
る。
【０１７３】動作の評価段階中、条件コードは、検査さ
れている条件を表示するブール関数に応じて、組み合わ
される。動作の最終段階では、もし条件分岐が取られな
いないならば、逐次（シーケンシャル）命令ストリーム
の取出しを継続するかまたは、もし、分岐が取られるな
らば、次命令ポインタがロードされる。
【０１７４】命令ストリームでの分岐の影響は以下のよ
うに説明できる。論述するように、命令が、レジデント
論理プロセッサ番号（ＬＰＮ）の分析により命令の各Ｐ
ＩＱ１７３０へ送られる。、命令取出しが、分岐に出会
うまで、すなわち、命令がＢＥＵ１５４８の命令レジス
タ１９００へ供給されるまで、継続される。この点で、
遅延分岐のない従来のシステムでは、取出しが、分岐命
令の決定が完了するまで停止されよう。例えば、ジェイ
エフ ケー リー（J.F.K. LEE）およびエイジェイ ス
ミス（ A. J. Smith ）による IEEE Computer Magaz
ine （１９８４年１月）の“ Branch Prediction S
trategies and Branch Target Buffer Design ”を
参照されたい。遅延分岐動作を包含する本システムで
は、命令が、取出される次命令が実行されるべき基本ブ
ロックの最後の命令であるまで、取出されるべく継続し
なければならない。分岐が実行される時間はそれで、命
令の取出し動作が次命令アドレスを変更する可能性なし
に起こる最後の時間である。こうして、分岐が取り出さ
れるときと分岐の影響が実際に感知されるときとの間の
差は、取出し動作が継続できる追加の発火時間サイクル
の数に対応する。
【０１７５】この遅延の影響は、ＢＥＵ１５４８が、キ
ャッシュコントローラ１５１８の次命令発火時間レジス
タにアクセスしなければならないことである。さらに、
ＢＥＵ１５４８は、命令キャッシュ制御ユニット１５１
８により遂行される命令取出しプロセスの開始または不
能化（disabling)を制御できる。これらのタスクは、バ
ス１５４９を通じる信号により達成される。
【０１７６】動作では、分岐実行ユニット（ＢＥＵ）１
５４８は次のように機能する。例えば上の例での命令Ｉ
５などの分岐命令は、ＰＩＱバスインターフェースユニ
ット１５４４から命令レジスタ１９００へロードされ
る。命令レジスタの内容はそれでＢＥＵ１５４８の以後
の動作を制御する。FETCH-ENABLEフィールドは、条件コ
ードアクセスユニット１９２０は、CC-ADXフィールドに
記憶されるアドレスに配置される条件コードを検索すべ
きか否か（呼出しFETCH ）または条件コードが生成命令
により供給されるかどうかを指示する。
【０１７７】もし、FETCH が要求されるならば、ユニッ
ト１９２０は、図２０に図示される条件コード記憶装置
２０００へアクセスするため、レジスタファイル−ＰＥ
ネットワーク６７０へアクセスする（図６参照）。図２
０を参照すると、各コンテクストファイルに対し条件コ
ード記憶装置２０００が、一般化された場合にて図示さ
れている。一組のレジスタＣＣxyが、手順レベルｙに対
し条件コードを記憶するため提供される。それゆえ、条
件コード記憶装置２０００は、FETCH 要求に応じて、必
要な条件コードを検索するために、ユニット１９２０に
よりアクセスされそしてアドレスされる。実条件コード
および条件コードがユニット１９２０により受容される
ことの指示は、線路１９２２を通じて評価ユニット１９
３０へ供給される。評価ユニット１９３０へ供給される
OPCODEフィールドは、受容される条件コードと共に、分
岐取り信号を線路１９３２を通じて次命令インターフェ
ース１９５０へ供給するよう機能する。評価ユニット１
９３０は、例えばカリフォルニア９５０３５のミルピタ
ス（Milpitas) のマクカーシーブルバード（McCarthy B
lvd.)1551 のLSI Logic Corporation からの標準のゲー
トアレイなどから構成される。
【０１７８】評価ユニット１９３０は、条件分岐が取ら
れるか否かを決 定する条件コードセットを受け取り、
そしてOPCODEフィールドの制御のもとで、条件分岐取り
信号を生成するため、ブール関数で条件コードセットを
組み合わせる。
【０１７９】次命令インターフェース１９５０は、命令
レジスタ１９００のTARGET-ADXフィールドから分岐目標
アドレスをそして線路１９３２を通じて分岐取り信号を
受け取る。しかし、インターフェース１９５０は、イネ
ーブル信号が線路１９４２を通じて遅延ユニット１９４
０から受け取られるまで、動作できない。
【０１８０】遅延ユニット１９４０は、命令取出し動作
が、ＢＥＵによる分岐命令の受取りの後、継続できる時
間の量をを決定する。先に、分岐命令がＢＥＵにより受
け取られるとき、命令取出し動作が、一よりも多いサイ
クルの間継続しその後停止することを説明した。このサ
イクル中取り出される命令は、遅延フィールドの長さが
決定されるまで、ＰＩＱバスインターフェースユニット
１５４４の通過を阻止される。たとえば、もし遅延フィ
ールドがゼロである（分岐が即座に実行されることを意
味する）ならば、これらの命令は、それらが取り出され
るべき正しい命令であるかどうかが決定されるまで、Ｐ
ＩＱバスバッファユニットへは依然として与えてはなら
ない。もし、遅延フィールドがゼロでないならば、遅延
値がゼロであるべく決定されたらすぐにＰＩＱバッファ
ユニットへゲートされるであろう。遅延の長さは、命令
レジスタ１９００のDELAY フィールドから得られる。遅
延ユニットは、レジスタ１９００から遅延長さをそして
線路１５４９を通じてコンテクスト制御１５１８からク
ロックインパルスを受容する。遅延ユニット１９４０
は、各クロックパルスで遅延の値をデクリメントしそし
て完全にデクリメントされるとき、インターフェースユ
ニット１９５０はイネーブルとなる。
【０１８１】それゆえ、表６の論述では、命令Ｉ５が発
火時間Ｔ１７を割り当てられるが、発火時間Ｔ１８まで
遅延される。遅延時間中、インターフェース１９５０
は、命令の取り出しを継続して現在の基本ブロックを終
了するため、線路１５４９を通じて命令キャッシュ制御
１５１８に合図する。イネーブルされるとき、インター
フェースユニット１９５０は、次基本ブロックに対し、
次アドレス（すなわち分岐実行アドレス）を、線路１５
４９を通じて命令キャッシュ制御１５１８へ供給する。
【０１８２】要約するとそして表１６の例に対し、分岐
命令Ｉ５は時間Ｔ１７中命令レジスタ１９００へロード
される。しかし、最後の命令Ｉ３が時間Ｔ１８中に処理
されるまで分岐命令は実行できない場合、一つの発火時
間の遅延（DELAY)もまた命令レジスタ１９００へロード
される。それゆえ、たとえ命令Ｉ５がレジスタ１９００
にロードされても、TARGET ADDRESSに包含される次基本
ブロックに対し分岐アドレスは時間Ｔ１８の完了までは
有効とはならない。話が変わって次命令インターフェー
ス１９５０は、基本ブロックで命令のストリームの処理
を継続するためキャッシュ制御１５１８へ命令を発行す
る。遅延の終結により、インターフェース１９５０はイ
ネーブルされ、そして次基本ブロックのアドレスを命令
キャッシュ制御１５１８へ供給することにより、分岐は
実行される。
【０１８３】遅延フィールドは、単一サイクルコンテク
ストフリーＰＥでのこの分岐により支配される基本ブロ
ックのすべての命令の実行を保証するのに使用されるこ
とに注意されたい。ＰＥがパイプライン構成されると
き、小さな複雑さに遭遇する。この場合、ちょうど実行
されている基本ブロックからの命令と実行されるべき基
本ブロックからの命令との間に、データ依存性がある。
ＴＯＬＬソフトウエアは、次基本ブロックがこの基本ブ
ロックからの分岐によってだけ目標とされるとき、これ
らの依存性を分析できる。もし、次基本ブロックが一よ
りも多い分岐により目標とされるならば、ＴＯＬＬソフ
トウエアは、種々の分岐可能性を分解できずそしてパイ
プラインに発火させるので、なんらデータ依存性は破ら
れない。パイプラインが発火するのを許容するための一
つの機構が、NO-OP(no operation,ノーオペレーション
)命令を命令ストリームへ挿入することである。代替え
方法では、エクストラフィールドを分岐命令に用意し、
この命令で、エクストラフィールドのデータにより決定
される時間の間プロセッサエレメントへの新命令の供給
を禁止する。ｃ．プロセッサエレメント（ＰＥ）
【０１８４】マトリックスマルチプライ例に関する論述
では、単一サイクル（シングルサイクル）プロセッサエ
レメントを仮定した。別言すると、命令がプロセッサエ
レメントへ発行され、そしてプロセッサエレメントは、
次命令へ進行するまえに、命令を完全に実行する。しか
し、より大きな性能が、パイプライン構成されるプロセ
ッサエレメントを採用することにより得られる。それに
より、ＴＯＬＬソフトウエアにより遂行されるタスクは
わずかに変化する。特に、プロセッサエレメントの割当
ては、先の例で示されるものよりも複雑であり、パイプ
ラインプロセッサを特長付けるハザード（偶発的事象）
は、ＴＯＬＬソフトウエアにより取り扱われねばならな
い。パイプライン構成されるいずれのプロセッサにも存
在するハザードは、より高度に複雑な一組のデータ依存
性としてそれらハザード自体が現れる。これは、従来技
術に精通したものにより、ＴＯＬＬソフトウエアに符合
化できる。例えば、スタンフォード大学のティーケーア
ールグロス（T. K. R.Gross ）による学位論文“ Code
Optimization of Pipeline Constraints ”（１９８
３）を参照されたい。
【０１８５】プロセッサの割当ては、パイプラインの実
施に依存しそしてここで再び従来技術に精通したものに
より遂行できる。キーパラメータが、パイプライン間で
いかにデータが交換されるかを決定する。たとえば、各
パイプラインが、そのステージ間でフィードバックパス
を包含すると仮定する。さらに、パイプラインは、レジ
スタセット６６０を通じてのみ結果を交換できると仮定
する。複数の命令が、命令ストリームに包含される数組
の依存命令を決めそして次に各特定の集まりを特定のパ
イプラインに割当てることにより、パイプラインへ割り
当てられる。これは、（レジスタセットを経由して）パ
イプライン間で起こらねばならない通信の量をできるだ
け最小なものとし、それゆえ、プログラムの実行時間を
速くする。論理プロセッサ番号の使用は、命令が同様の
パイプラインで実行するのを保証する。
【０１８６】代替え的に、もしパイプライン間でデータ
を交換するのに利用できるパスがあるならば、依存性の
命令が、単一のパイプラインへ割り当てられるかわり
に、いくつかのパイプラインプロセッサに分配可能であ
る。再び、多重パイプラインの使用および中間結果の共
有を許容するパイプライン間の相互接続ネットワーク
は、命令ストリームに課されるより高度に複雑な一組の
データ依存性としてそれ自身が現れる。パイプライン構
成されるシステムへの本発明の考えの拡張は、当技術に
精通するものの技術の範囲内にあることは明らかであ
る。
【０１８７】重要なことには、追加のデータ（チェイニ
ング）パスは、本発明のプロセッサエレメントの基本の
コンテクストフリー性を変化しない。すなわち、いずれ
の所与の時間（たとえば、いずれの所与の命令サイクル
の完了）でも、所与のプログラム（すなわち、コンテク
スト）に関連の全プロセス状態は、プロセッサエレメン
トの完全に外側で捕捉される。データチェイニングは、
特定の命令クロックサイクル中、プロセッサエレメント
内に発生されるデータのあるものの一時的反復を生ずる
だけである。
【０１８８】図２１を参照すると、特定のプロセッサエ
レメント６４０が、４状態式パイプラインプロセッサエ
レメントを有する。例示の実施例に応じてすべてのプロ
セッサエレメント６４０は同様である。例えば、マイク
ロプロセッサまたは別のパイプラインアーキテクチャー
など従来のいずれのタイプのプロセッサエレメントも本
発明の教示のもとで、使用できないことが深く理解され
るべきである。なぜなら、この種のプロセッサは、それ
らのプロセッサが処理しているプログラムの実質的な状
態情報を保持するからである。しかし、この種のプロセ
ッサは、本発明に必要なタイプのプロセッサをエミュレ
ートまたはシミュレートするよう、ソフトウエアでプロ
グラムできる。プロセッサエレメントの設計は、ＴＯＬ
Ｌソフトウエアにより生成される命令セットアーキテク
チャにより決定され、それゆえ、概念的観点から、本発
明の実施に最も依存性の部分である。図２１に図示され
る例示の実施例では、各プロセッサエレメントパイプラ
インが、システムの別のプロセッサエレメントから自律
的に動作する。各プロセッサエレメントは同種のもので
あり、そして単独で、すべての計算およびデータメモリ
アクセシング命令を実行できる。計算の実行を行なう場
合では、転送がレジスタからレジスタでありそしてメモ
リインターフェース命令に対しては、転送はメモリから
レジスタへまたはレジスタからメモリである。
【０１８９】図２１を参照すると、例示の実施例のプロ
セッサエレメント６４０に対する４状態パイプライン
は、４つの別々の、命令レジスタ２１００、２１１０、
２１２０および２１３０を含む。各プロセッサエレメン
トはまた、４つの段階（段階１、２１４０と段階２、２
１５０と段階３、２１６０と段階４、２１６０）をも含
む。第１命令レジスタ２１００はネットワークを通じて
ＰＩＱプロセッサ割当て回路１５７０へ接続されそして
その情報をバス２１０２を通じて受容する。命令レジス
タ２１００は次に、命令デコードおよびレジスタ０取出
しおよびレジスタ１取出しのハードウエア機能を含む段
階１の動作を制御する。第１段階２１４０は、線路２１
０４を通じて命令レジスタへそして線路２１４２を通じ
て別の命令レジスタ２１１０ヘ相互接続される。第１段
階２１４０はまた、バス２１４４を通じて第２段階２１
５０へも接続される。段階１のレジスタ０の取出しおよ
びレジスタ１の取出しは、レジスタファイル６６０への
アクセスのため、それぞれ、線路２１４６および線路２
１４８を通じて、ネットワーク６７０へ接続される。
【０１９０】第２命令レジスタ２１１０はさらに、線路
２１１２を通じて第３命令レジスタ２１２０へそして線
路２１１４を通じて第２段階２１５０へ相互接続され
る。第２段階２１５０はまた、バス２１５２を通じて第
３段階２１６０へも接続されそして、線路２１５６を通
じネットワーク６７０を通じてコンテクストファイル６
６０の条件コード記憶装置へ接続される条件コード（Ｃ
Ｃ）ハードウエアおよびレジスタファイル６６０へのア
クセスのため、線路２１５４を通じてネットワーク６７
０ヘ相互接続されるメモリ書き込み（MEM WRITE)レジス
タ取出しハードウエアを有する。
【０１９１】第３命令レジスタ２１２０は、線路２１２
２を通じて第４命令レジスタ２１３０へ相互接続されさ
らに線路２１２４を通じて第３段階２１６０へも接続さ
れる。第３段階２１６０は、バス２１６２を通じて第４
段階２１７０へ接続されさらに線路２１６４を介しネッ
トワーク６５０を通じてデータキャッシュ相互接続ネッ
トワーク１５９０へ相互接続される。
【０１９２】最後に、第４命令レジスタ２１３０は、線
路２１３２を通じて第４段階へ相互接続されそして第４
段階は線路２１７２を通じて接続されるその記憶ハード
ウエア（STORE)出力およびレジスタファイル６６０への
アクセスのため、線路２１７４を通じてネットワーク６
７０へ接続されるその有効アドレス更新（EFF.ADD.)ハ
ードウエア回路を有する。さらに、第４段階は、線路２
１７６を介しネットワーク６７０を通じてコンテクスト
ファイル６６０の条件コード記憶装置へ接続されるその
条件コード記憶（CC STORE）ハードウエアを有する。
【０１９３】図２１に図示される４段階パイプラインの
動作は、表１の例および各命令に対するプロセッサエレ
メントの動作を説明する表１９に包含される情報につい
て論述する。
【０１９４】
【表１９】 命令Ｉ０，（Ｉ１） 段階１−Fetch Reg to form Mem-adx 段階２−Form Mem-adx 段階３−Perform Memory Read 段階４−Store R0,(R1) 命令Ｉ２ 段階１−Fetch Reg R0 and R1 段階２−No-Op 段階３−Perform multiply 段階４−Store R2 and CC 命令Ｉ３ 段階１−Fetch Reg R2 and R3 段階２−No-Op 段階３−Perform addition 段階４−Store R3 and CC 命令Ｉ４ 段階１−Fetch Reg R4 段階２−No-Op 段階３−Perform decrement 段階４−Store R4 and CC
【０１９５】命令Ｉ０およびＩ１に対し、図２１のプロ
セッサエレメント６４０による動作は、段階４のもの以
外同様である。第１段階は、レジスタファイルにアドレ
スを包含するレジスタからメモリアドレスを取り出すこ
とである。それゆえ、段階１は、回路系２１４０を線路
２１４６を介しネットワーク６７０を通じてそのレジス
タへ相互接続しそして段階１のインターフェースからレ
ジスタ０ヘそれをダウンロードする。次に、アドレス
は、バス２１４４を通じて段階２へ供給されそしてメモ
リ書き込みハードウエアは、メモリアドレスを形成す
る。メモリアドレスは次に、２１６４を介しネットワー
ク６５０を通じデータキャッシュ相互接続ネットワーク
１５９０にメモリを読む第３段階へバス２１５２を通じ
供給される。読み動作の結果は、レジスタＲ０で記憶の
ため、次に記憶されそして段階４へ供給される。段階４
は線路２１７２を介しネットワーク６７０を通じてデー
タをレジスタファイルのレジスタＲ０へ供給する。同様
の動作が、結果がレジスタ１に記憶されること以外、命
令Ｉ１に対し起こる。それゆえ、パイプラインの４段階
（取り出し、メモリアドレス形成、メモリ読み取り、結
果の記憶）は、論述される仕方で、パイプを通じデータ
を流し、そして命令Ｉ０が段階１を通過したとき、命令
Ｉ１の第１段階は開始する。この重複またはパイプリン
グ（pipeling) は従来と同様である。
【０１９６】命令Ｉ２が、レジスタファイル６６０のレ
ジスタＲ０およびＲ１に記憶される情報を取り出し、そ
してそれらを段階１のレジスタＲＥＧ０およびＲＥＧ１
へ供給する。内容は、バス２１４４を介し段階２を通じ
てノーオペレーションとして供給されそしてつぎにバス
２１５２を通じて段階３へ供給される。二つのレジスタ
の内容と一緒にマルチプライが生じ、結果は、バス２１
６２を通じて段階４へ供給され、段階４は、次に、線路
２１７２を介しネットワーク６７０を通じてレジスタフ
ァイル６６０のレジスタＲ２へ結果を記憶する。さら
に、条件コードデータは、コンテクストファイル６６０
の条件コード記憶装置に線路２１７６を通じて記憶され
る。
【０１９７】命令Ｉ３が、同様の仕方で、段階４で結果
をレジスタＲ３に記憶しそしてその命令に対し条件コー
ドデータを更新するため、レジスタＲ２およびＲ３での
データの追加を行なう。最後に、命令Ｉ４が、レジスタ
Ｒ４の内容のデクリメントを遂行する。
【０１９８】それゆえ、表１の例に応じて、ＰＥ０に対
する命令は、次の順序（Ｉ０，Ｉ２およびＩ３）でＰＩ
Ｑ０から供給されよう。これらの命令は、次のように、
命令発火時間（Ｔ１６，Ｔ１７およびＴ１８）に基づい
て、ＰＥ０パイプライン段階を通じて送られよう。
【０１９９】
【表２０】
【０２００】表２０に例示の計画は、しかし、データチ
ェイニングがパイプラインプロセッサ（自プロセッサ内
データチェイニング）内ならびにパイプラインプロセッ
サ（内部プロセッサデータチェイニング）間に導入され
なければ可能でない。データチェイニングに対する要求
は、命令が、例えば命令発火時間Ｔ１６により例示され
る単一時間サイクル内でもはや完全に実行しないから、
生ずる。こうして、パイプラインプロセッサに対し、Ｔ
ＯＬＬソフトウエアは、命令Ｉ０およびＩ１の段階４
（Ｔ１９）で生ずる記憶の結果が命令Ｉ２の段階３（Ｔ
１９）で掛け（マルチプライ）を遂行するのに必要とさ
れないこと、および、これらのオペランドの取り出し動
作が命令Ｉ２の段階１（Ｔ１７）で通常起こることを認
めなければならない。それゆえ、パイプラインの通常の
動作では、プロセッサＰＥ０およびＰＥ１に対し、レジ
スタＲ０およびＲ１からのオペランドデータは、発火時
間Ｔ１８の終りまで利用できないがそれは、時間Ｔ１７
で命令Ｉ２の段階１により必要とされる。
【０２０１】表２０に例示の計画に応じて動作するため
に、プロセッサの内部およびプロセッサ間の両方にある
追加のデータ（チェイニング）パスがプロセッサに利用
可能とされなければならない。当業者にはよく知られて
いるこれらのパスはデータチェイニングパスである。こ
れらのパスは、図２１で、破線２１８０および２１８２
として表示されている。したがって、それゆえ、命令間
のデータ依存性の分解およびプログラム実行前のＴＯＬ
Ｌソフトウエアにより遂行されるプロセッサ資源のすべ
てのスケジューリングは、データを、たとえば同じプロ
セッサの一段階または異なるプロセッサの段階などの出
力から直接利用可能にするのが必要とされるとき、デー
タチェイニングの利用性を考慮する。このデータチェイ
ニング能力は当業者にはよく知られており、そして、パ
イプラインプロセッサの各段階を、事実上種々の資源要
求と、命令が或るパイプラインを通じて開始されるとき
好ましくはそのプロセッシング段階のすべてを通じその
同じパイプラインで継続するというある種の依存性とを
もつ分離プロセッサであると認めることにより、ＴＯＬ
Ｌソフトウエア分析で容易に実施できる。これを考慮に
入れると、プロセッシングでの高速化が、基本ブロック
に対し三つのマシンサイクル時間がただ六つだけのパイ
プラインサイクルの時間で完了される表２０で観察でき
る。パイプラインに対しサイクルタイムは、本発明の例
示の実施例の非パイプラインプロセッサに対し約１／４
サイクルタイムであることを心に留めておくべきであ
る。
【０２０２】図２１のパイプラインは４つの等しい（時
間）長さ段階から構成される。第１段階２１４０は命令
デコードを遂行し、レジスタが何を取り出しおよび記憶
するかを決定し、そして、命令の実行に対し必要とされ
る二つのソースレジスタ取り出しまで遂行する。
【０２０３】第２段階２１５０は、もし必要とされるな
らば、条件コード取出しのため計算命令により使用され
る。それはまた、メモリインターフェース命令に対し有
効アドレス生成段階でもある。
【０２０４】本発明の好ましい実施例でサポートされる
有効アドレス動作は、 １．絶対アドレス フルメモリアドレスは命令に包含される。 ２．レジスタインダイレクト フルメモリアドレスはレジスタに包含される。 ３．レジスタ割出しおよび基本設定 フルメモリアドレスは、指定レジスタおよびイミディエ
イトデータを組み合わせることにより形成される。 ａ．Ｒｎ ｏｐ Ｋ ｂ．Ｒｎ ｏｐ Ｒｍ ｃ．Ｒｎ ｏｐ Ｋ ｏｐ Ｒｍ ｄ．Ｒｎ ｏｐ Ｒｍ ｏｐ Ｋ ここで、“ｏｐ”は加算（＋），減算（−）または乗算
（＊）および“Ｋ”は定数である。
【０２０５】例として、マトリックスマルチプライ内部
ループ例で提供されるアドレッシング構成は、“Ｋ”が
配列内のデータエレメントの長さでありそして操作は加
算（＋）であるケース３ａから形成される。
【０２０６】概念的レベルで、メモリアクセス命令の有
効アドレッシング部分は、計算に必要なイミディエイト
データおよびレジスタの指定および獲得、所望されるア
ドレスを形成するため、これらのオペランドの組合せ、
およびもし必要ならば、含まれる複数レジスタのいずれ
か任意のものの更新の３つの基本機能から構成される。
この機能性は、従来と同様であり、ＤＥＣプロセッサア
ーキテクチャで利用できるアドレッシングのオートイン
クリメントおよびオートデクリメントモードにより示さ
れる。例えば、DEX VAX ArcitectureHandbookを参照さ
れたい。
【０２０７】必要とされる明らかなハードウエアサポー
トに加えて、有効アドレッシングはＴＯＬＬソフトウエ
アによりサポートされ、そしてメモリアクセス動作命令
へ機能性を付加することによりＴＯＬＬソフトウエアに
影響を与える。別言すると、有効アドレスメモリアクセ
スが、第１の有効アドレス計算と第２の実メモリアクセ
スとの二つの動作の連結として解釈可能である。この機
能性は、加算、減算または乗算命令がそうであろうとほ
とんど同様の仕方で、当業者によりＴＯＬＬソフトウエ
アに容易に符合化できる。
【０２０８】叙述の有効アドレッシング構成は、メモリ
アクセス動作システムの単に可能な一つの実施例にすぎ
ないものと解釈されるべきである。当業者に知られてい
る、メモリアドレスを生成するための別のたくさんの方
法およびモードがある。別言すると、上に叙述の有効ア
ドレッシング構成は、設計の完全性のためのものであり
そしてシステムの設計でのキー要素と考えられるべきも
のではない。
【０２０９】図２２を参照すると、図２１のパイプライ
ンプロセッサエレメントでの種々のデータまたはデータ
フィールドの構成が、時間および空間の両方でマルチユ
ーザ型のシステムであるシステムに対し例示されてい
る。結果として、複数のパイプラインを横切って種々の
ユーザからの複数の命令が、おのおのそれ自身のプロセ
ッサ状態をもって、実行可能である。プロセッサ状態は
通常はプロセッサエレメントと関連されないので、命令
は、この状態を特定する識別子を従えて伝達しなければ
ならない。このプロセッサ状態は、ユーザに割当てられ
るＬＲＤとレジスタファイルと条件コードファイルとに
よりサポートされる。
【０２１０】各メモリアクセスまたは条件コードアクセ
スまたはレジスタアクセスがアクセスの目標を唯一識別
できるよう、十分な量の情報が各命令に関連されねばな
らない。レジスタおよび条件コードの場合では、この追
加の情報は、手順レベル（ＰＬ）の絶対値とコンテクス
ト識別子（ＣＩ）とを構成し、そしてＳＣＳＭ付加ユニ
ット１６５０により命令に付加される。これは、それぞ
れ図２２ａおよび図２２ｂおよび図２２ｃにより例示さ
れる。コンテクスト識別子部分は、どのレジスタまたは
条件コードプレイン（図６）がアクセスされているかを
決定するのに使用される。手順レベルは、どのレジスタ
の手順レベル（図１３）がアクセスされるべきかを決定
するのに使用される。
【０２１１】メモリアクセスもまた、適当なデータキャ
ッシュがアクセスできるよう、現在の使用者をサポート
するＬＲＤが識別されることを必要とする。これは、コ
ンテクスト識別子を通じて達成される。データキャッシ
ュアクセスはさらに、キャッシュにあるデータが実際所
望されるデータであることを確認するため、プロセス識
別子（ＰＩＤ）が現在使用者に対し利用可能であること
を必要とする。こうして、データキャッシュに発行され
るアドレスが、図２２ｄの形をとる。寄せ集めフィール
ドは、例えば、読取りまたは書込み、使用者またはシス
テムなどアクセスを記述する追加の情報から構成され
る。最後に、単一時間間隔の間、パイプラインを横切っ
て実行する数人の使用者がいるのが可能であるという事
実により、命令の実行を制御しそして通常はパイプライ
ンに記憶されるであろう情報が、かわりに各命令に関連
されねばならない。この情報は、図２２ａに図示される
ように、命令ワードのＩＳＷフィールドで反映される。
このフィールドの情報は、エラーマスク、浮動少数点フ
ォーマットディスクリプター、丸めモードディスクリプ
ターなどのような制御フィールドから構成される。各命
令がこのフィールドに付加されるが、明らかに、すべて
の情報を必要としなくともよい。この情報は、プロセッ
サエレメントのＡＬＵ段階２１６０により使用される。
【０２１２】ＩＳＷフィールドに関連するこの命令情報
ならびに手順レベル、コンテクスト識別およびプロセス
識別子は、命令が命令キャッシュから発行される場合
に、ＳＣＳＭ付加装置（１６５０）により動的に付加さ
れる。
【０２１３】本発明のシステムは上に開示のとおり説明
されるけれども、以下に続く請求の範囲の技術思想の範
囲内で種々の変更および修正が可能であることは明らか
であろう。
【図面の簡単な説明】
【図１】本発明のＴＯＬＬソフトウェアの一般化された
フローチャートである。
【図２】従来のコンパイラ出力内に存在する逐次の一連
の基本ブロックの線図である。
【図３】本発明の１実施例にしたがい各基本ブロックに
加えられる延長インテリジェンスの線図である。
【図４】本発明の１実施例にしたがい所与の基本ブロッ
ク内の各命令に加えられる延長インテリジェンスの詳細
を示す線図である。
【図５】基本ブロックの別個の実行セットへの分割を示
す線図である。
【図６】図６は本発明の好ましい実施例による装置のア
ーキテクチャ構造のブロック図である。
【図７】３つの逐次の命令発火時間中におけるネットワ
ーク相互接続を示す線図である。
【図８】本発明の１実施例のソフトウェアの特徴を記述
するフローチャートである。
【図９】本発明の１実施例のソフトウェアの特徴を記述
するフローチャートである。
【図１０】本発明の１実施例のソフトウェアの特徴を記
述するフローチャートである。
【図１１】本発明の１実施例のソフトウェアの特徴を記
述するフローチャートである。
【図１２】ＴＯＬＬソフトウェアにおける実行セットの
１つの好ましい形式を記述する線図である。
【図１３】本発明の好ましい実施例によるレジスタファ
イル組織を表わす線図である。
【図１４】サブルーチン呼び中における異なるレベルに
あるレジスタ間の切替えを示す線図である。
【図１５】本発明の好ましい実施例の論理的資源ドライ
バ（ＬＲＤ）の構造を示すブロック図である。
【図１６】本発明の好ましい実施例の命令キャッシュ制
御装置およびキャッシュの構造を示すブロック図であ
る。
【図１７】本発明の好ましい実施例のＰＩＱバッファ装
置およびＰＩＱバスインターフェース装置の構造を示す
ブロック図である。
【図１８】本発明の好ましい実施例によるプロセッサ要
素からＰＥ−ＬＲＤネットワークを経てＰＩＱプロセッ
サ整列回路に至る相互接続を示すブロック図である。
【図１９】本発明の好ましい実施例のブランチ実施装置
の構造を示すブロック図である。
【図２０】本発明の好ましい実施例のコンテクストファ
イル状態コードメモリの組織を示す線図である。
【図２１】本発明のパイプライン結合プロセッサ要素の
１実施例の構造を示すブロック図である。
【図２２】プロセッサ要素と関連して使用されるデータ
構造を示す線図である。
【符号の説明】
１００ コンパイラ出力 １１０ ＴＯＬＬソフトウェア １２０，１３０，１４０ 機能ブロック １５０ ＴＯＬＬ出力 １６０ 処理システム ８１０〜１１６０ 機能ボックスまたは判断ボックス １５４９ 分岐実行ユニット １９００ 命令レジスタ １９２０ 条件コードアクセスユニット １９３０ 評価ユニット １９５０ 次命令インターフェース １９４０ 遅延ユニット
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ブルックス，クリストファー バンクロフ ト アメリカ合衆国 80302 コロラド，ボウ ルダー，ナインティーンス ストリート 4000 (72)発明者 グルック，フレデリック ジョージ アメリカ合衆国 80301 コロラド，ボウ ルダー，モンテレイ プレイス 3732

Claims (55)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも二つの汎用レジスタを含む汎
    用レジスタファイルと、 各々、先に実行された命令の実行または結果を要約する
    条件コード値を少数ビットとして表わすためのものであ
    る複数のアドレス可能な条件コードレジスタを有する、
    前記汎用レジスタファイルと別個の条件コードレジスタ
    ファイルと、 前記条件コードレジスタの一つに記憶のための条件コー
    ド値を各々発生する条件設定命令を含む命令を実行する
    ように構成されたプロセッサ要素と、 前記条件コードレジスタからの条件コードの分析に基づ
    いて実行のためのターゲット命令を各々決定する条件付
    き分岐命令を実行するように構成された分岐実行ユニッ
    トと、 少なくとも一つが条件設定命令または前記条件付き分岐
    命令である条件選択命令に応答して動作するように構成
    された条件コードアクセスユニットとを備え、前記条件
    選択命令が、前記条件コードレジスタファイルから、 前記条件設定命令の一つにより発生される条件コード値
    を前記の選択された条件コードレジスタに記憶するこ
    と、および前記条件付け分岐命令の一つにより分析のた
    め前記の選択された条件コードレジスタから条件コード
    値をフェッチすることの少なくとも一つに対して条件コ
    ードレジスタを選択するためのものであり、 前記選択が条件選択命令の条件コードアドレスフィール
    ド上における直接アドレス指定によることを特徴とする
    コンピュータ。
  2. 【請求項２】 前記条件コードレジスタの一つに記憶の
    ための条件コード値を各々発生する条件設定命令を含む
    命令を実行するように構成された少なくとも一つの追加
    ののプロセッサ要素を備え、前記各プロセッサ要素が、
    前記条件コードレジスタファイルの条件コードレジスタ
    に対する前記条件設定命令により発生される条件コード
    値を供給するようにイネーブルされ、前記条件コードレ
    ジスタファイルが前記プロセッサ要素により共有され、
    前記プロセッサ要素のいずれかにより発生される条件コ
    ード値が、前記分岐実行ユニットにより読取り可能であ
    る請求項１記載のコンピュータ。
  3. 【請求項３】 前記条件コードレジスタの一つからフェ
    ッチされる条件コード値の分析に基づき実行のためのタ
    ーゲット命令を各々決定する条件付け分岐命令を実行す
    るように構成された少なくとも一つの追加の分岐実行ユ
    ニットを備え、前記条件コードレジスタファイルが前記
    分岐実行ユニットにより共有され、前記各分岐実行ユニ
    ットが、前記プロセッサ要素の２またはそれ以上の任意
    のものにより発生される条件コード値を分析するように
    イネーブルされる請求項１記載のコンピュータ。
  4. 【請求項４】 前記プロセッサ要素と分岐ユニットが、
    異なるユーザの少なくとも二つの独立のプログラムを同
    時に実行するように構成されている請求項３記載のコン
    ピュータ。
  5. 【請求項５】 前記プロセッサ要素を前記条件コードレ
    ジスタファイルに結合するコンテキストセレクタを備
    え、前記条件コードレジスタファイルが複数のレジスタ
    セットに仕切られ、任意の１時点において前記プロセッ
    サの要素の一つが、前記レジスタセットの少なくとも一
    つ、ただし全部より少ないものに対するアドレス可能性
    を有し、該アドレス可能性が前記コンテキストセレクタ
    により決定される請求項２記載のコンピュータ。
  6. 【請求項６】 前記プロセッサ要素を前記条件コードレ
    ジスタファイルに結合するコンテキストセレクタを備
    え、前記条件コードレジスタファイルが複数のレジスタ
    セットに仕切られ、任意の１時点において前記プロセッ
    サ要素が、前記レジスタセットの少なくとも一つ、ただ
    し全部より少ないものを含むレジスタコンテキストに対
    するアドレス可能性を有し、前記レジスタコンテクスト
    が前記コンテキストセレクタにより決定される請求項１
    記載のコンピュータ。
  7. 【請求項７】 前記コンテキストセレクタが、前記プロ
    セッサ要素により実行されるサブルーチンネスティング
    レベルの命令により前記レジスタコンテキストを決定す
    るための手段を備える請求項６記載のコンピュータ。
  8. 【請求項８】 前記条件設定命令および条件付け分岐命
    令が各々、条件コードアドレスフィールドを含み、 前記コンテキストセレクタが、コンテキスト値を利用し
    て前記レジスタコンテキストを決定し、それにより前記
    条件コードアドレスフィールドの値を前記レジスタコン
    テキストの条件コードレジスタに関連づける請求項６記
    載のコンピュータ。
  9. 【請求項９】 前記条件設定命令が、前記条件コードレ
    ジスタに記憶のための条件コード値を生ずるが前記汎用
    レジスタに記憶のための演算結果を生じない比較命令を
    含む請求項１記載のコンピュータ。
  10. 【請求項１０】 前記各比較命令が、前記条件レジスタ
    の一つを前記の発生した条件コード値が記憶されるべき
    前記条件コードレジスタの一つを直接アドレスするフィ
    ールドを含む請求項９記載のコンピュータ。
  11. 【請求項１１】 前記条件付け分岐命令が、条件コード
    レジスタを直接アドレスする前記各条件付けブランチ命
    令の条件コードアドレスフィールドによりフェッチング
    および分析のための条件コード値を選択する請求項１記
    載のコンピュータ。
  12. 【請求項１２】 前記実行命令の少なくとも若干のもの
    が、前記汎用レジスタファイルに記憶のための演算また
    は論理結果と、前記条件コードレジスタファイルに記憶
    のための前記演算または論理結果を要約する条件コード
    値の両者を生ずる条件設定命令と演算または論理命令の
    両者である請求項１記載のコンピュータ。
  13. 【請求項１３】 前記条件選択命令が、条件設定命令
    と、条件付け分岐命令の両者を含み、 前記条件コードアクセスユニットが、前記条件コードレ
    ジスタファイルから、 前記条件設定命令により発生される条件コード値を前記
    の選択された条件コードレジスタに記憶するためと、 前記の選択された条件コードレジスタから、前記条件付
    け分岐命令の一つにより分析のため条件コード値をフェ
    ッチするための両方の目的のため条件コードレジスタを
    選択する請求項１記載のコンピュータ。
  14. 【請求項１４】 前記条件付け分岐命令に続く指示され
    た数の命令の完了まで、条件付け分岐命令の結果を遅延
    させる遅延手段を含む請求項１記載のコンピュータ。
  15. 【請求項１５】 前記分岐ユニットが、前記プロセッサ
    要素による演算命令の実行と同時に前記条件付け分岐命
    令を実行するための手段を有する請求項１記載のコンピ
    ュータ。
  16. 【請求項１６】 汎用レジスタファイルと、 各々、先に実行された命令の実行または結果を要約する
    少数ビットとして条件コード値を表わすためのものであ
    る複数のアドレス可能な条件コードレジスタを有する、
    前記汎用レジスタファイルと別個の条件コードレジスタ
    ファイルと、 命令を実行するように構成されたプロセッサとを備え、
    該命令が、 前記汎用レジスタの一つに記憶のための演算または論理
    結果を各々生ずる演算または論理命令と、 前記条件コードレジスタの一つに記憶のための条件コー
    ド値を各々生ずる条件設定命令であって、少なくともあ
    るものが各々、前記の発生された条件コード値が記憶さ
    れるべき前記条件コードレジスタの一つを直接的にアド
    レスするフィールドを含む条件設定命令と、 前記条件コードレジスタの一つから検索される条件コー
    ド値の分析に基づいて実行のためのターゲット命令を各
    々決定する条件付け分岐命令であって、その少なくとも
    若干のものが前記分析のため前記条件コードレジスタの
    一つを直接的にアドレスするための条件コードアドレス
    フィールドを含む条件付け分岐命令とを含むことを特徴
    とするコンピュータ。
  17. 【請求項１７】 前記の実行された命令の少なくとも若
    干のものが、前記汎用レジスタファイルに記憶のための
    演算または論理結果と、前記条件コードレジスタファイ
    ルに記憶のための前記演算または論理結果の条件コード
    値の両者を生ずる条件設定命令と演算または論理命令の
    両者である請求項１６記載のコンピュータ。
  18. 【請求項１８】 各々、前記プロセッサにより実行され
    る命令の中間結果の記憶のための少なくとも二つのレジ
    スタより成る共有レジスタファイルであって、そのレジ
    スタが前記命令のレジスタ選択フィールドにより直接的
    にアドレスされる共有レジスタファイルに依存する少な
    くとも二つのプロセッサと、 前記プロセッサと前記レジスタファイル間の相互接続で
    あって、 前記プロセッサの第１のプロセッサにより実行される前
    記命令の条件設定命令の結果の条件の要約を前記共有レ
    ジスタファイルのレジスタに記憶し、そして前記第２プ
    ロセッサ上で実行される命令の条件付け分岐命令の分岐
    ターゲットの決定に際して分析のため前記レジスタから
    前記プロセッサの第２のプロセッサへ前記条件の要約を
    供給するように構成された相互接続とを備え、前記レジ
    スタが前記条件設定命令の条件コードアドレスフィール
    ドにより前記レジスタファイル内からと、前記条件付け
    分岐命令の条件コードアドレスフィールドにより前記レ
    ジスタファイル内とから選択されることを特徴とするコ
    ンピュータ。
  19. 【請求項１９】 前記条件付け分岐命令の少なくとも若
    干のものが、前記の選択された条件コードレジスタを直
    接的にアドレスする条件コードアドレスフィールドによ
    り供給および分析のための条件コードレジスタを選択す
    る請求項１８記載のコンピュータ。
  20. 【請求項２０】 前記条件設定命令の少なくとも若干の
    ものが、前記条件コード値が記憶されるべき前記条件コ
    ードレジスタの一つを直接的にアドレスする条件コード
    アドレスフィールドを含む請求項１９記載のコンピュー
    タ。
  21. 【請求項２１】 前記レジスタファイルのレジスタが、
    前記条件コード値を記憶するように構成されたレジスタ
    と別個に前記命令の演算または論理結果を記憶するよう
    に構成される請求項１８記載のコンピュータ。
  22. 【請求項２２】 前記プロセッサが、プログラムの異な
    る基本ブロックの命令を同時的かつ協働的に実行するよ
    うに構成される請求項１８記載のコンピュータ。
  23. 【請求項２３】 前記条件設定命令の少なくとも若干の
    ものが、前記条件コード値が記憶されるべき前記条件コ
    ードレジスタの一つを直接的にアドレスする条件コード
    アドレスフィールドを含む請求項１８記載のコンピュー
    タ。
  24. 【請求項２４】 前記プロセッサを前記レジスタファイ
    ルに結合するコンテキストセレクタを備え、前記レジス
    タファイルが複数のレジスタセットに仕切られ、任意の
    １時点において前記プロセッサの一つが、前記レジスタ
    セットの少なくとも一つ、ただし全部より少ないもに対
    するアドレス可能性を有し、前記アドレス可能性が前記
    コンテキストセレクタにより決定される請求項１記載の
    コンピュータ。
  25. 【請求項２５】 少なくとも二つの条件コードレジスタ
    のレジスタファイルを有する単一コンピュータ上におい
    て単一のプログラムの命令を実行する方法であって、 前記コンピュータ上において前記プログラムの第１条件
    設定命令を実行し、前記レジスタファイルの条件コード
    レジスタに前記第１条件設定命令の結果の条件を第１の
    条件コード値として記憶し、 前記第１条件設定命令の実行より早くなく、前記コンピ
    ュータ上において第２の条件設定命令を実行し、前記レ
    ジスタファイルの条件コードレジスタに前記第２条件設
    定命令の結果の条件を第２の条件コード値として記憶
    し、 前記第２条件設定命令の実行より早くなく、前記コンピ
    ュータ上において条件コードアドレスフィールドを有す
    る第１の条件付け分岐命令を実行し、該分岐実行段階
    が、前記第１条件コード値の分析により前記第１条件付
    け分岐命令の結果を決定する段階を含み、前記第１条件
    コード値が、前記第１条件付け分岐命令の前記条件コー
    ドアドレスフィールドにより前記レジスタファイル内か
    ら選択されることを特徴とする単一コンピュータ上にお
    ける単一プログラムの命令実行方法。
  26. 【請求項２６】 前記第１条件設定命令の実行で、前記
    第１条件設定命令の条件コードアドレスフィールドに基
    づいて前記第１条件コード値を記憶すべき前記レジスタ
    ファイルの条件コードレジスタを選択し、 前記第２条件設定命令の実行で、前記第２条件設定命令
    の条件コードアドレスフィールドに基づいて前記第２条
    件コード値を記憶すべき前記レジスタファイルの条件コ
    ードレジスタを選択する請求項２５記載の単一コンピュ
    ータ上における単一プログラムの命令実行方法。
  27. 【請求項２７】 前記第１条件設定命令および前記第１
    条件付け分岐命令を実行する段階が第１プロセッサ要素
    により遂行され、 前記第２条件設定命令を実行する段階が前記第１プロセ
    ッサ要素と別個の第２プロセッサ要素上で遂行され、そ
    して前記条件コードアドレスファイルの少なくとも二つ
    の条件コードレジスタが、第１および第２プロセッサ要
    素の各々により実行される命令の条件コードアドレスフ
    ィールドにより各々アドレス可能である請求項２５記載
    の単一コンピュータ上における単一プログラムの命令実
    行方法。
  28. 【請求項２８】 前記コンピュータがさらに単一の汎用
    レジスタファイルを備え、そして前記第１および第２条
    件設定命令も、それぞれ前記汎用レジスタの第１および
    第２の汎用レジスタに記憶される演算または論理結果を
    計算する請求項２５記載の単一コンピュータ上における
    単一プログラムの命令実行方法。
  29. 【請求項２９】 少なくとも二つの条件コードレジスタ
    を含む複数のレジスタを有する単一コンピュータにおい
    て単一のプログラムの命令を実行する方法であって、 前記コンピュータ上において前記プログラムの第１条件
    設定演算または論理命令を実行し、前記第１条件設定命
    令の演算または論理結果を前記レジスタの汎用レジスタ
    に記憶し、前記第１条件設定命令の実行または結果の条
    件を、前記条件コードレジスタの第１のレジスタに少数
    のビットとして記憶される第１の条件コード値として表
    わし、 前記第１条件設定命令の実行より早くなく、前記コンピ
    ュータ上において第２の条件演算命令を実行し、前記第
    ２条件設定命令の結果を、前記第２条件設定命令の条件
    コードアドレスにより選択される前記条件コードレジス
    タの第２レジスタに記憶される第２条件コード値として
    表わし、 前記第２条件設定命令の実行より早くなく、前記コンピ
    ュータ上で第１の条件付け分岐命令を実行し、前記第１
    条件付け分岐命令の結果を、前記第１条件設定命令以後
    再計算されてしまうことなく前記条件コードレジスタに
    残存しており、前記第１条件付け分岐命令の直接アドレ
    ス条件コードアドレスにより前記条件コードレジスタ内
    から選択された前記第１条件コード値の分析により決定
    することを特徴とする単一コンピュータ上における単一
    のプログラムの命令実行方法。
  30. 【請求項３０】 前記第１条件付け分岐命令の実行後、
    前記コンピュータ上で第２条件付け分岐命令を実行し、
    前記第２条件付け分岐命令の分岐ターゲットを、前記第
    ２条件付け分岐命令の条件コードアドレスフィールドに
    より前記条件コードレジスタから選択される前記第２条
    件コード値の分析により決定する請求項２９記載の単一
    コンピュータ上における単一のプログラムの命令実行方
    法。
  31. 【請求項３１】 命令処理装置における複数組の条件値
    を使用するためのシステムにおいて、 処理されるべき前記命令の少なくとも若干のものに対応
    する複数の演算コードを緩衝記憶するように構成された
    演算コードメモリと、 該演算コードメモリと結合され、第１の形式の命令の演
    算コードを受信し、一組の少なくとも一つの条件値を発
    生するように構成された第１の回路と、 該第一回路に結合され、前記一組の条件値の複数組を記
    憶するように構成された条件メモリと、 前記演算コードメモリに結合され、第２の形式の命令の
    演算コードを受信し、一組の少なくとも一つの出力値で
    あって、前記の記憶された複数組の条件値の特定の一つ
    に依存して前記各第２形式の命令に対する出力値を発生
    するように構成された第２の回路と、 前記条件メモリと前記第２回路との間に結合されたアク
    セス回路であって、第２の形式の前記各演算コードに対
    する前記特定の記憶された一組の条件値にアクセスする
    ように構成されたアクセス回路とを備えることを特徴と
    する複数組の条件値を使用するためのシステム。
  32. 【請求項３２】 前記第１形式の命令が、演算および論
    理形式の命令より成る請求項３１記載の複数組の条件値
    を使用するためのシステム。
  33. 【請求項３３】 前記第２形式の命令が、分岐形式の命
    令より成る請求項３１記載の複数組の条件値を使用する
    ためのシステム。
  34. 【請求項３４】 前記複数組の条件値が、少なくとも３
    組の条件値を含む請求項３１記載の複数組の条件値を使
    用するためのシステム。
  35. 【請求項３５】 ４組の条件値が存在する請求項３４記
    載の複数組の条件値を使用するためのシステム。
  36. 【請求項３６】 前記アクセス回路がアドレス選択回路
    を備える請求項３１記載の複数組の条件値を使用するた
    めのシステム。
  37. 【請求項３７】 前記アドレス選択回路が前記第２の形
    式の命令により特定されるアドレス入力を受信する請求
    項３６記載の複数組の条件値を使用するためのシステ
    ム。
  38. 【請求項３８】 前記第１形式の命令の演算コード入力
    を受信し、追加の複数組の条件値を発生する第１の回路
    をさらに備える請求項３１記載の複数組の条件値を使用
    するためのシステム。
  39. 【請求項３９】 前記一組の出力値が、条件付け分岐形
    式の命令のターゲットアドレス含む請求項３１記載の複
    数組の条件値を使用するためのシステム。
  40. 【請求項４０】 前記条件メモリと別個の汎用レジスタ
    ファイルをさらに備える請求項３１記載の複数組の条件
    値を使用するためのシステム。
  41. 【請求項４１】 前記複数組の条件値が条件コードとし
    て記憶され、前記各条件コードが複数のフラグビットを
    含んでいる請求項３１記載の複数組の条件値を使用する
    ためのシステム。
  42. 【請求項４２】 前記フラグビットの一つが、前記第１
    形式の命令の０結果を表わす請求項４１記載の複数組の
    条件値を使用するためのシステム。
  43. 【請求項４３】 前記第１形式の命令がデクリメント命
    令である請求項４２記載の複数組の条件値を使用するた
    めのシステム。
  44. 【請求項４４】 前記演算コードメモリがプロセッサ命
    令キューを含み、前記キューが、実行されることを待つ
    命令を緩衝記憶し、発せられる命令の実行状態を追跡す
    るように構成される請求項３１記載の複数組の条件値を
    使用するためのシステム。
  45. 【請求項４５】 前記第１回路と前記条件メモリとの間
    に結合され、前記条件メモリ内の物理的位置に前記一組
    の条件値を割り当てるように構成される割当回路をさら
    に備える請求項３１記載の複数組の条件値を使用するた
    めのシステム。
  46. 【請求項４６】 前記物理的位置が前記第１形式の命令
    により特定されるアドレスに基づいて割り当てられる請
    求項４５記載の複数組の条件値を使用するためのシステ
    ム。
  47. 【請求項４７】 複数組の条件値を使用して命令ストリ
    ームを処理する方法であって、前記命令の第１の形式の
    命令が一組の条件値を各々発生し、前記命令の第２の形
    式の命令が、前記の発生された複数組の条件値の一つに
    依存する結果を各々発生するものにおいて、 第１組の条件値を発生するために第１の形式の第１の命
    令を発し、 該第１組の条件値をメモリに記憶し、 前記第１命令を発するより早くなく、少なくとも他の一
    組の条件値を発生するために、第１の形式の少なくとも
    一つの他の命令を発し、 この種の複数組の条件値を保持する容量を有する前記メ
    モリに、前記他の一組の条件値を記憶し、 前記他の命令を発するより早くなく、前記第１組の条件
    値に依存する第２の形式の命令を発し、そして前記メモ
    リから前記第１組の条件値にアクセスする諸段階を含む
    ことを特徴とする命令ストリーム処理方法。
  48. 【請求項４８】 前記の第１形式の第１命令の前記処理
    が、データ値をデクリメントする段階を含む請求項４７
    記載の命令ストリーム処理方法。
  49. 【請求項４９】 前記第２形式の命令の前記処理が、分
    岐が起こるか否かの評価段階を含む請求項４７記載の命
    令ストリーム処理方法。
  50. 【請求項５０】 前記処理段階が、少なくとも３組の条
    件値を記憶する段階を含む請求項４７記載の命令ストリ
    ーム処理方法。
  51. 【請求項５１】 ４組の条件値が存在する請求項５０記
    載の命令ストリーム処理方法。
  52. 【請求項５２】 前記アクセス段階が、前記メモリ内の
    前記第１組の条件値のアドレスを選択する段階を含む請
    求項４７記載の命令ストリーム処理方法。
  53. 【請求項５３】 前記アクセス段階が、前記第２形式の
    命令からアドレス入力を受信する段階を含む請求項５２
    記載の命令ストリーム処理方法。
  54. 【請求項５４】 分岐形式命令のターゲットアドレスを
    発生する段階をさらに含む請求項４７記載の命令ストリ
    ーム処理方法。
  55. 【請求項５５】 複数組の条件値を記憶する各段階が、
    複数のフラグビットを各々有する条件コードを記憶する
    段階を含む請求項４７記載の命令ストリーム処理方法。
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