JPS63501453A - 仮想メモリ−動作を使用したデ−タ処理システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 仮想メモリー動作を使用した データ処理システム 技術分野 この発明は処理手段と、前記処理手段に接続されたメモリー・バスと、前記メモ リー・バスに接続されたアドレス翻訳手段と、アドレシング・メモリーとヲ含む データ処理システムに関する。

はとんどのコンピュータの仮想メモリー動作は２つの部分で行われる。第１に、 各仮想アドレスを対応する実アドレスに翻訳する翻訳処理の部分と、第２に、翻 訳したアドレスを使用して要求されたメモリー動作を実行する部分とである。そ の結果、仮想メモリー動作に要求される合計時間は仮想アドレスの翻訳時間と実 際のメモリー動作を行う時間との総和に等しい。

仮想メモリー動作を実行する合計時間を短くするために、仮想アドレスを実アド レスに翻訳するアドレス翻訳装置の改良が米国特許第４，５１３．３７１号に開 示しである。

第１図及び第２図は、夫々上記の米国特許第４．５１３，３７１号の装置のブロ ック図と、仮想アドレスの種々の成分がいかにアドレス翻訳中その特許に使用さ れるかを示す作用図とを例示する。第１図に示すように、３２ビツト・プロセッ サーメモリー・バス２１はプロセッサ要素２３と、アドレス翻訳要素２５及びメ モリー・インタフェース要素２７を相互に接続する。プロセッサ要素２３は仮想 アドレスを発生し、アドレス翻訳要素２５は仮想アドレスを実アドレスに変゛換 する。メモリー・インタフェース要素２７はタイミング制御信号゛及びメモリー ・アドレスをメモリー又はＤＲＡＭ　（ダイナミック・ランダム・アクセス・メ モリー）アレイ２９に供給し、フェッチ及び記憶動作中データをアクセスする。

第１図の装置は仮想メモリーを情報のページに割当てる。その結果、プロセッサ 要素２３からの仮想アドレスの第１の部分は各ページ内の相対的アドレス又は６ デイスプレスメント”を示すのに使用され、仮想アドレスの第２の部分は第１図 の装置の仮想メモリー内の“仮想ページ番号”（第２図）を示すのに使用される 。

仮想ページ番号部は仮想アドレスの高位ビットから引出され、ディスグレスメン ト部はその下位ビット部から引出される。仮想ページ番号部はアドレス翻訳要素 ２５に送られて翻訳され、実アドレスの第２の部分に供給される。ディスプレス メント部は実際の実アドレスの第１の部分であるため、翻訳の必要はない。結果 として、この実アドレスのディスグレスメント部はメモリー・インタフェース要 素２７に供給されて、ＤＲＡＭ　２９の実メモリ−・アクセスのＲＡＳ　（行ア ドレス・ストローブ）を要素２７が実行できるようにする。仮想ページ番号部の アドレス翻訳が完了したときに、実アドレスの翻訳された残シの部分はＤＲＡＭ 　２９の実メモリ−・アクセスのＣＡＳ　（列アドレス・ストローブ）アクセス 部を実行するだめの信号を発生するメモリー・インタフェース要素２７に供給さ れる。

米国特許第４，５１３，３７１号はアドレス翻訳時間を減少することによって仮 想メモリー・アクセス時間を減少する。そのようなアドレス翻訳時間の減少は実 アドレス・ビットでもある仮想アドレス・ビットを翻訳せず、実アドレス・ビッ トが使用できるようになるとすぐそれを使用してメモリー・アクセスを開始する ようにして行われた。そのようにして節約したアクセス時間はこの装置に使用さ れている特定のＤＲＡＭのために要求されているＲＡＳ乃至ＣＡＳ最小遅延に等 しいものである。

発明の開示 この発明の目的は、仮想メモリー動作に要求される時間を減少することができる データ処理システムを提供することである。

故に、この発明によると、処理手段と前記処理手段に接続されたメモリー・パス と前記メモリー・パスに接続されたアドレス翻訳手段とアドレサプル・メモリー とを含むデータ処理システムであって、前記処理手段は第１のサイクル中仮想メ モリー動作を実行するための第１の仮想アドレスを供給し、前記第１の仮想アド レスは第１の実アドレス部と第２の仮想アドレス部とを含み、前記処理手段は前 記データ処理システムで実行を希望する複数の実及び仮想メモリー動作の１つの 作用として第１及び第２のプロセッサ信号を選択的に出力し、前記アドレス翻訳 手段は前記第１のプロセッサ信号に応答して前記第２の仮想アドレスを第２及び 第３の実アドレス部に翻訳し、前記第２及び第３の実アドレス部を少くとも第２ のサイクル中前記メモリー・パスに供給し、前記システムは更に前記メモリー・ パスに接続され前記第３の実アドレス部を前記複数のメモリー動作のどの１がデ ータ処理システムで実行されるべきかを決定するメモリー動作信号に変換するデ コード手段と、前記第１及び第２のプロセッサ信号に選択的に応答し前記メモリ ー動作信号に応答して前記複数の実及び仮想メモリー動作の希望する１を実行す るに必要なサイクル数を決定する関連する所定の状態信号群を選択的に発生する メモリー状態発生器と、前記状態信号群に応答して制御信号群（ＲＡＳ’　、　 ＣＡＳ’　。

ＡＤＳＶｌ／、　ＡＤＣＬＫ’　、　ＷＥ’　）を選択的に発生するメモリー・ タイミング制御手段と、前記メモリー・パスのアドレスに選択的に応答し前記制 御信号群に応答してメモリー制御信号及び前記第１及び第２の実アドレスを選択 的に出力し前記複数の実及び仮想メモリー動作の選ばれた１つを開始するメモリ ー出力制御手段と、前記アドレサプル・メモリー及び前記メモリーパスに接続さ れその間にアクセスされるデータを通す出力手段とを含み、前記アドレサプル・ メモリーは前記制御信号群及び前記第１及び第２の実アドレス部に選択的に応答 して前記制御信号群によって決定さ゛れたメモリー動作のサイクル時間中希望す るデータをアクセスするようにしたデータ処理システムを提供する。

図面の簡単な説明 次に、下記の添付図面を参照してその例によりこの発明の一実施例を説明する。

第１図は、米国特許第４，５１３，３７１号の先行技術であるアドレス翻訳装置 のブロック図である。

第２図は、第１図の装置の動作説明に使用する先行技術の機能図である。

第３図は、この発明の好ましい実施例のブロック図である。

第４図は、第３図の好ましい実施例のメモリー動作を衣わす状態図である。

第５図は、各種実メモリー動作及び仮想メモリー動作を実行するに要求されるサ イクルの数についてこの発明と先行技術とを対比したテーブルを表わす図でおる 。

第６図は、第３図のメモリー状態発生器のブロック図である。

第７図は、第３図のメモリー・タイミング制御ユニ、トのブロック図である。

第８図乃至第１３図は、第４図に示すメモリー動作を行うに必要な各種演算状態 の説明に使用する複数の波形群を表わす図である。

第°１４図は、第１４Ａ図及び第１４Ｂ図から成シ、第３図のメモリー動作デコ ーダ及びメモリー出力制御ユニットのブロック図である。

この発明の明細書の記載を通して′のマーク（例えば、Ｗのような）は、例えば ＷＥのようなその前にくる記号又は略字の論理反転を表わすものとする。

第３図はこの発明のシステムのブロック図を表わす。

このシステムは中央処理ユニット（ＣＰＵ）　３１と、アドレス翻訳ユニット（ ＡＴＵ）　３３と、メモリー動作デコーダ３５と、３２ビツト・プロセッサーメ モリー（ＰＭ）パス４１によって接続されている双方向／ぐッファ回路３７及び メモリー出力制御ユニット３９と、メモリー動作デコーダ３５とメモリー出力制 御ユニット３９に接続されているメモリー・タイミング制御ユニット４５との間 に接続されているメモリー状態発生器４３と、メモリー出力制御ユニット３９に 接続されているメモリー又はダイナミック・ランダム・アクセス・メモリー（Ｄ ＲＡＭ）アレイ４７とを含む。双方向バッファ３７Ｆｉ”データイン・バッファ ＃（図に示していない）及び“データアウト・バッファ″（図に示していない） とで構成してよい。要素３５，３７．３９，４３゜４５はメモリー・インタフェ ース回路４９の中に含まれるようにしてよい。自由走行うロック発生器５１はク ロックＸＯ及びＸＩとその反転クロックＸｏ′及びＸＩ’とを出力する。クロッ クＸＯ，Ｘ１は同一周波数を持つが、第８図〜第１３図に示すように時間的差異 を有する。

第３図のシステムは基本的には６個のメモリー動作を行うことができる。それら は、実フェッチ、実全記憶及び実部分記憶の３つの実メモリー動作と、仮想７エ ツチ、仮想全記憶及び仮想部分記憶の３つの仮想メモリー動作である。ここで説 明する各メモリー動作は夫々に関して予め選ばれた数の動作サイクルをその各動 作サイクルで発生する１つのＸＯクロック及び１つのＸＩクロック（及びそれら の反転）によって実行する必要がある。

ＣＰＵ　３１はシステムが実行する６つのメモリー動作について３つの仕事を実 行する。第１に、メモリー動作の最初のサイクルのクロックＸＯ中に、ＣＰＵ　 ３１はメモリー動作の特定のタイプを示すコードとメモリー・アドレス（実メモ リー動作のための実アドレスでも、仮想メモリー動作のための仮想アドレスのど ちらでも）を出力する。このコードはパス４１を介してメモリー動作デコーダ３ ５に送られ、フェッチ、全記憶又は部分記憶を要求する。仮想メモリー動作から 実メモリー動作を区別するために、ＣＰＵ　３３はメモリー・アドレス・エネー ブル（ＭＡＥ）信号か又はプロセッサ仮想転送（ＰＶＴ’　）信号のどちらかを ＡＴＵ　３３及びメモリー状態発生器４３に出力する。ＭＡＥ信号は実メモリー 動作（実フェッチ、実全記憶又は実部分記憶）を実行するべきことをユニッ）３ ３．４３に知らせるのに対し、信号ＰＶＴ’は仮想メモリー動作（仮想フェッチ 、仮想全記憶、仮想部分記憶）を実行するべきことをユニット３３゜４３に知ら せる。第２に、記憶メモリー動作を行うべき場合、ＣＰＵ　３１はメモリー動作 の最初のサイクルのクロックＸｌ中にデータを出力する。第３に、フェッチ・メ モリー動作を実行するべき場合、ＣＰＵ　３１はそのメモリー動作の第３のサイ クルのクロックＸｌ中にＤＲＡＭアレイ４７からデータを受信する。

ＡＴＵ　３３は主にアドレス翻訳のために使用することができる。仮想メモリー 動作の最初のサイクルのクロ、りＸＯ中に、ＡＴＵ　３３はＰＭババス１を介し てＣＰＵ３１から仮想アドレスを受信する。そこでＡＴＵ　３３は最初のサイク ルのクロックＸｌ中に、その仮想アドレスを実アドレスに翻訳する。第２のサイ クルのクロックＸＯ中に、ＡＴＵ　３３はＭＡＥ信号をメモリー状態発生器４３ に送り、現在メモリー実アドレスである翻訳後の仮想アドレスをメモリー出力制 御ユニット３９に送信する。

メモリー動作デコーダ３５はＣＰＵ　３１からのコードに応答して、フェッチか 全記憶か又は部分記憶のどの動作を実行するかを決定するメモリー動作信号を発 生する。

ＣＰＵ　３１からｐｖ’ｒ’又はＭＡＥ信号を受信し及びメモリー動作デコーダ ３５から必要なメモリー動作信号（複数でもよい）を受信したときに、メモリー 状態発生器４３は希望するメモリー動作を実行するのに何サイクル必要であるか 、又希望するメモリー動作を実行するために所定のサイクルを通し所定の動作状 態シーケンスを実行するに何ステップ必要とするかを決定する。

メモリー状態発生器４３がその状態をステップしているときに、その各状態中、 関連する状態信号群を発生する。メモリー状態発生器４３は本質的にサイクルを 発生し、希望するメモリー動作を実行するに必要な動作状態を決定する。少くと も２サイクル以上４サイクルまでが上記の６つの異なるメモリー動作の１つを実 行するのに必要である。

メモリー状態発生器４３はこの発明の重要要素である。所定の動作状態シーケン スを発生するメモリー状態発生器４３を使用することによって、第３図のシステ ムは米国特許第４．５１３，３７１号に開示されている特定のＤＲＡＭを使用し て要求されるＲＡＳ　−ＣＡＳ最小遅延から仮想フェッチ及び仮想記憶メモリー 動作の各々を実行するに必要なサイクルの数を１だけ減少して時間を節約するこ とができる。この動作特徴は他のものと共に後に説明する。

メモリー・タイミング制御ユニット４５は各状態をステップしたときにメモリー 状態発生器４３から発生した状態信号群に応答して、メモリー出力制御ユニット ３９を制御する制御信号を発生する。

メモリー出力制御ユニット３９はＰＭババス１からのアドレス信号とメモリー・ タイミング制御ユニット４５からの制御信号とに応答して、それら信号を緩衝し 、ＤＲＡＭアレイ４７にゲートして種々のメモリー動作を開始させる。

ＤＲＡＭアレイ４７は各々が６４にビットを有する従来の８メモリー・パンク（ 図に示していない）で構成することができる。各メモリー・バンクは２５６行及 び２５６列によって６４．５３６メモリー・セルを形成するＴｅｘａｓ　Ｉｎｓ ｔｒｕｍｅｎｔｓ　４１６４型ＲＡＭでよい。ＲＡＭは８個を並列に動作し、Ｄ ＲＡＭアレイ４７は６４，５３６データ・バイトを記憶することができる。

双方向バッファ３７は記憶動作中、該バッファ３７を介してＣＰＵ　３１からの データをＤＲＡＭアレイ４７に送信し、７工ツチ動作中、バッファ３７を介して ＤＲＡＭアレイ４７からのデータをＣＰＵ　３１に送信する。

次に、第１４Ａ図のメモリー動作デコーダ３５を説明する。

ラッチ回路５４（メモリー出力制御ユニット３９の）の１０ビツト・ラッチ５３ はＰＭババス１のバス・ラインＰＭＢＵＳ　１９−２８を介してＣＰＵ　３１か らの入力を受信する。アドレス・クロックＡＤＣＬＫ　（以下で説明する）のと きにバス・ラインＰＭＢＵＳ　１９−２８のアドレス信号がラッチ５３にラッチ される。

バス・ラインＰＭＢＵＳ　２５−２８からラッチされたアドレス信号はラッチ５ ３から出力され、アドレス信号ＡＤ２５−２８としてメモリー動作デコーダ３５ に供給される。

信号ＡＤ　２５−２８はデコーダ３５でデコードされる４ビツト・コードを形成 し、実行するべき動作の型を決定する。この発明についてはデコーダ３５からの ３つの相互に排他的な出力のみを使用する。これら出力は全記憶（ＦＳＴＯＲビ ）、部分記憶（ＰＳＴＯＲＥ）及びリフレッシュ（ＲＥＦ’　）である。これら ３つの出力の１つのみを与えられたときに作動することができる。ＦＳＴＯＲＥ ’がアクティブ（ロー）のときに全記憶（実か仮想のどちらか）メモリー動作が 実行されるべきである。同様に、ＰＳＴＯＲＥがアクティブ（ハイ）のときに部 分記憶（実か仮想のどちらか）メモリー動作が実行されるべきである。ＲＥＦ’ 信号はＣＰＵ　３１によって選択的にアクティブ（又はローに）なり、一度に１ 行、ＤＲＡＭアレイ４７（第３図）のメモリー行すべてをりフレッシュする。

最後に、ＦＳＴＯＲＥ’　、　ＰＳＴＯＲＥ　、　ＲＥＦ’すべてがインアクテ ィブで＄ｆｉ、ＣＰＵ３１がアクティブ（ハイ）　ＭＡＥ信号か又はアクティブ （ロー）　ｐｖ’ｒ’信号のどちらかを発生したときに、７エツチ（実又は仮想 のどちらか）メモリー動作を実行するべきである。

次に、第３図の６つのメモリー動作の各々の簡単な説明を行う。

３サイクル実フ工ツチ動作 ＣＰＵ　３１はサイクル１のクロックＸＯでＭＡＥ信号を作動する。このＭＡＥ 信号はメモリー状態発生器４３に送られてメモリー動作を開始し、ＡＴＵ　３３ に送られて実メモリー動作を実行するべきことをＡＴＵ　３３に示す。

これは、ＤＲＡＭアレイ４７からフェッチされるべきデータは直接ＣＰＵ　３１ には行かず、まずＡＴＵ　３３に行くからである。又、フェッチ・コードＣ０Ｄ Ｅはサイクル１のクロックＸＯでＣＰＵ　３１からメモリー動作デコーダ３５に 送られ、フェッチ動作を実行するべきことを示し、実アドレスがＣＰＵ　３１か らメモリー出力制御ユニット３９を介してＤＲＡＭアレイ４７に送られる。ＤＲ ＡＭ４７からのデータはサイクル３のクロックＸＯ中、双方向バッファ３７を介 してＡＴＵ　３３に行く。ＡＴＵ　３３はサイクル３のクロックＸ１において、 データをチェックし、サイクル３の終シで実フェッチ・メモリー動作が決定され る前に正しいデータをＣＰＵ　３１に送る。

３サイクル仮想フ工ツチ動作 最初のサイクルのクロ、りＸＯにおいて、ＣＰＵ　３１はＰＶＴ’信号を作動し てＡＴＵ　３３及びメモリー状態発生器４３に送シ、仮想メモリー動作を実行す るべきことを知らせる。又、最初のサイクルのクロックＸＯ中、ＣＰＵ　３１は 仮想アドレス（フェッチＣ０ＤＥを含む）　ＡＴＵ３３に送る。ＡＴＵ　３３は 仮想アドレスをチェックしてサイクル１のクロックＸ１中それを実アドレスに翻 訳する。サイクル２のクロックＸＯにおいて、ＡＴＵ　３３はメモリー出力制御 ユニット３９を介してＤＲＵＭ　４７に実アドレスを送信し、サイクル２のクロ ックＸｌ中実アドレスの送信を続ける。又、サイクル２のクロックＸＯにおいて 、ＡＴＵ　３３はＭＡＥを作動してメモリー状態発生器４３に送る。これは仮想 アドレスを実アドレスに翻訳するべきこと、及び実アドレスをメモリー出力制御 ユニット３９に出力するべきことを発生器４３に知らせる。又、フェッチＣ０Ｄ ＥはＡＴＵ　３３からデコーダ３５に送られてフェッチ動作を行うべきことを知 らせる。サイクル３のクロックＸＯにおいて、ＤＲＡＭ　４７は双方向バッファ ３７を介してフェッチされているデータをＡＴＵ　３３に送る。サイクル３のク ロックＸＩにおいて、ＡＴＵ　３３はフェッチされたデータをチェックしてＣＰ Ｕ　３１に送る。仮想フェッチ動作はサイクル３の終シで終了する。

２サイクル実全記憶動作 サイクル１のクロックＸＯにおいて、ＣＰＵ　３１はＭＡＥを作動してＡＴＵ　 ３３及び発生器４３に送シ、実メモリー動作を実行する。又、サイクル１のクロ 、りＸＯにおいて、ＣＰＵ　３１は制御ユニット３９を介して実アドレスをＤＲ ＡＭ　４７に送シ、全記憶コードをデコーダ３５に送る。サイクル１のクロック Ｘ１において、ＣＰＵ　３１は記憶されるべきデータをＡＴＵ　３３に送る。

サイクル２のクロックＸＯにおいて、ＡＴＵ　３３は双方向バッファ３７を介し てデータをＤＲＡＭ　４７に送す、記憶する。サイクル２の終シにおいて、ＡＴ Ｕ　３３はそのデータの出力を続けるため、データは館（書込エネーブル）パル スによってＤＲＡＭ　４７に書込まれるときのサイクル２０間安定である。実全 記憶動作はサイクル２の終シで終了する。

３サイクル仮想全記憶動作 サイクル１のクロックＸＯにおいて、ＣＰＵ　３１はｐｖ’ｒ’を作動し、仮想 アドレス（全記憶のコードを含む）をＡＴＵ　３３に出力する。サイクル１のク ロックＸＩにおいて、ＣＰＵ　３１はＡＴＵ　３３にデータを出力し、ＡＴＵ３ ３は仮想アドレスを実アドレスに翻訳する。サイクル２のクロックＸＯにおいて 、ＡＴＵ　３３はＭＡＥを作動してアドレス翻訳を終了したことを知らせ、全記 憶コードをデコーダ３５に送り、メモリー出力制御ユニット３９によって実アド レスをＤＲＡＭ　４７に送信する。すイクル２のクロックＸ１において、ＡＴＵ 　３３は双方向バッファ３７を介して記憶されるべきデータをＤＲＡＭ４７に送 る。ＡＴＵ　３３はサイクル３の終りで仮想全記憶動作が終了するまでデータを アクティブに維持する。

サイクル３において、データを設定した後、咥パルスによってＤＲＡＭ　４７に 書込まれる。仮想全記憶動作はサイクル３の終りで終了する。

４サイクル実部分記憶動作 サイクルｌのりａ２りｘＯにおいて、　ＣＰＵ　３１はＭＡＥを作動して制御ユ ニット３９を介しＡＴＵ　３３及びＤＲＡＭ　４７に実アドレス（部分記憶コー ドを含む）を出力する。又、サイクル１のクロックＸＯにおいて、ＣＰＵ　３１ はパス・ラインＰＭＢＵＳ　２５−２８　（第３図）の２ビツト・コードを介し て、どのバイトが（ＰＭパス３９に後で出力されるべき４つのバイトのうちの） 変更されるべきかをＡＴＵ　３３に知らせ・る。デコーダ３５に類似のデコーダ （図に示していない）を使用して、ＡＴＵ　３３はパス・ラインＰＭＢＵＳ　２ ５−２８の２ビツト・コードをデコードしてどのバイトが変更されるべきかを検 索する。ＣＰＵ　３１はサイクル２の終シまで実アドレスの出力を続ける。サイ クル１のクロックＸ１において、ＣＰＵ　３１は変更されるデータ・バイトをＡ ＴＵ　３３に送る。サイクル３のクロックＸＯにおいて、ＤＲＡＭ４７はバッフ ァ３７を介しアドレスされた４つのデータ・バイトをＡＴＵ　３３に送、９、Ｃ ＰＵ３１から予め受信した変更されるデータ・バイトに従ってその４つのデータ ・バイトのうち予め指定したバイトを変更する。

サイクル３のクロックＸ１において、ＡＴＵ　３３はバッファ３７を介し変更さ れるデータの４バイトをＤＲＡＭ４７に送信する。ＡＴＵ　３３はサイクル４の 終ｂｔでにそのデータの出力を続ける。その結果、そのデータはＷＥ’　ノ９ル スによってＤＲＡＭ　４７に書込まれるサイクル４のクロックＸＯのときに安定 である。実部分記憶動作はサイクル４の終シで終了する。

４サイクル仮想部分記憶動作 サイクル１のクロックＸＯにおいて、ＣＰＵ　３１はＰＶＴ’を作動して仮想ア ドレスをＡＴＵ　３３に出力する。

それに加え、ＣＰＵ　３１はパス・ラインＰＭＢＵＳ　２５−２８を介し４デー タ・バイトのどのバイトが変更されるべきかを示す２ビツト・コードと部分記憶 コードとをＡＴＵ３３に送る。前述したように、ＡＴＵ　３３はデコーダ３５に 類似のデコーダ（図に示していない）を含み、部分記憶コードをデコードしてど のバイトを変更するべきかを探し出す。サイクル１のＸＩクロックにおいて、Ｃ ＰＵ３１は変更されるデータ・バイトをＡＴＵ　３３に送、９、ＡＴＵ３３は仮 想アドレスを実アドレスに翻訳する。サイクル２のＸＯにおいて、ＡＴＵ　３３ はアドレス翻訳が完了したことを示すためにＭＡＥを作動し、部分記憶コードを デコーダ３５に送り、制御ユニット３９を介して実アドレスをＤＲＡＭ　４７に 出力する。ＡＴＵ　３３はサイクル４の終りまでその実アドレスの出力を続ける 。サイクル３のクロックＸＯにおいて、ＤＲＡＭ　４７はバッファ３７を介して アドレスされた４データ・バイトをＡＴＵ　３３に送る。ＡＴＵ　３３はＣＰＵ 　３１から予め受信した変更されるデータ・バイトに従って予め指定された４７ ′−タ・バイトのうちのそのバイトを変更する。

サイクル３のクロックＸ１において、ＡＴＵ　３３はバッファ３７を介して４バ イトの変更データをＤＲＡＭ　４７に送る。ＡＴＵ　３３はサイクル４の終りま でそのデータの出力を続ける。故に、そのデータはサイクル４のクロ、りＸＯに おいて、ｗパルスにより　ＤＲＡＭ　４７に書込まれるときには安定している。

この仮想部分記憶動作はサイクル４の終りで終了する。

第３図のメモリー状態発生器４３の動作を詳細に説明する前に、まず第４図の状 態図を説明して第３図のシステムに使用されているメモリー動作を理解した方が よい。第４図に示すように、５つの異なる状態の合計が嬉３図のメモリー状態発 生器４３に使用され、前述した６つのメモリー動作を選択的に実行させる。それ らの状態はＡ、Ｂ、Ｃ，Ｄ、Ｅと呼ぶ。すべてのメモリー状態はアイドル又はＡ 状態から始まり、ＣＰＵ３１による実メモリー実作のためのＭＡＥ信号か又は仮 想メモリー動作のためのｐｖ’ｒ’信号の発生によってＡ状態から次の状態に移 動する。１つの状態から次の状態への移動ば１サイクルのメモリー動作を発生す る。

実フェッチ（ＲＦ）動作のための状態の流れメモリー状態発生器４３は実フェッ チ（ＲＦ）メモリー動作のために、状態Ａから状態りに、状態Ｅに、及び再び状 態Ａに３つのメモリー動作サイクルを基本的に移動する。状態Ａから状態りへの 移動はその動作が実部分記憶（ＲＰＳ）動作でない限り、ＭＡＥがアクティブ（ ハイ）になった後で、実フェッチ動作の最初のサイクルで発生する。故に、ＰＳ ＴＯＲＥはＭＡＥがアクティブのときにインアクティブであろう。これは実フェ ッチ（ＲＦ）動作であるから、ＦＳＴＯＲＥ’及びＰＳＴＯＲＥ　（デコーダ３ ５から）はインアクティブである。その結果、メモリー状態発生器４３はこのＲ Ｆ動作の第２サイクル中は状態りからＥに移動し、第３サイクル中には状態Ｅか らＡに戻る。

仮想フェッチ（ＶＦ）動作のための状態の流れ仮想フェッチ（ＶＦ）メモリー動 作のために、状態発生器４３は状態Ａから状態Ｂに、状態りに、及び再び状態Ａ に、３サイクル・メモリー動作を順次移動する。

状態ＡからＢへの移動はＰＶＴ’がアクティブ（ロー）Ｋなりた後、仮想フェッ チ（ＶＦ）動作の最初のサイクルで発生する。これは仮想フェッチ動作であるか らＰＳＴＣ）ＲＥ及びＦＳＴＯＲＥ’信号ｌｄ（デコーダ３５からの）インアク ティブである。状態ＢからＤへの移動はＭＡＥが６ハイ”になった後の第２サイ クルで発生する。次に、状態発生器４３はこのＶＦ動作の第３サイクルで状態り からＡに戻る。

実全記憶（ＲＦＳ）動作のための状態の流れ　−実全記憶（ＲＦＳ）動作のため に、状態発生器４３は状態ＡからＤに、及び再びＡに２サイクルのメモリー動作 を順次移動する。このＲＦＳ動作は実部分記憶（ＲＰＳ）動作ではないから、状 態ＡからＤへの移動はＭＡＥ及びＦＳＴＯＲＥ’　（デコーダ３５からの）がア クティブとなった後このＲＦＳ動作の第１サイクルで発生する。故に、デコーダ ３５からのＰＳＴＯＲＥはＭＡＥがアクティブのときにインアクティブでなけれ ばならない。ＲＦＳ動作の第２サイクル中、状態発生器４３はＤからＡに戻る。

仮想全記憶（ＶＦＳ）動作のための状態の流れメモリー状態発生器４３は、仮想 全記憶動作のために、状態ＡからＢに、状態りに、及び再び状態Ａに戻る３サイ クルのメモリー動作を順次移動する。状態ＡからＢへの移動はＰＶＴ’がアクテ ィブ（ロー）になった後、このＶＦＳ動作の第１サイクルで発生する。状態Ｂか らＤへの移動はこのＶＦＳ動作の第２サイクル中に発生する。状態発生器４３は この動作の第３サイクルにおいて状態りからＡに移動する。

実部分記憶（ＲＰＳ）動作のための状態の流れ状態発生器４３は、実部分記憶（ ＲＰＳ）動作のために、状態ＡからＣに、Ｄに、Ｅに、及び再び状態Ａに戻る４ メモリ一動作サイクルによって順次移動する。状態ＡからＣへの移動は、ＭＡＥ 及びＰＳＴＯＲＥがアクティブ（ハイ）になった後この実部分記憶動作の第１サ イクルで発生する。その結果、メモリー状態発生器４３は第２動作サイクルで状 態ＣからＤに、第３動作サイクルで状態りからＥに、第４動作サイクルで状態Ｅ がら再び状態Ａに戻るように移動する。

仮想部分記憶（ｖｐｓ）動作のための状態の流れ状態発生器４３は、仮想部分記 憶（ｖｐｓ）メモリー動作のために、状態ＡからＢに、Ｃに、Ｄに、及び再び状 態Ａに戻るように順次移動する。状態ＡからＢへの移動はｐｖ’ｒ′がアクティ ブ（ロー）となったときに仮想部分記憶動作の第１サイクルにおいて発生する。

状態ＢからＣへの移動はＭＡＥ及びＰＳＴＯＲＥがアクティブ（ハイ）になった ときに、第２サイクルにおいて発生する。

そこで発生器４３は第３動作サイクルで状態ＣからＤに移動し、第４動作サイク ルで状態りからＡに移動する。

第５図は、上記の６つの実及び仮想メモリー動作を実行するに必要なサイクルの 数について、この発明のシステムと先行技術との比較を示すテーブルの図である 。上記のように、Ｍ３図のこの発明は仮想フェッチ及び仮想部分記憶メモリー動 作を行うに必要なサイクル数が夫々１サイクル少くてよい。故に、この発明のシ ステムは実フェッチ及び実部分記憶メモリー動作を夫々実行するに必要なサイク ル数と同一サイクル数で仮想フェッチ及び仮想部分記憶メモリー動作を行うこと ができる。

次に、メモリー状態発生器４３の説明において、６つの各メモリー動作において 、いかに各種状態信号群を発生するかについて説明する。メモリー状態発生器４ ３はＭＡＥ　、　ＰＳＴＯＲＥ　、　ＦＳＴＯＲＥ’　、　ＰＶＴ’　、　ＸＯ 及びＸＯ’（７）各入力信号の状態に応じて信号Ｑｌ　、　Ｑｌ’、　Ｑ２　、 　Ｑ２’。

Ｑ３及び仮想ＡＤＳＷ′の各出力を発生する。それはメモリー・タイミング制御 ユニット４５（第３図）の動作を制御する出力信号の１誤序であり、実行するべ きメモリー動作を決定する。第８図〜第１３図は各６つのメモリー動作中第６図 のメモリー状態発生器４３の動作の説明に使用することができる。

出力Ｑ２はナンド・グー）５５．５９の上人力にフィードバックされ、出力Ｑｌ ’はナンド・ダート５５゜５７．６１の上人力にフィードバックされる。入力Ｍ ＡＥはナンド・グー）５７．６１の上人力に１及びナンド・ゲート６３の上人力 に供給され、ＰＳＴＯＲＥ入力はナンド・ダート５９の上人力に供給される。入 力ＦＳＴＯＲＥ’はナンド・ゲート６５の上人力に供給され、出力信号仮想ＡＤ Ｓｖｌｄナンド・ゲート６５の上人力にフィードバックされる。ナンド・ゲート ６５の出力はナンド・ゲート６１の第３人力に供給される。

ナンド・グー）５５．５７の出力は出力がＤ型クリップ・クロック６９のＤ入力 に供給されるナンド・ダート６７の入力に供給される。ナンド・ゲート５５゜５ ９．６１の出力は出力がＤ型フリッグ・フロップ７３のＤ入力に供給されるナン ド・ゲート７１の入力に供給される。入力ｐｖ’ｒ’はＤ型フリップ・フロップ ７５のＤ入力に供給される。フリップ・クロック６９゜７３．７５はクロック発 生器５１（第３図）からのクロックＸＯ′によってクロックされ、フリ、ｆ・フ ロップ６９にＱ　２　、　Ｑ２’を出力させ、フリップ・フロップ７３にＱ　１ 　、　Ｑｌ’出力を発生させ、クリップ・クロック７３からＱ　３　、　Ｑ３’ 出力を発生させる。

クリップ・フロンｆ７５からのＱ３’出力は出力がクリップ・クロック７７のＤ 入力に供給されるナンド・ゲート６３の上人力に供給される。遅延回路７９はク ロック発生器５１（第３図）からのクロックＸｏを遅延して遅延ＸＯジクロりを 発生する。遅延ＸＯクロックはフリップ・フロップ７７をクロックするのに使用 され、仮想ＡＤＳＶ／出力信号を発生する。遅延回路７９から発生する遅延は１ ０〜２０＋１秒のような、ＦＦ７７のＤ入力への信号とクロック入力へのクロッ クとの先後競争状態を７リツプ・フロ、プ７７が避けることができるに十分な遅 延でよい。

状態Ａ 各６メモリ一動作は状態Ａから始まシ、状態Ａで終る。状態Ａにおいては、少く ともメモリー動作の１つの開始まで、ＭＡＥ　、　ＰＳＴＯＲＥ　、ＦＳＴＯＲ Ｅ’　、　ＰＶＴ’の各入力信号はすべてインアクティブ状態、すなわちＭＡＥ 　。

ＰＳＴＯＲＥは１０−”　、　ＰＶＴ’は“ハイ”であるということを確認する とよい。

第３図のシステムの最初のノやローアップにおいて、ＦＦ６９，７３がリセット （図に示していない）されて、夫々６０−”のＱ２．Ｑｌ出力信号を発生し、後 に６メモリ一動作の各々中適切な波形状態を得ることができる。

ぬル、Ｑ２は最初のパワーアップ後“ロー″であるから、ナンド・グー）５５， ５７，５９．６１はナンド・グー）６７．７１に６ハイ″出力信号を供給し、そ こからＦＦ６９，７３のＤ入力に“ロー“信号を供給し、アイドル状態Ａ中、Ｘ Ｏクロック・タイムにおいてそのＱｌ、Ｑ２出力を１０−“に維持する。“ハイ ″のｐｖ’ｒ’信号はＦＦ７５から“ハイ″のＱ３出力信号を発生させ、アイド ル状態Ａ中、“ロー″のＱ３’信号を発生させる。”ロー″のＱ３’信号はナン ド・ダート６３を介してＦＦ７７のＤ入力に“ハイ”信号を供給する。その結果 、ＦＦ７７は状態Ａ中゛ハイ”の仮想ＡＤＳＷ出力信号を発生する。

故に、アイドル状態Ａ中、メモリー状態発生器４３は“ロー”のＱｌ、Ｑ２出出 力分及び６ハイ“のＱ１′。

Ｑ２’、Ｑ３信号及びＡＤＳＷ’信号を発生する。次に、メモリー状態発生器４ ３の出力信号の状態を説明して各６メモリ一動作の順次的動作を理解する。

発生器４３の実フェッチ動作 第８図の波形及び第６図の回路を参照すると、実７エツテ動作のサイクル１はＭ ＡＥが６ハイ”になったときに開始してナンド・ゲート５７から６０−“出力を 発生させる。この６０−”出力はナンド・ゲート６７を介してＦＦ６９のＤ入力 に゛ハイ″信号を供給する。

ＦＦ６９は次のＸＯ′クロックの立上り端によって（サイクル１のＸＯのクロッ クの立下シ端のとき）クロックされ、Ｑ２を“ハイ”にして状態Ａを終了し、サ イクル１の状態りを開始する。同時にＭＡＥが“ロー”になる。“ハイ”のＱ２ はナンド・ゲート５５の出力を鱈ロー”にし、次に“ロー”のＭＡＥ信号がナン ド・ダート５７の出力を“ハイ″にしたときでも、ナンド・ゲート６７を介して ＦＦ６９のＤ入力に“ハイ”を供給し続けるようにする。次に、ナンド・ダート ５７の６０−”出力はナンド・ゲート７１を介してＦＦ７３のＤ入力に“ハイ” 出力を供給する。

ＦＦ７３はサイクル２のＸＯ′クロックの立上シ端でクロックされ、Ｑｌを“ハ イ“にして状態りを終了し状態Ｅを開始する。その結果生じた“ロー”のＱ１／ と饋ロー”のＰＳＴＯＲＥ信号はナンド・ダート５５．５７゜５９．６１からす べてノ・イ”出力を発生させ、ナンド・ダート６７．７１を介してＦＦ６９．７ ３のＤ入力に“ロー”信号を供給する。ＦＦ６９，７３はサイクル３のＸＯ′ク ロックの立上シ端でクロックされ、Ｑｌ、Ｑ２を１０−″にして発生器４３をア イドル状態Ａに戻す。

発生器４３の仮想フェッチ動作 第６図の回路及び第９図の波形を参照すると、仮想フェッチ動作のサイクル１は フリップ・フロラ７６７５のＤ入力に対するｐｖ’ｒ’信号が“ロー”になった ときに開始するということがわかる。ＦＦ７５はサイクル１のＸＯ′クロックの 立上シ端でクロックされ、この時点のちょうど前にＰｖＴ′が“ロー″になった ので、出力Ｑ３を“ロー２にする。このときと同時にＰｖＴ′はゝハイ”となる 。Ｑｌ　、Ｑ２出出力分は゛ロー２のままに維持される。Ｑ３が“ロー“になっ たときに、状態Ａを終シ、状態Ｂが始まる。Ｑ３が“ロー”になると、Ｑ３’は ６ハイ″になる。このＱ３／　“ハイ″信号はナンド・ゲート６３に供給される 。しかし、１０−”ＭＡＥ信号もこの時ナンド・ゲート６３に供給されるので、 ダート６３はＦＦ７３のＤ入力に対する１ハイ”信号の供給を続行する。

ＡＴＵ　３３のアドレス翻訳が終了した後、ＡＴＵ　３３はＭＡＥを“ハイ”に する。“ハイ”のＭＡＥ及びＱ３’信号はナンド・ｆ−）　６３を介してＦＦ７ ７のＤ入力に鶴ロー″信号を供給する。遅延回路７９で遅延されたサイクル２の ＸＯクロックの立上シ端はＦＦ７７をクロックして“ロー″の仮想ＡＤＳＶ／信 号を発生する。この６０−“仮想ＡＤＳＷ’信号はナンド・ゲート６５を介して “ハイ″出力信号を発生させる。ＭＡＥ　、　Ｑｌ’及びナンド・ゲート６５の 出力はすべて“ハイ“信号であるから、ナンド・グー）５７，６１は“ロー２出 力を発生する。ナンド・ゲート５７からの“ロー”出力はナンド・ダート６７を 介して“ノ・イ″信号をＦＦ６９のＤ入力に供給する。同時に、ナンド・ゲート ６１からの６０−”出力はナンド・ｆ−）７１を介して“ハイ”信号をＦＦ７３ のＤ入力に供給する。

ＭＡＥが“ロー″になったときに、状態Ｂは終り、状態りに入る。ＭＡＥが“ロ ー”になると同時に、サイクル２のＸＯ′クロックの立上り端はフリップ・フロ ッグ６９．７３をクロックしてＱｌ　、Ｑ２を６ハイ“にする（ＦＦ６９．７３ のＤ入力はこの時点直前に６ハイ”になったので）。Ｑｌが“ハイ”になると、 Ｑ１′は鴫ロー”になる。これはフェッチ動作であるから、ＰＳＴＯＲＥも６０ −”である。Ｑｌ’　、　ＰＳＴＯＲＥはこのとき籠ロー”であるから、ナンド ・グー）５５．５７゜５９．６１はすべて゛ハイ”出力を発生し、ナンド・ダー ト６７．７１から゛ロー″を発生してＦＦ６９゜７３のＤ入力に“ロー″入力を 供給する。６０−″ＭＡＥ信号はナンド・ゲート６３を介してＦＦ７７のＤ入力 に“ハイ”信号を供給する。

ＦＦ７７は遅延回路７９で遅延されたサイクル３のＸＯクロックの立上り端でク ロックされ、サイクル３の開始時点で仮想ＡＤＳＷ’を“ノ・イ”にする。サイ クル３のＸＯ′クロックの立上シ端はＦＦ６９．７３をクロックしてＱ２．Ｑｌ を“ロー”にし、状態りを終了して状態Ａに戻る。その結果、ダート５５　、５ ７　、５９　。

６１はすべて”ハイ”出力を発生し続け、ゲート６７゜７１を介してＦＦ６９， ７３のＤ入力に対する“ロー”信号の供給を続行する。従って、ＦＦ６９，７３ は、次のアクティブ信号ＭＡＥ又はｐｖ’ｒ’を発生して別のメモリー動作全開 始するまで“ロー”のＱｌ、Ｑ２出力の発生を維持する。

発生器４３の実全記憶動作 第６図の回路と共に第１０図の波形を参照すると、これは実メモリー動作である ため、ＰｖＴ′は６ハイ”である。この６ハイ”のＰＶＴ’信号はＦＦ７５から Ｑ３“ハイ″出力を発生し実全記憶動作中“ロー″Ｑ３’信号を発生する。“ロ ー＃Ｑ３′信号はナンド・ダート６３を介してＦＦ７７のＤ入力に対して“ノ・ イ″信号の供給を続ける。結果として、実全記憶動作中“ノ・イ”仮想ＡＤＳＷ ’を発生する。

ＭＡＥが“ハイ”になったときに、実全記憶動作のサイクル１が開始する。Ｑｌ ／及びナンド・ゲート５７の入力ＭＡＥが共に“ハイ”であるから、ナンド・ゲ ート５７は“ロー”出力を発生する。ゲート５７からの＾ロー”出力はナンド・ ｆ　−）　６７を介してＦＦ６９のＤ入力に“ハイ”信号を供給する。

ＣＰＵ　３１がＦＳＴＯＲビを“ロー”にしたときに、ＭＡＥはまだ“ハイ”で ある。この６０−”ＦＳＴＯＲＥ’信号はナンド・ダート６５から“ハイ”出力 を発生させる。

ナンド・ゲート６５の出力及びＭＡＥ　、　Ｑｌ’はこのときすべて“ハイ１で あるから、ナンド・ゲート５７゜６１は“ロー”出力を発生する。ナンド、・ゲ ート５７１からの６０−”出力はナンド・ゲート６７を介してＦＦ６９のＤ入力 に“ハイ″信号を出力する。同時に、ナンド・ゲート６１からの“ロー１出力は ナンド・ゲート７１を介してＦＦ７３のＤ入力に６ハイ”信号を出力する。

ＭＡＥが゛ロー”になったとき、状態Ａは終シ、状態りに入る。ＭＡＥが６０− ”になると同時に、サイクル１のＸＯ′クロックの立上シ端はＦＦ６９，７３を クロ、りしてＱｌ　、Ｑ２を“ハイ”にする（ＦＦ６９゜７３のＤ入力はこの時 点の直前では“ハイ”であったので）。Ｑｌが“ハイ”になると、Ｑ１′は“ロ ー”になる。このとき、この動作は部分記憶動作ではないからＰＳＴＯＲＥは６ ０−”である。Ｑｌ’　、　ＰＳＴＯＲＥは“ロー”であるから、ナンド・ダー ト５５．５７，５９．６１はすべて“ハイ２出力を発生し、ナンド・ダート６７ ゜７１を介してＦＦ６９，７３のＤ入力に６０−”信号を供給する。

ＦＦ６９，７３はサイクル２のＸＯ′クロックの立上シ端でクロックされ、Ｑｌ 　、Ｑ２を６０−”にして状態りを終シ、発生器４３の動作を状態Ａに戻す。そ の結果、“ロー”のＭＡＥ、　Ｑｌ’信号がナンド・ダート５５．５７，５９． ６１から“ノ・イ”出力を発生させ続け、ナンド・ダート６７．７１を介してＦ Ｆ６９゜７３のＤ入力に“ロー”信号を供給する。故に、これらＦＦ６９．７３ は次のアクティブＭＡＥ又はｐｖ’ｒ’信号が発生して別のメモリー動作を開始 するまで“ロー”のＱｌ、Ｑ２出力の発生を続ける。ＣＰＵ　３１は状態Ａのサ イクル２の終シでＦＳＴＯＲビ信号を１ノ・イ”にする。

第６図の回路と共に第１１図の波形を参照すると、仮想全記憶動作はＰＶＴ’信 号（ＦＦ７５のＤ入力に対する）が６０−”になったときに開始する。ＦＦ７５ はサイクル１のＸＯ′クロックの立上り端でクロックされ、ｐｖ’ｒ’はこの時 点直前では“ロー”であったため、Ｑ３−を“ロー″にする。同時にｐｖ’ｒ’ を“ノ・イ”にする。

Ｑｌ、Ｑ２出力信号は“ロー”のままである。Ｑ３が“ロー”になったときに、 状態Ａは終り、状態Ｂに入る。Ｑ３が“ロー”のときはＱ３／は６ノ・イ”であ る。

このＱ３’　”ハイ”信号はナンド・ゲート６３に供給される。しかし、このと き１０−″のＭＡＥ信号もナンド・ゲート６３に供給されているので、グー）６ ３ＨＦＦ７７のＤ入力に“ノ・イ″信号の供給を続ける。

ＡＴＵ　３３がアドレス翻訳を終了した後、ＭＡＥを’　／％イ”にしてサイク ル２を開始させる。６ノ・イ”のＭＡＥ　。

Ｑ３’信号はナンド・ゲート６３を介してＦＦ７７のＤ入力に“ロー″信号を供 給する。遅延回路７９からのサイクル２遅延ＸＯクロツクの立上シ端はＦＦ７７ をクロックして“ロー″仮想ＡＤＳＷｌ信号を供給させる。

この仮想ＡＤＳＷ’　信号はナンド・ゲート６５から“ハイ”出力信号を発生さ せる。ＭＡＥ　、　Ｑｌ’及びナンド・ゲート６５の出力すべては“ハイ”信号 でちるからナンド・デートは“ロー”出力を発生する。ナンド・ダート５７の“ ロー”出力はナンド・ダート６７かうＦＦ６９のＤ入力に“ハイ”信号を供給す る。同時に、ナンド・ダート６１の“ロー”出力はナンド・ゲート７１からＦＦ ７３のＤ入力に“ハイ”信号を出力する。

ＣＰＵ　３１がＦＳＴＯＲびを１０−”にしたときに、ＭＡＥはまだ“ハイ”で ある。この“ロー’　ＦＳＴＯＲＥ信号はナンド・ゲート６５に供給される。し かし、ナンド・ゲート６５は、他の入力仮想ＡＤＳｖがサイクル２の開始で“ロ ー”となったので、“ロー”信号の出力を続ける。

ＭＡＥが６０−”になったとき、状態Ｂは終了し、Ｄを開始する。ＭＡＥが６０ −”になると同時に、サイクル２のＸＯ′クロックの立上シ端はＦＦ６９，７３ をクロックしてＱｌ、Ｑ２を“ハイ”にする（ＦＦ６９゜７３のＤ入力がこの直 前に６）・イ”になったので）。

Ｑｌが“ハイ”になったときに、Ｑ１′は６０−”になる。ＰＳＴＯＲＥはこの 動作が部分記憶動作ではないのでこのときには６０−”でちる。Ｑｌ’　、　Ｐ ＳＴＯＲＥが１０−”であるから、ナンド・ダート５５．５７，５９．６１はす べて６ハイ”出力を発生し、ナンド・ゲート６７゜７１からＦＦ６９，７３のＤ 入力に１０−″信号を出力する。”ロー”ＭＡＥ信号はナンド・ゲート６３にも 供給され、ＦＦ７７のＤ入力に”ハイ″信号を供給する。

ＦＦ７７は遅延回路７９によって遅延されたサイクル３のＸ゛００クロツク上シ 端によりてクロックされ、サイクル３の開始で信号仮想ＡＤＳＷを“ハイ”にす る。

サイクル３のＸＯ′クロックの立上り端はＦＦ６９゜７３をクロックして、Ｑｌ 、Ｑ２を“ロー”にし、状態りを終了して発生器４３の動作を状態Ａに戻す。そ の結果、ダート５５．５７．５９．６１はすべて“ハイ”出力を発生し、グー） ６７．７１を介してＦＦ６９．７３のＤ入力に“ロー″信号を出力させる。故に 、ＦＦ６９，７３は次のアクティブＭＡＥ又はＰＶＴ’信号がＣＰＵ　３１によ って発生され、別のメモリー動作を開始するまで、“ロー″のＱｌ、Ｑ２出力の 発生を続ける。ＣＰＵ　３１はＦＳＴＯＲＥ’を“ハイ”にしてサイクル３を終 了し、状態Ａに戻る。

発生器４３の実部分記憶動作 第６図の回路と共に第１２図の波形を参照すると、これは実メモリー動作である から、ＰｖＴ′が“ノ・イ″である。この“ハイ″ＰＶＴ’信号は実部分記憶動 作中゛ノ・イ″Ｑ３出力信号及び゛ロー″Ｑ３’出力を発生する。

飢ロー＃Ｑ３′信号はナンド・ゲート６３を介してＦＦ７７のＤ入力に”ハイ” 信号の供給を続ける。その結果、ＦＦ７７は実部分記憶動作中“ハイ”仮想ＡＤ ＳＷ’信号を発生する。

実部分記憶動作のサイクル１はＭＡＥが”ハイ″になったときに開始する。そし てナンド・ケ”　−）　５７から６０−”出力を発生させる。この“ロー”出力 はナンド・ダート６７を介してＦＦ６９のＤ入力に６ハイ”信号を供給する。

ＭＡＥがまだ６ハイ’ｏ間に、ＣＰＵ　３１はＰＳＴＯＲＥを鶴ハイ”にする。

このとき、Ｑｌ’　、　ＭＡＥが“ハイ”であるから、ナンド・ゲート５７は° ′ロー″出力を発生し、ナンド・ゲート６７を介してＦＦ６９のＤ入力に６ハイ ”信号を供給する。

ＭＡＥが“ロー”になったときに状態Ａは終シ、状態Ｃに入る。ＭＡＥが１０− ”になると同時に、サイクル１のＸＯ′クロックの立上シ端はＦＦ６９をクロッ クしてＱ２を“ハイ”にする。ＦＦ６９のＤ入力はこの直前“ハイ１であったの で、このときＱ２が“ハイ”になる。

１ハイ”のＰＳＴＯＲＥ及びＱｌ’信号と今“ハイ”になったＱ２信号はナンド ・グー）５５．５９から゛ロー”出力信号を発生させる。グー）５５．５９から の゛ロー”出力信号は夫々ナンド・ゲート６７．７１を介してＦＦ６９，７３の Ｄ入力に６ハイ”信号を供給する。

ＦＦ６９．７３はサイクル２のＸＯ′クロックの立上り端によってクロックされ 、Ｑｌを”ハイ”にし、Ｑ２を゛ハイ″のままに維持して状態Ｃを終了し状態り に入る。Ｑｌが“ハイ”になったときにＱｌ’は０ロー”になる。この“ロー” 信号Ｑｌ’はナンド・ダート５５．５７を介して゛ハイ”出力を発生し、ナンド ・ゲート６７を介してＦＦ６９のＤ入力に゛ロー”信号を供給する。゛ハイ”の Ｑ２　、　ＰＳＴＯＲＥ信号はナンド・ゲート５９から“ロー”出力信号を発生 し、ナンド・グー）７１を介してＦＦ７３のＤ−人力に゛ハイ″信号を供給する 。

ＦＦ６９．７３はサイクル３のＸＯ′クロックでクロックされ、Ｑ２を“ロー″ にし、Ｑｌを“ハイ”のままに維持して状態りからＥに進める。６０−”信号Ｑ ２．？１仏Ｅはすべてのナンド・ダート５５　、５７　。

５９．６１から゛ハイ”出力を発生させ、ナンド・グー）６７．７１を介してＦ Ｆ６９．７３のＤ入力に゛ロー″入力を供給する。

ＦＦ６９，７３はサイクル４のＸＯ′クロックの立上シ端でクロックされ、Ｑｌ を６０−”にし、Ｑｌを鴨ロー”のままに維持して、状態Ｅを終了させ、メモリ ー状態発生器４３の動作を状態Ａに戻す。ＣＰＵ　３１はサイクル４の終シでＰ ＳＴＯＲＥを゛ロー１にする。

第６図の回路と共に第１３図の波形を参照すると、ｐｖ’ｒ’信号（ＦＦ　７５ のＤ入力に対する）が“ロー”になったときに、仮想部分記憶動作のサイクル１ がスタートする。ＦＦ７５はサイクル１のＸＯ′　クロックの立上シ端によって クロックされ、ｐｖ’ｒ’はこの直前の時点では゛ロー”であったので、出力Ｑ ３を６０−”にする。同時に、ｐｖ’ｒ’信号は“ハイ”になる。Ｑｌ、Ｑ２信 号は”ロー”のままである。Ｑ３が“ロー”になったときに、状態ＡからＢに移 る。又、Ｑ３が１０−”になったときにＱ３’は６ハイ”になる。′ハイ”Ｑ３ ’信号はナンド・ゲート６３に供給される。しかし、このとき６０−”のＭＡＥ 信号がナンド・ゲート６３に供給されているので、ゲート６３はＦＦ７７のＤ入 力に餞ハイ”信号を供給している。

ＡＴＵ　３３が仮想アドレスを実アドレスに翻訳した後、サイクル２の開始にお いてＭＡＥを“ハイ”にする。

“ハイ”のＭＡＥ　、　Ｑ３’信号はナンド・ゲート６３からＦＦ７７のＤ入力 に”ロー”信号を出力させる。遅延回路７９で遅延されたサイクル２のＸＯクロ ックはＦＦ７７をクロックして“ロー″の仮想ＡＤＳＷ’信号を発生させる。こ の゛ロー″仮想ＡＤＳＷ′信号はナンド・ゲート６５から“ハイ”出力信号を発 生させる。ＭＡＥ。

Ｑ１′、ナンド・ゲート６５の出力はすべて“ノ・イ”信号であるから、ナンド ・グー）５７．６１は６０−”出力信号を発生する。ナンド・ゲート５７からの １０−″出力信号はナンド・ゲート６７を介してＦＦ６．９のＤ入力に“ハイ２ 信号を出力する。同時に、ナンド・ゲート６１からの”ロー′出力信号はナンド ・ゲート７１を介してＦＦ７３のＤ入力に″ハイ”信号を供給する。ＭＡＥが“ ハイ”ノ間にＣＰＵ　３１はＰＳＴＯＲＥを６ハイ”にする。

ＭＡＥが”ロー″になったときに、状態Ｂから状態Ｃに移る。ＭＡＥが１０−” になると同時に、サイクル２のＸＯ′クロックの立上多端はＦＦ６９，７３をク ロックしてＱｌ、Ｑ２を６ハイ”にする（ＦＦ６９．７３のＤ入力はこの直前に “ハイ”であった）。Ｑｌが“ハイ″になったときに、Ｑ１′は“ロー″になる 。

帆ロー”Ｑｌ’信号はナンド・ダート５５．５７から鵠ハイ”を出力させ、ナン ド・ゲート６７を介してＦＦ６９のＤ入力に“ロー″信号を供給する。“・９″ のＱ　２　、　ＰＳＴＯＲＥ信号はナンド・ゲート５９から“ロー”を出力させ 、ナンド・ダート７１を介してＦＦ７３のＤ入力に“ハイ″信号を供給させる。

ＦＦ６９，７３はサイクル３のＸＯ′クロックの立上多端でクロックされ、Ｑ２ を１０−１にし、Ｑｌを鴨ハイ１に維持して状態ＣからＤに移る。“ロー”のＱ 　２　、　ＭＡＥ信号はすべてのナンド・グー）５５　、５７　。

５９．６１から“ハイ”を出力させ、ナンド・ダート６７．７１を介してＦＦ６ ９．７３のＤ入力に対して鶴ロー”信号を供給する。

ＦＦ６９，７３はサイクル４のＸＯ′クロックの立上多端においてＱｌを“ロー ”にし、Ｑ２を６０−”のままにして、状態りを終らせ、メモリー状態発生器４ ３の動作を状態Ａに戻す。サイクル４の終シで、ＣＰＵ　３１はＰＳＴＯＲＥを “ロー”にする。

第７図のメモリー・タイミング制御子ニット４５を説明する。第８図乃至第１３ 図も、第７図のメモリー・タイミング制御ユニットの説明に使用する。

メモリー状態発生器４３（第６図）からの仮想ＡＤＳｖ／。

Ｑ　１　、　Ｑ　２　、　Ｑ　３　、　Ｑｌ’　、　Ｑ２’信号、クロック発生 器５１（第３図）からのＸ１クロツク、メモリー動作デコーダ３５（第１４Ａ図 ）からの信号ＦＳＴＯＲビ及びＣＰＵ３１（第３図）からの信号ＲＥＦ’　（周 期的リフレッシ：、）の選択的供給に応答して、メモリー・タイミング制御ユニ ット４５は選択的に出力制御信号を発生して、上記の６メモリ一動作の選ばれた １つの動作中メモリー出力制御ユニット３９の動作を制御する。信号ＲＥＦ’は ＣＰＵ　３１から周期的に出力され、ＤＲＡＭ　４７に記憶されているデータの 記憶を保持するようＤＲＡＭ　４７　（第３図）の全部の行をリフレッシュする ことができるようにする。そのようなりＲＡＭ　４７のリフレッシュは後に説明 する。

メモリー・タイミング制御ユニット４５から発生する出力制御信号はＲＡＳ’　 （行アドレス・ストローブ）。

ＲＥＦＲＥＳＨ’　、　ＡＤＳＷ’　（アドレス・ストローブ）　、　ＣＡＳ’ （列アドレス・ストローブ）　、　ＡＤＣＬＫ　（アドレス・クロック）及び館 （書込エネーブル）である。次に、いかにこれら制御ユニット４５の出力信号が ６メモリ一動作のために発生するかを説明する。

ＡＳ Ｑｌ　、Ｑ２はオア・ｆ−）　８１の入力に供給されて、Ｑｌ’かＱ２’のどち らかが“ロー１になったときはいつでも、ゲート８１から“ロー″のＲＥＧ、　 ＲＡＳ’信号を発生させることができる。信号Ｑ３はクロックＸ１によってクロ ックされるＤ型フリップ・フロップ８３のＤ入力に供給されて信号仮想ＲＡＳ’ を出力させる。ＲＥＧ。

ＲＡＳ’及び仮想ＲＡＳ’はオア・ゲート８５に供給され、信号ＲＥＧ、　ＲＡ Ｓ’及び仮想ＲＡＳ’のどちらかが６０−”になったときに、ダート８５から“ ロー”のＲＡＳ’信号を発生させることができる。

実メモリー動作中（実フェッチ、実全記憶、又は実部分記憶）、前述のようにＱ ３は“ハイ″である。故に、実メモリー動作中、仮想ＲＡＳ’は“ハイ″（イン アクティブ）であシ、６０−”のＲＥＧ、　ＲＡＳ’がオア・ダート８５から第 ８図、第１０図、第１２図に示すＲＡＳ’信号として出力される。仮想メモリー 動作（仮想フェッチ、仮想全記憶、又は仮想部分記憶）中、状態Ｂを通してＱ３ は“ロー”になる。故に、第９図、第１１図、第１３図に示すように、サイクル １のＸ１クロツクの立上多端と仮想メモリー動作のサイクル２との間の期間中、 “ロー″の仮想ＲＡＳ’がＦＦ８３から発生する。その結果、仮想メモリー動作 においては、第９図。

第１１図、第１３図に示すように、仮想ＲＡＳ’が“ロー”になったときとＲＥ Ｇ、　ＲＡＳ’が“ハイ”になったときとの間の期間中、ＲＡＳ’は“ロー”で ある。

ＲＥＦＲＥＳＨ’ ＦＦ８３からの信号仮想ＲＡＳ’とＣＰＵ　３１からのＲＥＦ’信号とはオア・ ゲート８７に入力され、その入力信号のどちらかが“ロー″のときはいつでも６ ０−″のＲＥＦＲＥＳＨ’信号を発生させる。実メモリー動作（Ｑ３が“ハイ″ ）中、ＣＰＵ　３１が“ロー″のＲＥＦ’信号（図に示していない）を周期的に 発生するときはいつでも、ＲＥＦＲＥＳ）ｒのみを６０−”にしてＤＲＡＭ　４ ７をリフレッシ−する。しかし、仮想メモリー動作中、゛ロー”の仮想ＲＡＳ’ か又は“ロー″のＲＥＦ’信号のどちらかがオア・ゲート８７から６０−”のＲ ＥＦＲＥＳＨ’信号を発生させる。

“ロー”の仮想ＲＡＳ’信号は前述のように第９図、第１１図、第１３図に示す 。

ＡＤＳＷ’ オア・ダート８１からの信号ＲＥＧ、　ＲＡＳ’は５ナノ秒タッグを持つ標準５ ０ナノ秒遅延線８９の入力に供給され、夫々その出力タップから信号ＲＥＧ、　 ＡＤＳＷ’及びＲＥＧ、　ＣＡＳ’を発生することができる。ＲＥＧ、　ＡＤＳ Ｗ’信号（遅延線８９の夕、ゾ２からの）と仮想ＡＤＳＷ’　（Ｆ　Ｆ７７（第 ６図）からの）とはオア・ゲート９１に供給され、ダート９１の入力の１つが“ ロー”のときけいつでも６０−″のＡＤＳＷ’信号を発生する。

実メモリー動作においては、第８図、第１０図、第１２図に示すように、仮想Ａ ＤＳＷが”ハイ”であるから、６０−’　ＡＤＳＷ’信号は遅延した”ロー”の ＲＡＳ’信号である。その結果、ＲＡＳ’はＲＥＧ、　ＲＡＳ’と同一である。

仮想メモリー動作においては、第９図、第１１図及び第１３図に示すように、仮 想ＡＤＳＷ’信号が“ロー″になったときとＲＥＧ、　ＡＤＳＷ’が”ハイ”に なったときとの間の期間中、オア・ゲート８１から“ロー”のＡＤＳＷ信号を発 生する。ＲＥＧ、　ＲＡＳ’の遅延したものであるから、ＲＥＧ、　ＡＤＳＷ’ はＲＥＧ、ＲＡＳ’が”ハイ”になった後約１０ナノ秒後に“ノ・イ”になる。

ＦＦ７７からの仮想ＡＤＳＷ’信号は遅延線８９と類似する遅延線９３（標準５ ０ナノ秒遅延）に供給され、その出力タップ２に仮想ＣＡＳ’信号を供給する。

遅延線９３からの仮想ＣＡＳ’信号と遅延線８９からのＲＥＧ、ＣＡＳ’信号は オア・ゲート９５に供給され、ゲート９５の入力のいずれか１つが６０−”のと きはいつでも６０−”のＣＡＳ’信号を発生させる。

実メモリー動作においては、仮想ＡＤＳＷ’が６ノ・イ”であるから、仮想ＣＡ Ｓ’はＭノ・イ”である。その結果、実メモリー動作では、第８図、第１０図、 第１２図に示すように、ＲＥＧ、　ＣＡＳ’　（遅延したＲＥＧ、　ＲＡＳ’　 ）が餞ロー”のときはいつでも、ＣＡＳ′は“ロー”である。

図に示すように、ＲＡＳ’はＲＥＧ、　ＲＡＳ’と同一である。仮想メモリー動 作では、第９図、第１１図、第１３図に示すように、仮想ＣＡＳ’が“ロー”の ときとＲＥＧ、　ＣＡＳ’が“ハイ”になったときとの間の期間中、オア・ゲー ト９５から“ロー”のＣＡＳ’信号を発生する。仮想ＣＡＳ’は仮想ＡＤＳＷ′ を遅延したものであるから、仮想ＣＡＳ’は仮想ＡＤＳＷ’が゛ロー″になった ときから約１０ナノ秒後に６０−”になる。ＲＥＧ、　ＣＡＳ’はＲＥＧ、　Ｒ ＡＳ’の遅延したものであるから、ＲＥＧ、　ＣＡＳ’はＲＥＧ、　ＲＡＳ’が ６ノ・イ″になったときから約２０ナノ秒後に゛ハイ”になる。仮想ＡＤＳＷ’ 及びＲＥＧ、　ＲＡＳ’波形は第９図、第１１図、第１３図に示す。

仮想ＡＤＳＷ’及びＲＥＧ、　ＲＡＳ’信号から発生した遅延信号はメモリー動 作を適切に行うために信号を安定させる必要がちる。

ＡＤＣＬＫ メモリー状態発生器４３（第６図）からの信号Ｑｌ。

Ｑ２はその出力がアンド・ゲート９９の第１の入力に接続されているノア・ゲー ト９７に供給される。クロックＸＯはアンド・ゲート９９の第２の入力に供給さ れる。ノア・ゲート９７は、信号Ｑｌ、Ｑ２が両方共情ロー”のときはいつでも “ノ・イ”信号を出力する。

故に、アンド・ダート９９は、Ｑｌ、Ｑ２が６０−２のときはいつでも、クロッ クＸＯのときに６ノ・イ１のＡＤＣＬＫを発生する。第８図、第１０図、第１２ 図にらるような波形を有する各実メモリー動作中、１つのＡＤＣＬＫのみを発生 するのに対し、第９図、第１１図。

第１３図に示すような波形を発生する各仮想メモリー動作中では２つのＡＤＣＬ Ｋを発生するということに注意Ｑ　２　、　ＦＳＴＯＲビはその出力がナンド・ ゲート１０３の１人力に供給されるナンド・ゲート１０１に出力される。Ｑｌ、 ＸＯがナンド・ダート１０３の他の入力に供給される。ナンド・ゲート１α３の 出力が１０−１のときはいつでも、信号Ｗが発生する。

Ｑ２か又はＦＳＴＯＲＥ’のどちらかが”ロー”のときにナンド・ダート１０１ の出力は６ハイ”になる。Ｑ１信号とナンド・ゲート１０１の出力が両方共６ハ イ″のときはいつでも、クロックＸＯが６ハイ”になったときに、ナンド・ゲー ト１０３は第１０〜第１３図に示すように、”ロー″Ｗ信号を出力する。

次に、第１４Ａ図及び第１４Ｂ図によジメモリー出力制御ユニット３９を説明す る。６４にバイトＤＲＡＭ４７（第３図、）は８ビツト・アドレス入力を持つが 、データをアクセスするためには８ビ、ト行及び８ビツト列アドレスを必要とす る。そのような要求から、パス・ラインＰＭＢＵＳ　３〜１８の１６ビツト・ア ドレスがアドレス・クロックＡＤＣＬＫによってラッチ回路５４にラッチされる 。特に、パス・ラインＰＭＢＵＳ　３〜１０はラッチ回路５４の８ビツト・ラッ チ１０５にラッチされる８ビツト行アドレスＲＡ３〜１０を含み、パス・ライン ＰＭＢＵＳ　１１〜１８はラッチ回路５４０８ピツト・ラッチ１０７にラッチさ れる８ビツト列アドレスＣＡｌ１〜１８を含む。

ラッチ１０５の出力における８ビツト行アドレスＲＡ３〜１０とラッチ１０７の 出力における８ビツト列アドレスＣＡＩＩ〜１８とは２：１マルチゾレクサ１０ ９に供給される。マルチプレクサ１０９は２つの従来型４ビット２：１マルチプ レクサ回路（ＳＮ７４ＬＳ１５７）から成る。アドレス・スイッチ信号ＡＤＳＷ ’に応答して、マルチプレクサ１０９はその８ビツト出力アドレスＡＤＩ〜８と して通過させるべき入力ＲＡ３〜１０及びＣＡＩＩ〜１８の１つを選択する。Ａ ＤＳＷが６ノ＼イ”のときにマルチプレクサ１０９はその出力アドレスＡＤ１〜 ８としてＲＡ３〜１０を選択する。逆に、ＡＤＳｒが６０−″のときには、マル チプレクサ１０９がその出力アドレスＡＤＩ〜８としてＣＡＩＩ〜１８を選択す る。

マルチプレクサ１０９からの出力アドレスＡＤＩ〜８はバッファ１１１に記憶さ れ、そこから出力され、メモリー又はＤＲＡＭアレイ４７の８メモリー・バンク （ＢＡＮＫ　１〜８）の各々に供給される。

パス・ラインＰＭＢＵＳ　１９〜２８のアドレス信号はＡＤＣＬＫによってラッ チ５３にラッチされるということを思いだそう。それら信号はアドレス信号１９ 〜２８としてラッチ５３から出力される。アドレス信号ＡＤ１９〜２１はデコー ダ１１３でデコードされて、８パンク選択信号ＢＡＮＫ　１’〜ＢＡＮＫ　８’ の１つを作動し、８つのメモリー・バンクのどれがアドレスされるべきかを決定 する。アドレス信号ＡＤ２２〜２４はデコーダ１１５でデコードされ８つのボー ド信号ＢＯＡＲ０１〜ＢＯＡＲＤ　８の１つを作動して、８つの印刷回路ゲート （図に示していない）のどれをアドレスするべきかを決定する。前述のアドレス 信号ＡＤ２５〜２８はメモリー動作デコーダ３５でデコードされ、全記憶が、部 分記憶か、リフレッシュ（ＲＥＦ’　）か、又はフェッチ動作を行うべきかを決 定する。

前述のように、各バンクは６４ＫＸ１ビツトを記憶する８パンクのＤＲＡＭアレ イ４７を持つ。ノーッヶージの点から、これら８つのバンクは８つの異なるボー ドの１つのみに実装される。この説明では、１が−ドのみが使用される。しかし 、異なるタイプのＤＲＡＭ　４７でも、必要に応じて追加することができる。

デコーダ１１３の出力ＢＡＮＫ　１’〜ＢＡＮＫ　１３’は夫々ゲート回路１１ ７．〜１１７８に供給される。各これらゲート回路１１７１〜１１７８は、又メ モリー・タイミング制御ユニット４５（第７図）からの信号ＲＥＦＲＥＳＩ（’ 　。

ＲＡＳ’　、　ＣＡＳ’　、謂を受信する。各ダート回路１１７　〜１１７８の 構造及び動作はダート回路１１７．〜１１７８の残シのものと同一である。故に 、ダート回路１１７１のみを説明する。

ＢＡＮＫ　１’信号はオア・ダート１１９の第１の入力と各アンド・グー）１２ １．１２３の第１の入力に供給される。オア・ゲート１１９の出力はアンド・ゲ ート１２５の第１の入力に供給される。ＲＥＦＲＥＳＨ’　はオア・ｆ−）１１ ９の第２の入力に供給される。信号ＣＡＳ’　。

館、　ＲＡＳ’は夫々アンド・グー）１２１，１２３゜１２５の第２の入力に供 給される。

ＢＡＮＫ　１’又はＲＥＦＲＥＳ）ｌ’が“ロー”のときはいつでも、オア・ゲ ート１１９はアンド・ゲート１２５の第１の入力に“ロー“信号を供給してメモ リー・アレイ４７のＢＡＮＫ　１にゲート１２５を介して“ロー”信号ＲＡＳ’ を供給する。ＢＡＮＫ　１’が“ロー″で６Ｄ、ＲＥＦＲＥＳＨ’が“ハイ”の ときに、“ロー”信号ＲＡＳ’はダート回路１１７１のゲート１２５のみを通過 してアドレスされるアレイ４７のＢＡＮＫ　１の行のみに行く。しかし、オア・ ゲート８７（第７図）から“ロー″ＲＥＦＲＥＳＨ’信号が出力されたときはい つでも、ダート回路１１７〜１１７８の各々のオア・ゲート１１９を介して各ｒ −）回路１１７、〜１１７８のアンド・ゲート１２５を可能化する。その結果、 ダート回路１１７〜１１７８の可能化されたゲート１２５を通して１０−２のＲ ＡＳ’信号が通シ、メモリー・アレイ４７のＢＡＮＫ　１〜８（使用されている ボードＢＯＡＲＤ　１〜８のすべての）のすべてのアドレスされた同じ行をリフ レッシュする。

その上、バンク選択信号ＢＡＮＫ　１’が６０−′になったときに、ダート回路 １１７．のみが“ロー″のＣＡＳ’信号を出力することができ、記憶動作中では 、アレイ４７の接続されているＢＡＮＫｌに対して６０−”の諸信号を供給する ことができる。これはＣＡＳ’がダート回路１１７１のみのゲート１２１のＢＡ ＮＫ　１でアンドされ、ばがダート回路１１７１のみのゲート１２３のＢＡＮＫ Ｉでアンドされるという事実のためである。

第１４図のメモリー出力制御ユニット３９の動作においては、バス・ラインＰＭ ＢＵＳ　３〜１８の１６ビツト・アドレスが実アドレスであっても仮想アドレス であっても差異はない。ドラム・アレイ４７は仮想アドレスを使用しない（後に 説明する）。前述のように、　ＲＡ３〜１０は実アドレスであるが、行アドレス ＲＡ３〜１０は実メモリー動作にも仮想メモリー動作にも使用される。しかし、 それが仮想メモリー動作であると、仮想列アドレスは使用されない。仮想アドレ ス動作では、仮想アドレスはサイクル１で仮想アドレスから実アドレスに翻訳さ れ、サイクル２の始めで実アドレスとして出力される。これと同時に、ＡＴＵ　 ３３からＭＡＥ信号を発生して、アドレス翻訳は終了し、第２のＡＤＣＬＫが発 生したということを表示する。第９図、第１１図、第１３図に示すこの第２のＡ ＤＣＬＫはそのとき、パス・ラインＰＭＢＵＳ　３〜１８の１６ビツト実アドレ スをラッチ回路５４にラッチする。

次に、実及び仮想メモリー動作を更に明らかにするためメモリー出力制御ユニッ ト３９の動作を説明する。

実メモリー動作 実アドレスがＡＤＣＬＫでラッチ回路５４にラッチされるときに、アドレス・ス イッチＡＤＳＷ’はインアクティブ（ハイ）である。その結果、行アドレスＲＡ ３〜１゜はマルチプレクサ１０９を介してバッフ７１１１に記憶され、入力アド レスＡＤＩ〜８として前述のように、ＤＲＡＭ　４７のＢＡＮＫ　１〜８の各々 に供給される。これはＤＲＡＭ　４７のアクセス・サイクルのＲＡＳアクセス部 をスタートする。ＲＡＳ’が“ロー”になったときに、アドレスＡＤＩ〜８（行 アドレスである）はＤＲＡＭ　４７にストローブされる。ＲＡＳ’が“ロー”（ アクティブ）になった後にＡＤＳＶ／は“ロー″（アクティブ）となシ、列アド レスＣＡｌ１〜１８がマルチプレクサ１０９を通過してＤＲＡＭ　４７への入力 アドレスＡＤＩ〜８としてバッファ１１１に入力する。信号ＣＡＳ’はアクティ ブとなってアドレスＡＤＩ〜８（今は列アドレス）をＤＲＡＭ　４７にストロー ブし、ＤＲＡＭ　４７のアクセス・サイクルのＣＡＳ’アクセス部を完成する。

そこで、データがＤＲＡＭ４７間でアクセスされ、希望する笑メモリー動作を実 仮想アドレスがＡＤＣＬＫでラッチ回路５４にラッチされていてもシステムは仮 想アドレスを使用しない。しかし、システムは、行アドレスＲＡ３〜１ｏがＡＴ Ｕ３３によるアドレス翻訳中変更されないので、仮想アドレスの行アドレスＲＡ ３〜１ｏ部を使用する。そのため、それは実行アドレスと同一である。仮想アド レスがラッチ回路５４にラッチされたときにはアドレス・スイッチＡＤＳＩはイ ンアクティブである。その結果、行アドレスＲＡ３〜１０はマルチプレクサ１０ ９を通過してバッファ１１１に行き、ＤＲＡＭアレイ４７の！３ＡＮＫ１〜８の 各々に対し入力アドレスＡＤＩ〜８として供給され、ＤＲＡＭ　４７のアクセス ・サイクルのＲＡＳアクセス部をスタートする。ＲＡＳ’が“ロー”になったと き、アドレスＡＤ１０８（行アドレスである）はＤＲＡＭ　４７にストローブさ れる。

ＡＴＵ　３３によるアドレス翻訳が完了したときに、その結果生じた実アドレス はサイクル２のスタートでＡＴＵ　３３から出力され、第９図、第１１図、第１ ３図に示すように、第２のＡＤＣＬＫによって、ラッチ回路５４にラッチされる 。ＡＤＣＬＫを発生すると同時に、ＡＤＳＶ／はアクティブ（ロー）となる。従 って、翻訳された列アドレスＣＡＩＩ〜１８はマルチプレクサ１０９を通過し、 ＤＲＡＭ　４７の各バンク１〜８に入力アドレスＡＤＩ〜８として入力され、Ｄ ＲＡＭ　４７のアクセス・サイクルのＣＡＳアクセス部を完了する。ＣＡＳ’信 号はＤＲＡＭ　４７にアドレスＡＤＩ〜８（今は列アドレスである）をストロー ブする。データがＤＲＡＭ　４７との間でアクセスされ、希望する仮想メモリー 動作を実行する。

この発明によるシステムはメモリー状態発生器を使用し、各種メモリー動作のた めに該当する動作状態シーケンスを発生して各種仮想メモリー動作のだめのサイ クル時間を節約することができる。

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Claims (7)

【特許請求の範囲】
1. １．処理手段（３１）と、前記処理手段（３１）に接続されたメモリー・バス（ ４１）と、前記メモリー・バス（４１）に接続されたアドレス翻訳手段（３３） と、アドレサブル・メモリー（４７）とを含むデータ処理システムであって、前 記処理手段（３１）は第１のサイクル中仮想メモリー動作のための第１の仮想ア ドレスを供給し、前記第１の仮想アドレスは第１の実アドレス部と第２の仮想ア ドレス部とを含み、前記処理手段（３１）は前記データ処理システムによって実 行されるべき複数の実メモリー動作及び仮想メモリー動作の希望する１の機能と して第１及び第２のプロセッサ信号を選択的に供給し、前記アドレス翻訳手段（ ３３）は前記第１のプロセッサ信号に応答して前記第２の仮想アドレスを第２及 び第３の実アドレス部に翻訳し、少くとも第２のサイクル中前記第２及び第３の 実アドレス部を前記メモリー・バス（４１）に送出するよう構成したデータ処理 システムであり、更に、前記データ処理システムは、前記メモリー・バス（４１ ）に接続され前記第３の実アドレス部を前記複数のメモリー動作のどの１つが前 記データ処理システムによって実行されるべきてあるかを決定するメモリー動作 信号に変換するデコード手段（３５）と、前記第１及び第２のプロセッサ信号及 び前記メモリー動作信号に選択的に応答して前記複数の実メモリー動作及び仮想 メモリー動作の希望する１つを実行するに必要なサイクルの数を決定する該当す る所定の状態信号群を選択的に発生するメモリー状態発生器（４３）と、前記状 態信号群に応答して制御信号群（ＲＡＳ′，ＣＡＳ′，ＡＤＳＷ′，ＡＤＳＷ′ ，ＷＥ′）を選択的に発生するメモリー・タイミング制御手段（４５）と、前記 メモリー・バス（４１）及び前記メモリー・タイミング制御手段（４５）からの 前記制御信号群に選択的に応答してメモリー制御信号及び前記第１及び第２の実 アドレス部を選択的に出力して前記複数の実メモリー動作及び仮想メモリー動作 を開始するようにしたメモリー出力制御手段（３９）と、前記アドレサブル・メ モリー（４７）及び前記メモリー・バス（４１）に接続されその間にアクセスさ れたデータを送信するようにした出力手段（３７）とを含み、前記アドレサブル ・メモリー（４７）は前記制御信号群及び前記第１及び第２の実アドレス部に選 択的に応答して前記制御信号群によって決定されたメモリー動作のサイクル時間 中希望するデータをアクセスするようにしたデータ処理システム。
2. ２．前記出力手段は双方向バッファ回路（３７）である請求の範囲１項記載のデ ータ処理システム。
3. ３．前記デコード手段（３５）は前記メモリー・バス（４１）に接続され前記第 ３の実アドレス部を選択的に記憶する記憶手段（５４）と、前記記憶手段（５４ ）に接続され前記第３の実アドレス部を前記メモリー動作信号に変換するデコー ダ（３５）とを含むことを特徴とする請求の範囲１項記載のデータ処理システム 。
4. ４．前記アドレサブル・メモリー（４７）は少くとも１バンクのアドレサブル・ メモリーを含み、実アドレスを通してアドレス可能なデータのページを記憶する ことができることを特徴とする請求の範囲３項記載のデータ処理システム。
5. ５．前記記憶手段（５４）に接続され、前記第３の実アドレス部の選ばれた部分 をアドレサブル・メモリー・バンク選択信号に変換する第２のデコーダ（１１３ ）を含むことを特徴とする請求の範囲４項記載のデータ処理システム。
6. ６．前記メモリー状態発生器（４３）は前記第１及び第２のプロセッサ信号と前 記メモリー動作信号と前記状態信号群とを含む入力信号群に応答して、第１の信 号と前記入力信号の機能として選択的に変化する１組のロジック信号とを発生す る第１のダート手段（５５〜６５）と、 前記１組のロジック信号に応答して第２及び第３の信号を発生するようにした第 ２のダート手段（６７，７１）と、 前記第１，第２及び第３の信号に選択的に応答して前記状態信号群を発生するよ うにした複数の出力回路（６９，７３，７７）とを含む請求の範囲１項記載のデ ータ処理システム。
7. ７．前記メモリー出力制御手段は第１のサイクル中前記メモリー・バス（４１） にある前記第１の実アドレス部を記憶する第１の手段（１０５）と、第２のサイ クル中、前記メモリー・バス（４１）にある前記第２の実アドレス部を記憶する 第２の手段（１０７）と、 前記第１及び第２の手段（１０５，１０７）に接続され、前記メモリー・タイミ ング制御手段からの第１の制御信号（ＡＤＳＷ′）の第１の状態に応答して、前 記第１の手段からの前記第１の実アドレスを前記アドレサブル・メモリーに送信 して前記第１のサイクル中にメモリー・アドレシングを開始し、前記第１の制御 信号（ＡＤＳＷ′）のその後の第２の状態に応答して、前記第２の手段（１０７ ）からの前記第２の実アドレスを前記アドレサブル・メモリー（４７）に送信し てメモリー・アドレシングを完了するようにしたマルチプレクサ手段（１０９） とを含む請求の範囲１項記載のデータ処理システム。