JPS63501451A - Transfer circuit and transfer method for coefficient transfer - Google Patents
Transfer circuit and transfer method for coefficient transferInfo
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- JPS63501451A JPS63501451A JP50343086A JP50343086A JPS63501451A JP S63501451 A JPS63501451 A JP S63501451A JP 50343086 A JP50343086 A JP 50343086A JP 50343086 A JP50343086 A JP 50343086A JP S63501451 A JPS63501451 A JP S63501451A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。 (57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】 係数転送用転送回路及び転送方法 本発明は請求の範囲の上位概念に記載された転送回路及び転送方法に関する。本 発明は有利には伝送素子に適用すれる。例えばコントロールパネルにはこの種の 伝送素子を設けて、この伝送素子の伝送特性が調整可能な係数により定められ得 るようにすることができる。係数の調整のためにコントロールパネルには操作器 が設けられており、この操作器によって操作素子が操作されて、係数の変化調整 が生ぜしめられる。所定の時点にて伝送素子の伝送特性を設定するためには、そ れぞれ係数セットが必要である。操作素子を操作して、ある操作状態から別の操 作状態へ移行する際、初めに伝送特性を規定していた係数セットは急激に、操作 素子の新しい操作状態に相応する係数セットに変化してはならない。過度に激し く、急激に伝送素子の伝送特性が変化すると、不都合なひずみが発生することと なるからである。このひずみの発生を防止すζために、伝送素子には短い間隔で 順次連続する係数セットが供給され、これら係数セットの各々によっては先行す る状態に対し、僅かな伝送特性の変化が生ぜしめられる。それにより伝送特性の ほぼ連続的な変化が生じて、その伝送特性は障害のない状態に保持される。[Detailed description of the invention] Transfer circuit and transfer method for coefficient transfer The present invention relates to a transfer circuit and a transfer method according to the general concept of the claims. Book The invention advantageously applies to transmission elements. For example, the control panel has this kind of A transmission element is provided, the transmission characteristics of which can be determined by adjustable coefficients. It can be made so that There is an operator on the control panel for adjusting the coefficients. is provided, and the operating element is operated by this operating device to adjust the change in the coefficient. is caused. In order to set the transmission characteristics of a transmission element at a given point in time, A set of coefficients is required for each. Move from one operating state to another by operating the operating elements. When transitioning to the operating state, the coefficient set that originally defined the transmission characteristics suddenly becomes The set of coefficients must not change to correspond to the new operating state of the element. excessively intense If the transmission characteristics of the transmission element suddenly change, undesirable distortion may occur. Because it will be. In order to prevent this distortion from occurring, the transmission elements should be placed at short intervals. Successive sets of coefficients are supplied, each of which This results in a slight change in the transmission characteristics relative to the state in which the As a result, the transmission characteristics A nearly continuous change occurs so that the transmission characteristics remain undisturbed.
伝送素子内にはチャネルプロセッサが配置されている。チャネルプロセッサはＲ ＡＭ （ランダムアクセス等 メモリ）、即ち蝿速呼出記憶装置から係数を読出す。A channel processor is arranged within the transmission element. Channel processor is R AM (Random access, etc.) 2. Read the coefficients from the memory (memory), i.e., the fast-retrieval storage device.
チャネルプロセッサが中断せずに動作できるようにするため、そのチャネルプロ セッサには２つの互いに同じＲＡＭ−領域が配属されている。それにより、これ らＲＡＭ−領域のうちの一方がチャネルプロセッサにより読み出されている間、 他方のＲＡＭ−領域には別のプロセッサにより、この別のプロセッサが操作素子 から受取った命令に応じて新しい係数がロードされ得る。１つのサイクル終了後 、２つのＲＡＭ−領域はそれぞれの役割を交換し、その結果常に一方はロードさ れ、他方はチャネルプロセッサにより読出される。以下このＲＡＭをメイン−Ｒ ＡＭと呼ぶ。To ensure that the channel processor can operate without interruption, Two mutually identical RAM areas are assigned to the processor. Thereby, this While one of the RAM areas is being read by the channel processor, In the other RAM area there is a separate processor that controls the operating elements. New coefficients may be loaded in response to instructions received from. After one cycle , the two RAM-areas swap their roles so that one is always loaded. and the other is read by the channel processor. Below, use this RAM as main-R It's called AM.
チャネルプロセッサの特性に基づき、チャネルプロセッサがその都度に必要とす る係数は、その都度のメイン−ＲＡＭ領域に連続するアドレスに基づいてファイ ルされるのではなく、そのＲＡＭ−領域内に分散して記憶される。そのため当該 転送にマイクロプロセッサを使用した場合、十分短い時間内では十分な数の係数 を別のプロセッサからチャネルプロセッサへ転送することができない。その種の マイクロプロセッサは係数をメイン−ＲＡＭへ正しく入力配列するのに過度の時 間を必要とすることとなる。いわゆるＤＭＡ−構成ユニット（直接メそリアクセ ス）というものがあり、そのＤＭＡ−構成ユニットによって、必要なデータ量を 必要とされる時間内で伝送することができるが、それは伝送されるべきデータが 連続したアドレスを有する場合のみ可能となる。Based on the channel processor characteristics, the channel processor The coefficients are stored in the main RAM area based on consecutive addresses. Rather than being stored in a single file, the data is stored in a distributed manner within its RAM area. Therefore, the relevant If a microprocessor is used for the transfer, a sufficient number of coefficients can be generated in a sufficiently short time. cannot be transferred from another processor to a channel processor. that kind of The microprocessor takes an excessive amount of time to properly input the coefficients into the main RAM. This will require some time. So-called DMA-building units (direct access The required amount of data can be handled by the DMA configuration unit. can be transmitted within the required time, but only if the data to be transmitted is This is possible only if the addresses are consecutive.
本発明の課題は既述の問題点にもかかわらず、短時間内で、十分に多数の係数を チャネルプロセッサへ転送可能ゑすることである。Despite the problems mentioned above, the problem of the present invention is to obtain a sufficiently large number of coefficients within a short period of time. The purpose is to enable transfer to the channel processor.
上述の課題は請求の範囲の特徴部分に記載の転送回路、並びに転送方法によって 解決される。本発明による転送回路並びに転送方法は直接メモリアクセス−回路 のように作用する。The above problem can be solved by the transfer circuit and transfer method described in the characteristic part of the claims. resolved. The transfer circuit and transfer method according to the present invention is a direct memory access circuit. It acts like.
図面を用いて上記を詳細に説明する。図示されていない操作素子により制御され るプロセッサＰは係数セットをメイン−ＲＡＭ ＲＡまたはＲＢに交互に書込む 。The above will be explained in detail using the drawings. Controlled by operating elements not shown Processor P writes coefficient sets to main RAM RA or RB alternately. .
そのメイン−ＲＡＭのメモリ内容が伝送素子ＵのチャネルプロセッサＫＰにより 逆方向で交互にアクセスされる。要するにチャネルプロセッサＫＰが係数セット をメイン−ＲＡＭ ＲＡから受取っている間、メイン−ＲＡＭ ＲＢは、切換器 Ｓ２を有するデーターバスＤＢを介し、また切換器Ｓ１を有するアドレス−バス ＡＢを介して、結局プロセッサＰからの転送回路を介して転送される係数を受取 る。転送回路は切換器Ｓｌ、Ｓ２の他に、所属の切換器３３．Ｓ４．Ｓ６を具備 するアドレス−ＲＡＭ ＡＲおよびデーターＲＡＭ ＤＲと〜アドレス発生器Ａ Ｇからのアドレス−バスＡＢ中に設けられた切換器Ｓ５とを有する。なお、前記 切換器Ｓ３ 、 Ｓ４、Ｓ６らはプロセッサＰからのデーターバスおよびアドレ ス−バス中に設けられている。The memory contents of the main RAM are processed by the channel processor KP of the transmission element U. Accessed alternately in the opposite direction. In short, the channel processor KP sets the coefficients. While receiving from main RAM RA, main RAM RB receives via the data bus DB with S2 and the address bus with switch S1 receives the coefficients that are eventually transferred via the transfer circuit from processor P via AB. Ru. In addition to the switches Sl and S2, the transfer circuit also includes an associated switch 33. S4. Equipped with S6 Address-RAM AR and data RAM DR and address generator A address from G--switcher S5 provided in the bus AB. In addition, the above Switches S3, S4, and S6 connect the data bus and address from processor P. It is located inside the bus.
転送回路は方向りのデータの流れを転送サイクル内の２つの過程で処理する。The transfer circuit processes the directional data flow in two steps within the transfer cycle.
第１過程： まずアドレス−ＲＡＭ ＡＲとデーターＲＡＭ ＤＲはプロセッサＰによりロー ドされる。その際、切換器Ｓ３、Ｓ４．Ｓ６は閉じており、Ｓｓ、Ｓ７．Ｓｓは 開いている。First process: First, address-RAM AR and data RAM DR are loaded by processor P. is coded. At that time, the switches S3, S4. S6 is closed, Ss, S7. Ss is is open.
このフェーズ（期間）は時間的にはクリティカルでない。This phase (period) is not time-critical.
第２過程： 第２過程では、切換器８３〜Ｓ８はそれぞれの切換状態が替わりプロセッサＰは アドレス−バスＡＳおよびデーターバスＤＢから切離される。アドレス−ＲＡＭ ＡＲとデーターＲＡＭ ＯＲのメモリ内容を読出すために、切換器Ｓ５を介して アドレス発生器ＡＧから連続したアドレスが送出される。Second process: In the second process, the switching states of the switching devices 83 to S8 are changed, and the processor P is It is separated from the address bus AS and the data bus DB. Address-RAM To read the memory contents of AR and data RAM OR, through switch S5. Consecutive addresses are sent out from the address generator AG.
第１部分過程では、データーＲＡＭ ＤＲのメモリ内容の第１の部分がＳｌと８ ２が図示されている切換位置にある時、メイン−ＲＡＭ Ｒｅに書込まれる。ア ドレス−ＲＡＭ ＡＲのメモリ内容はメイン−ＲＡＭ ＲＢのメモリセルをアド レッシングするのに用いられる。In the first partial process, the first part of the memory contents of the data RAM DR is transferred to Sl and 8 2 is in the switching position shown, it is written to the main-RAM Re. a The memory contents of address-RAM AR address the memory cells of main-RAM RB. Used for dressing.
第２部分過程では、切換器Ｓ１と８２の切換状態が替わり、アドレス−ＲＡＭ ＡＲとデーターＲＡＭ ＤＲのメモリ内容のさらに別の部分が、チャネルプロセ ッサＫＰにより係数がメイン−ＲＡＭ ＲＢから取出されている期間に、メイン −ＲＡＭ ＲＡへ新たにロードされる。In the second partial process, the switching states of the switches S1 and 82 change, and the address-RAM AR and Data RAM A further portion of the DR memory contents is used by channel processors. During the period when the coefficients are taken out from the main RAM RB by the processor KP, the main -RAM: Newly loaded into RA.
逆方向に書込みおよび読出しを行なうメイン−ＲＡＭＲＡとメイン−ＲＡＭ Ｒ Ｂとの切換は、データーＲＡＭＤＲの全データ内容の転送終了まで繰返される。Main-RAMRA and main-RAMR that write and read in opposite directions The switching with B is repeated until the transfer of all data contents of the data RAMDR is completed.
全データ内容のそのような転送中、アドレス発生器ＡＧは、アドレス−ＲＡＭ ＡＲとデーターＲＡＭ ＤＲのロードの際に行なったのと同じように連続してア ドレスを発生する。During such transfer of the entire data content, the address generator AG AR and data RAM are accessed continuously in the same way as when loading DR. Raise the dress.
実際にアドレス−ＲＡＭ ＡＲとデーターＲＡＭ ＤＲにロードされる内容につ いてはこれまで述べなかった。Regarding the contents actually loaded into address-RAM AR and data RAM DR. I haven't mentioned it until now.
それについては第２図を参照して説明する。This will be explained with reference to FIG.
アドレス−ＲＡＭ ＡＲとデーターＲＡＭ ＤＲは有利には互いに同一のアドレ ス−ＲＡＭ−７ドレス若しくはデーターＲＡＭ−アドレス（第１欄ないし第３欄 ）を受取る。いずれにしろそれぞれ互いに連続する０゜１、・・・ｎ−１、ｎ＋ ｎ＋１ ・・・等のアドレスである。このアドレスに基づいて、アドレス−ＲＡ Ｍ ＡＲには次のようなアドレスが記憶される、即ち当該アドレスに基づいてメ イン−ＲＡＭ ＲＡ若しくはＲＢ中に個々の係数の記憶を行おうとするアドレス が記憶される。例えば、第１の係数セラ）Ｉに対するＲＡＭ−ＲＡ−アドレス若 しくはＲＡＭ−Ｒｅ−アドレスは、アドレス−ＲＡＭのアドレス０，１．・・・ ｎ−１に基づいてアドレス−ＲＡＭに記憶される。この第１の係数セラ）Ｉは係 数１／工。Address RAM AR and data RAM DR are preferably at the same address. S-RAM-7 address or data RAM-address (1st column to 3rd column) ) will be received. In any case, each successive 0°1,...n-1, n+ This is an address such as n+1.... Based on this address, address-RA The following addresses are stored in the MAR. In-RAM Address where individual coefficients are to be stored in RA or RB is memorized. For example, the RAM-RA-address value for the first coefficient cella) I Alternatively, the RAM-Re-address is the address 0, 1 . ... address-RAM based on n-1. This first coefficient Number 1/man.
２／工、・・・ｎ／Ｉから成る。これらの係数はプロセッサＰＶｃよりアドレス −ＲＡＭのロード過程と並列的にデーターＲＡＭ ＤＲのメモリセルに、これも 同様にアドレス０，１．・・・ｎ−１に基づいて記憶される。Consisting of 2/engine,...n/I. These coefficients are given by address from processor PVc. -In parallel with the RAM loading process, this is also applied to the data RAM DR memory cells. Similarly, addresses 0, 1. ...is stored based on n-1.
同様にして第２係数セツト■、さらに次の係数セットがそれぞれに付属するアド レスで記憶される。In the same way, the second coefficient set ■ and the next coefficient set are added to the addresses attached to each set. It will be remembered in response.
転送回路ＡＲ，ＤＲ等を介して上述の様にして、係数をメイン−ＲＡＭ ＲＡ若 しくはＲＢへ、チャネルプロセッサＫＰの動作に必要とされるような不連続アド レスに基づいて記憶、し得ることが達成された。しかもなお十分に多数の係数を 、所要の短時間内でプロセッサＰからチャネルプロセッサＫＰへ転送することが 可能である。The coefficients are transferred from main to RAM RA through transfer circuits AR, DR, etc. as described above. or to the RB, such discontinuous addresses as required for the operation of the channel processor KP. Memorization based on responses, what can be accomplished has been achieved. Moreover, a sufficiently large number of coefficients , can be transferred from processor P to channel processor KP within the required short time. It is possible.
アドレス−ＲＡＭ ＡＲとデーターＲＡＭ ＤＲの読出しのため、アドレス発生 器ＡＧが記憶の際と同数のアドレス−ＲＡＭ −アドレス若しくはデーターＲＡ Ｍ −アドレスを発生するためｋは、切換器Ｓ５の閉成前、即ちアドレス−ＲＡ ＭとデーターＲＡＭの読出しの開始前に、係数セット毎の係数の個数がプロセッ サＰからアドレス発生器ＡＧに伝送されることが必要である。Address generation for reading address-RAM AR and data RAM DR The same number of addresses -RAM -address or data RA as when the device AG is stored In order to generate the M-address, k is generated before the switching switch S5 is closed, that is, the address-RA Before reading M and data RAM, the number of coefficients for each coefficient set is determined by the processor. need to be transmitted from the server P to the address generator AG.
更にその都度の新しい係数−ロードサイクルが適正な。Furthermore, each new coefficient-load cycle is appropriate.
タイミングで開始され得るように、アドレス発生器ＡＧは、メイン−ＲＡＭ Ｒ Ａからメイン−ＲＡＭ ＲＢへの切換時点およびその反対の切換時点に関する、 チャネルプロセッサにＰからの（ここには図示していない〕情報を必要とする。The address generator AG is connected to the main RAM R so that it can be started at any time. Regarding the switching point from A to main-RAM RB and the opposite switching point, The channel processor requires information (not shown here) from P.
補正書の翻訳文提出書（特許法第１８４条の８）昭和６２年８月２５日 特許庁長官 小 川 邦 夫 殿 １、国際出願番号 ｒ〆一 ／、、５〆３゜ＰＣＴ／ＤＥ ８６１００２４０ ２、発明の名称 係数転送用転送回路及び転送方法 ３、特許出願人 名称 アー エヌ チー ナツハリヒテンテヒニーク ゲゼルシャフト ミツト ベシュレンクテル ハフラング５、補正書の提出年月日 昭和６２年５月１２日 請 求 の 範 囲 ■、 プロセッサ、例えば操作素子によって制御されるプロセッサ（Ｐ）から、 チャネルプロセッサ、例えば伝送素子（Ｕ）に設けられたチャネルプロセッサ（ ＫＰ）へ係数を転送するための転送回路であって、前記チャネルプロセッサ（Ｋ Ｐ ）は２つのメイン−ＲＡＭ、またはメイン−ＲＡＭ−領域（ＲＡ、ＲＢ） を有し、該２つのメイン−ＲＡＭ、またはメイン−ＲＡＭ−領域（ＲＡ、ＲＢ） はここに交互に係数の書込みが可能であり、またそれにひき続いて係数の読出し のためにその都度逆方向に交互にチャネルプロセッサ（ＫＰ）と接続可能である 係数転送用転送回路において、 ａ、当該転送回路は２つの付加的ＲＡ Ｍ若しくはＲＡＭ−領域、即ちアドレス −ＲＡＭ （ＡＲ）とデーターＲＡＭ （ＤＲ）とを有し、該アドレス−ＲＡＭ （ＡＲ）とデーターＲＡＭ （ＤＲ）は転送サイクルにて反復して、その都度ま ず書込みフェーズ（期間）中ロード可能であり、複数の読出しフェーズ（期間） 中続出し可能であり、 ｂ、付加的ＲＡＭ若しくはＲＡＭ−領域（ＡＲ，ＤＲ）は、転送サイクルの書込 みフェーズ（期間）中はプロセッサ（Ｐ）のアドレス−バス−出力側（ＡＢ）と 、また読出しフェーズ（期間）中はアドレス発生器（ＡＧ）と接続可能であり、 Ｃ１アドレス−ＲＡＭ （ＡＲ）とデーターＲＡＭ（ＤＲ）のデーターバス−入 力端（ＤＢ）は、書込みフェーズ（期間）中はプロセッサ（Ｐ）のデーターバス −出力側（ＤＢ）と接続可能であり、その際アドレス−ＲＡＭ （ＡＲ）はメイ ン−ＲＡＭ−アドレスを、またデーターＲＡＭ （ＤＲ）は所属の係数をそれぞ れデータとして受取るように接続可能でありｄ、転送回路（ＡＲ，ＤＲ，５ｌ− ＳＳ）の制御構成により、１つの転送サイクルの順次連続する読出しフェーズ（ 期間）中その都度、即ち転送サイクル中、交互に動作するメイン−ＲＡＭ若しく はメイン−ＲＡＭ−領域のいずれか一方（ＲＡ、ＲＢ）から係数が伝送素子（Ｕ 、ＫＰ）へ読出されるフェーズ内ではその都度、プロセッサ（Ｐ）は転送回路か ら切離され、アドレス発生器（ＡＧ）から連続するアドレス （０，１・・・・ ・・ｎ−１）がアドレス−ＲＡＭ（ＡＲ）とデーターＲＡＭ （ＤＲ）へ送出さ れ、該アドレス−ＲＡＭ （ＡＲ）とデーターＲＡＭ （ＤＲ）の若しくはメイ ン−ＲＡＭ−領域（ＲＢ、ＲＡ）中に書込まれるように装置構成され、その際ア ドレス−ＲＡＭ（ＡＲ）に記憶されているデータは現在、係数が書込まれている メイン−ＲＡＭ若しくはメイン−ＲＡＭ−領域（ＲＢ、ＲＡ）のアドレッシング に用いられるように構成したことを特徴とする係数転送用転送回路。Submission of translation of written amendment (Article 184-8 of the Patent Law) August 25, 1986 Mr. Kunio Kogawa, Commissioner of the Patent Office 1. International application number r〆1 /,,5〆3゜PCT/DE 86100240 2. Name of the invention Transfer circuit and transfer method for coefficient transfer 3. Patent applicant Name: NCH Natsuharichtentechnik Gesellschaft Mituto Beschrenchtel Hafrang 5, date of submission of amendment May 12, 1986 The scope of the claims ■ From a processor, for example a processor (P) controlled by an operating element, A channel processor, for example, a channel processor ( a transfer circuit for transferring coefficients to the channel processor (KP); P) are two main-RAMs or main-RAM-areas (RA, RB) and the two main RAMs or main RAM areas (RA, RB) It is possible to write coefficients here alternately, and subsequently read them. can be connected to the channel processor (KP) alternately in the opposite direction each time for In the transfer circuit for coefficient transfer, a. The transfer circuit has two additional RAM or RAM areas, i.e. address -RAM (AR) and data RAM (DR), and the address -RAM (AR) and data RAM (DR) are repeatedly transferred in the transfer cycle, each time. Can be loaded during multiple write phases (periods) and multiple read phases (periods) It is possible to continue in the middle, b. Additional RAM or RAM-areas (AR, DR) for write transfer cycles During the reading phase (period), the address-bus-output side (AB) of the processor (P) , and can be connected to the address generator (AG) during the read phase (period), C1 address-RAM (AR) and data bus-input of data RAM (DR) The power end (DB) is the data bus of the processor (P) during the write phase. - Can be connected to the output side (DB), in which case the address -RAM (AR) is the main - RAM - address, and data RAM (DR) the coefficient to which it belongs. The transfer circuit (AR, DR, 5l- The control structure of SS) allows the sequential readout phases (SS) of one transfer cycle to be period), that is, during the transfer cycle, the main RAM or is the coefficient from either one of the main RAM areas (RA, RB) to the transmission element , KP), the processor (P) is a transfer circuit or The continuous addresses (0, 1...) are separated from the address generator (AG). ...n-1) is sent to address-RAM (AR) and data RAM (DR) and the address of RAM (AR) and data RAM (DR) or The device is configured so that data is written into the RAM area (RB, RA); The data stored in Address-RAM (AR) is currently written with coefficients. Addressing main-RAM or main-RAM area (RB, RA) A transfer circuit for coefficient transfer, characterized in that it is configured to be used for.
２、 プロセッサ、例えば操作素子によって制御されるプロセッサ（Ｐ）から、 チャネルプロセッサ、例えば伝送素子（Ｕ）に設けられたチャネルプロセッサ（ ＫＰ）へ係数を転送するための転送方法であって、２つのメイン−ＲＡＭまたは メイン−ＲＡＭ−領域（ＲＡ、ＲＢ）へ交互に係数が書込まれ、該係数はそれに ひき続いて逆方向で交互にチャネルプロセッサ（ＫＰ）へ読出されるようにした 係数転送用転送方法において、 ａ、２つの付加的ＲＡＭ若しくはＲＡＭ−領域、即ちアドレス−ＲＡＭ（ＡＲ） とデーターＲＡＭ（ＤＲ）を転送サイクル内では反復して、その都度まず書込み フェーズ（期間）中ロードし、複数の読出しフェーズ（期間）中読出すようにし 、そのために、付加的ＲＡＭ若しくはＲＡＭ−領域（ＡＲ，ＤＲ）のアドレス− バス−入力端（ＡＢ）に、書込みフェーズ（期間）中はプロセッサ（Ｐ）のアド レス−バス−出力側（ＡＢ）から、また読出しフェーズ（期間）中はアドレス発 生器（ＡＧ）からアドレスを供給し、 ｂ６ アドレス−ＲＡＭ ＣＡＲ）とデーターＲＡＭ （ＤＲ）のデータ・バス 入力側（ＤＢ）に書込みフェーズ （明細書第１頁第１行〜１６行を次のとおり訂正する）明 細 書 係数転送用転送回路及び転送方法 本発明は請求の範囲の上位概念に記載された転送回路及び転送方法に関する。2. From a processor, for example a processor (P) controlled by an operating element, A channel processor, for example, a channel processor ( A transfer method for transferring coefficients to a KP) comprising two main RAM or Coefficients are written alternately to the main RAM area (RA, RB), and the coefficients are Subsequently, they are read out alternately to the channel processor (KP) in the opposite direction. In the transfer method for coefficient transfer, a. Two additional RAMs or RAM-areas, namely Address-RAM (AR) and data RAM (DR) repeatedly within the transfer cycle, and each time the data is written first. Load during a phase and read during multiple read phases. , for which the address of the additional RAM or RAM-area (AR, DR)- Bus - At the input end (AB), during the write phase, the address of the processor (P) is from the address-bus-output side (AB) and during the read phase (period). Supply the address from the generator (AG), b6 Address-RAM CAR) and data RAM (DR) data bus Write phase to input side (DB) (Page 1, lines 1 to 16 of the specification are corrected as follows) Specification Transfer circuit and transfer method for coefficient transfer The present invention relates to a transfer circuit and a transfer method according to the general concept of the claims.
ＣＢ−Ａ−２第１０２６０３号（英国特許公報）の第２図に伝送装置が記載され ている。この装置では、入力データ （ｌＯ）がＲＡＭ（２２）に記憶された係 数に依存して出力データ （２０）に変換される。A transmission device is described in Figure 2 of CB-A-2 No. 102603 (British Patent Publication). ing. In this device, the input data (lO) is stored in the RAM (22). It is converted into output data (20) depending on the number.
この係数を伝送中も可変できるために、ＲＡＭは２つの領域（２２ｘと２２ｙ１ 第３図）に分割され、第１の領域は伝送に用いられ、一方向時に第２の領域に新 しい係数がロードされる （第２頁、第１１１行〜第！１５行）。この従来技術 は、実質的に請求の範囲第１項及び第２項の上位概念に記載の回路及び方法に相 応する。Since this coefficient can be varied during transmission, the RAM is divided into two areas (22x and 22y1). (Fig. 3), the first area is used for transmission, and the second area is used for one-way transmission. The new coefficients are loaded (page 2, lines 111 to !15). This conventional technology is substantially compatible with the circuit and method described in the generic concepts of claims 1 and 2. respond.
本発明は有利には伝送素子に適用される。例えばコントロールパネルにはこの種 の伝送素子を設けて、この伝送素子の伝送特性が調整可能な係数により定められ 得るようにすることができる。係数の調整のためにコントロールパネルには操作 器が設けられており、この操作器によって操作素子が操作されて、係数の変化調 整が生ぜしめられる。所定の時点にて伝送素子の伝送特性を設定するためには、 それぞれ係数セットが必要である。操作素子を操作して、ある操作状態から別の 操作状態へ移行する際、初めに伝送特性を規定していた係数セットは急激に、操 作素子の新しい操作状態に相応する係数セットに変化してはならない。The invention is advantageously applied to transmission elements. For example, the control panel has this kind of A transmission element is provided, and the transmission characteristics of this transmission element are determined by adjustable coefficients. You can try to get it. The control panel has operations for adjusting the coefficients. A control device is provided, and the control device is operated by this control device to adjust the coefficient change. Adjustment is brought about. To set the transmission characteristics of the transmission element at a given point in time, Each requires a set of coefficients. Operate the operating elements to change from one operating state to another. When transitioning to the operating state, the coefficient set that originally defined the transmission characteristics suddenly changes to the operating state. The set of coefficients must not change to correspond to the new operating state of the operating element.
（明細書第２頁第２２行〜第４頁第１行を次のとおり訂正する） いわゆるＤ Ｍ Ａ−構成ユニット （直接メモリアクセス）というものがあり 、そのＤＭＡ−構成ユニットによって、必要なデータ量を必要とされる時間内で 伝送することができるが、それは伝送されるべきデータが連続したアドレスを有 する場合のみ可能となる。(Page 2, line 22 to page 4, line 1 of the specification are corrected as follows) There is a so-called DMA-configuration unit (direct memory access). , its DMA-configuration unit allows the required amount of data to be generated within the required time. transmission is possible, but only if the data to be transmitted has consecutive addresses. This is possible only if
本発明の課題は既述の問題点にもかかわらず、短時間内で、十分に多数の係数を チャネルプロセッサへ転送可能とすることである。Despite the problems mentioned above, the problem of the present invention is to obtain a sufficiently large number of coefficients within a short period of time. The purpose is to enable transfer to the channel processor.
上述の課題は請求の範囲の特徴部分に記載の転送回路、並びに転送方法によって 解決される。本発明による転送回路並びに転送方法は直接メモリアクセス−回路 のように作用する。The above problem can be solved by the transfer circuit and transfer method described in the characteristic part of the claims. resolved. The transfer circuit and transfer method according to the present invention is a direct memory access circuit. It acts like.
図面を用いて上記を詳細に説明する。The above will be explained in detail using the drawings.
第１図は本発明による転送回路の実施例を示し、第２図は、転送方法を実行する 際、何が転送回路のアドレス−ＲＡＭとデーターＲＡＭにロードされるのかを説 明する表である。FIG. 1 shows an embodiment of a transfer circuit according to the invention, and FIG. 2 shows an implementation of the transfer method. Explain what is loaded into the address-RAM and data-RAM of the transfer circuit. This is a table that explains
図示されていない操作素子により制御されるプロセッサＰは係数セットをメイン −ＲＡＭ ＲＡまたはＲＢに交互に書込む。そのメイン−ＲＡＭのメモリ内容が 伝送素子ＵのチャネルプロセッサＫＰにより逆方向で交互にアクセスされる。要 するにチャネルプロセッサＫＰが係数セットをメイン−ＲＡＭ ＲＡから受取っ ている間、メイン−ＲＡＭ ＲＢは、切換器Ｓ２を有するデーターバスＤＢを介 し、また切換器Ｓｌを有するアドレス−バスＡＢを介して、結局プロセッサＰか らの転送回路を介して転送される係数を受取る。転送回路は切換器Ｓ １ 、Ｓ ２の他に、所属の切換器Ｓ３゜Ｓ４．Ｓ６を具備するアドレス−ＲＡＭ ＡＲ およびデーターＲＡＭ ＤＲと、アドレス発生器ＡＧからのアドレス−バスＡＢ 中に設けられた切換器Ｓ５とを有する。なお、前記切換器Ｓ３．Ｓ４．Ｓ６らは プロセッサＰからのデーターバスおよびアドレス−バス中に設けられている。A processor P controlled by an operating element (not shown) mainly controls coefficient sets. -Write alternately to RAM RA or RB. The main RAM memory contents are It is accessed alternately in the opposite direction by the channel processor KP of the transmission element U. Essential Then, the channel processor KP receives the coefficient set from the main RAM RA. During this time, the main RAM RB is connected via the data bus DB having a switch S2. However, via the address bus AB, which also has a switch Sl, the and receives the coefficients transferred via the transfer circuits. Transfer circuit is switch S1, S In addition to 2, the associated switch S3゜S4. Address-RAM AR with S6 and data RAM DR and address bus AB from address generator AG. It has a switch S5 provided therein. Note that the switch S3. S4. S6 et al. A data bus and an address bus from processor P are provided.
国際調査報告 ＡＮＮＥＸ Ｔｏ ＴＦＥ ＩＮＴＥＲＮＡＴＩＯＮＡＥ、５ＥＡＲＣＨＲＥＰ ＣＲＴ ＯＮinternational search report ANNEX To TFE INTERNATIONAE, 5EARCHREP CRT ON
Claims (2)
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Family Applications (1)
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