JPS6348095A - 時間スイツチｌｓｉ - Google Patents
時間スイツチｌｓｉInfo
- Publication number
- JPS6348095A JPS6348095A JP19135286A JP19135286A JPS6348095A JP S6348095 A JPS6348095 A JP S6348095A JP 19135286 A JP19135286 A JP 19135286A JP 19135286 A JP19135286 A JP 19135286A JP S6348095 A JPS6348095 A JP S6348095A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bit
- time switch
- idle channel
- idle
- Prior art date
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- Granted
Links
- 238000004891 communication Methods 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 5
- 230000006870 function Effects 0.000 claims description 3
- 230000002093 peripheral effect Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 101100075512 Oryza sativa subsp. japonica LSI2 gene Proteins 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
Landscapes
- Use Of Switch Circuits For Exchanges And Methods Of Control Of Multiplex Exchanges (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は時間スイッチＬＳＩの構成方式に関し、特に時
分割交換システムに使用される時間スイッチＬＳＩにお
いてアイドルチャネルパターンを挿入する時間スイッチ
ＬＳＩの構成方式に関する。
分割交換システムに使用される時間スイッチＬＳＩにお
いてアイドルチャネルパターンを挿入する時間スイッチ
ＬＳＩの構成方式に関する。
時間スイッチは通話路が空きの状態にあるときにはその
タイムスロットに対してアイドルチャネルパターンを送
出する。
タイムスロットに対してアイドルチャネルパターンを送
出する。
第２図は従来の時間スイッチの構成の一例を示すブロッ
ク図である。同図に示すようにＲＡＭの通話路メモリ（
以下ＳＰＭ）２０の入力側にインサータ（以下ｌＮ５）
２１を置き、Ｓ ＰＭ ２０＋７）通話路メモリ入力ハ
イウェイ（以下５ＰＩ）の特定タイムスロットへアイド
ルチャネルパターンを挿入し、これを時間スイッチの出
側で任意の空きタイムスロットへ接続するように制御す
る構成が一般的であった。
ク図である。同図に示すようにＲＡＭの通話路メモリ（
以下ＳＰＭ）２０の入力側にインサータ（以下ｌＮ５）
２１を置き、Ｓ ＰＭ ２０＋７）通話路メモリ入力ハ
イウェイ（以下５ＰＩ）の特定タイムスロットへアイド
ルチャネルパターンを挿入し、これを時間スイッチの出
側で任意の空きタイムスロットへ接続するように制御す
る構成が一般的であった。
上述した従来方式では、ｌＮ５２１の存在によって、通
話路の多重度が見かけ上液るという第１の問題点があり
、また、アイドルチャネルパターン発生回路はハードウ
ェア的な論理回路により構成されているので、アイドル
チャネルパターンの変更が容易ではないという第２の問
題点があった。
話路の多重度が見かけ上液るという第１の問題点があり
、また、アイドルチャネルパターン発生回路はハードウ
ェア的な論理回路により構成されているので、アイドル
チャネルパターンの変更が容易ではないという第２の問
題点があった。
本発明の時間スイッチＬＳＩの構成方式は、通話路が空
きの時に該通話路に挿入するアイドルチャネルパターン
を格納するための前記時間スイッチＬＳＩ外部からプロ
グラム可能な不揮発性メモリと、該不揮発性メモリから
読み出したアイドルチャネルパターンを時間スイッチ制
御メモリに予め書き込まれている通話路の空塞表示デー
タに従って空きチャネルめみに挿入する手段とを前記時
間スイッチＬＳＩと同一チップ上に備えている。
きの時に該通話路に挿入するアイドルチャネルパターン
を格納するための前記時間スイッチＬＳＩ外部からプロ
グラム可能な不揮発性メモリと、該不揮発性メモリから
読み出したアイドルチャネルパターンを時間スイッチ制
御メモリに予め書き込まれている通話路の空塞表示デー
タに従って空きチャネルめみに挿入する手段とを前記時
間スイッチＬＳＩと同一チップ上に備えている。
次に本発明について図面を参照して説明する。
第１図は本発明の時間スイッチＬＳＩの構成方式の一実
施例を示すブロック図である。
施例を示すブロック図である。
一般に１チップ時間スイッチには図中のすべての機能を
１チップで含む場合と、図の１点鎖線で示した部分を１
つのＬＳＩで構成し、同一種類の２ｇＡのＬＳＩＩ、２
で時間スイッチを構成するものとがある。本実施例は後
者を示す。
１チップで含む場合と、図の１点鎖線で示した部分を１
つのＬＳＩで構成し、同一種類の２ｇＡのＬＳＩＩ、２
で時間スイッチを構成するものとがある。本実施例は後
者を示す。
第１図において、ＬＳＩＩはＳ Ｐ Ｍ １０と、アド
レスセレクタ（以下５ＥＬｏ）１１と、シーケンシャル
ライトアドレス作成カウンタ（以下５ＷＣ）１２とから
なり、またＬＳＩ２は制御メモリ（以下ＣＴＬＭ）１３
と、アドレスセレクタ（以下５ＥＬＩ’＞１４と、シー
ケンシャルリードアドレス作成カウンタ（以下ＳＲＣ＞
１５とからなり、第２図に示した従来例と同じ機能を有
している。
レスセレクタ（以下５ＥＬｏ）１１と、シーケンシャル
ライトアドレス作成カウンタ（以下５ＷＣ）１２とから
なり、またＬＳＩ２は制御メモリ（以下ＣＴＬＭ）１３
と、アドレスセレクタ（以下５ＥＬＩ’＞１４と、シー
ケンシャルリードアドレス作成カウンタ（以下ＳＲＣ＞
１５とからなり、第２図に示した従来例と同じ機能を有
している。
続いて本実施例の動作について説明すると、ＳＰＩから
の入力データはすべてＳＰＭＩＯへ５ＷＣ１２で発生す
るシーケンシャルアドレス（以下５ＷＡ）が５ＥＬｏｌ
ｌで選択された通話路メモリアドレス（以下ＳＰＭＡ）
に書き込まれる。また、ＳＰＭＩＯのデータは読出しア
ドレス（以下ＲＷＡ）によって指定されるＳＰＭＡから
順次読み出されて通話路メモリ出力ハイウェイ（以下Ｓ
Ｐ○）に出力される。
の入力データはすべてＳＰＭＩＯへ５ＷＣ１２で発生す
るシーケンシャルアドレス（以下５ＷＡ）が５ＥＬｏｌ
ｌで選択された通話路メモリアドレス（以下ＳＰＭＡ）
に書き込まれる。また、ＳＰＭＩＯのデータは読出しア
ドレス（以下ＲＷＡ）によって指定されるＳＰＭＡから
順次読み出されて通話路メモリ出力ハイウェイ（以下Ｓ
Ｐ○）に出力される。
通常、ＳＰＭＩＯのＳＰＩ、ＳＰＯの多重度Ｘによって
ＣＴＬＭｌ ３のビット数ＮはＮ＝ｌｏｇ２Ｘで決めら
れる。また、ＳＰＭＩＯのアドレス容量は通話路の多重
度と同じである。
ＣＴＬＭｌ ３のビット数ＮはＮ＝ｌｏｇ２Ｘで決めら
れる。また、ＳＰＭＩＯのアドレス容量は通話路の多重
度と同じである。
本実施例ではＣＴＬＭｌ３に各ワード単位に上記Ｎビッ
トプラス１ビットを最上位ビットとして余分に用意し、
この余分な１ビツトを各チャネルの空塞表示ビットとし
て使用する。また、ＳＰＭｌｏは多重度Ｘ分のワード数
とは別に不揮発性メモリ（以下ＩＣＰ）を備え、前記空
塞表示ビットが空き状態を表示している時、このＩＣＰ
をアクセスする。このときＩＣＰを複数ワード分用意し
、このアドレスデコードをＣＴＬＭｌ、３の下位側のビ
ット（最上位の空塞表示ビットを除く・）で行えば、複
数種類のアイドルチャネルパターンを送出することかで
きる。
トプラス１ビットを最上位ビットとして余分に用意し、
この余分な１ビツトを各チャネルの空塞表示ビットとし
て使用する。また、ＳＰＭｌｏは多重度Ｘ分のワード数
とは別に不揮発性メモリ（以下ＩＣＰ）を備え、前記空
塞表示ビットが空き状態を表示している時、このＩＣＰ
をアクセスする。このときＩＣＰを複数ワード分用意し
、このアドレスデコードをＣＴＬＭｌ、３の下位側のビ
ット（最上位の空塞表示ビットを除く・）で行えば、複
数種類のアイドルチャネルパターンを送出することかで
きる。
本発明は以上に説明したように、不揮発性メモリを１チ
ップ時間スイッチＬＳＩ上に搭載し、これを通話路メモ
リの一部として通話路の出力側へ読出し可能なように構
成することにより、まず、外部に特別なアイドルチャネ
ルパターン挿入手段を持たずにＬＳＩ内部でアイドルチ
ャネルパターンを自動的に発生できるので、周辺回路が
簡単化できる効果がある。また、不揮発性メモリはＬＳ
Ｉ外部からプログラム可能であることから異なるアイド
ルチャネルパターンが必要なシステムに対して１種類の
ＬＳＩチップで対応できＬＳＩの品種を少なくできるの
で、ＬＳＩの価格低減、汎用性向上の効果がある。さら
に、不揮発性メモリをアイドルチャネルパターン発生回
路に内臓することにより、装置の電源を切った後に再び
パワーオンしたときでも、制御メモリの内容さえ初期設
定すれば予めプログラムされたアイドルチャネルパター
ンを送出可能となる効果がある。
ップ時間スイッチＬＳＩ上に搭載し、これを通話路メモ
リの一部として通話路の出力側へ読出し可能なように構
成することにより、まず、外部に特別なアイドルチャネ
ルパターン挿入手段を持たずにＬＳＩ内部でアイドルチ
ャネルパターンを自動的に発生できるので、周辺回路が
簡単化できる効果がある。また、不揮発性メモリはＬＳ
Ｉ外部からプログラム可能であることから異なるアイド
ルチャネルパターンが必要なシステムに対して１種類の
ＬＳＩチップで対応できＬＳＩの品種を少なくできるの
で、ＬＳＩの価格低減、汎用性向上の効果がある。さら
に、不揮発性メモリをアイドルチャネルパターン発生回
路に内臓することにより、装置の電源を切った後に再び
パワーオンしたときでも、制御メモリの内容さえ初期設
定すれば予めプログラムされたアイドルチャネルパター
ンを送出可能となる効果がある。
第１図は本発明の時間スイッチＬＳＩの構成方式の一実
施例を示すブロック図、第２図は従来の時間スイッチの
構成の一例を示すブロック図である。 １，２・・・ＬＳＩ、１０．２０・・・通話路メモリ（
ＳＰＭ）、１１．１４・・・アドレスセレクタ（ＳＥＬ
ｏ 、ＳＥＬ＋ ）−１２，２３−シーケンシャルライ
トアドレス作成カウンタ（ＳＷＣ）、１３・・・制御メ
モリ（ＣＴＬＭ）、１５・・・シーケンシャルリードア
ドレス作成カウンタ（ＳＲＣ）、２１・・・インサータ
（ＩＮＳ）、Ａ・・・制御装置により指定される制御メ
モリへの書込みアドレス、ＣＴＬＡ・・・制御メモリア
ドレス、Ｄ・・・制御装置により指定される制御メモリ
への書込みデータ、ＩＣＰ・・・不揮発性メモリ、ＲＷ
Ａ・・・制御メモリの読出し出力、ＳＰＩ・・・通話路
メモリ入力ハイウェイ、ＳＰＭＡ・・・通話路メモリア
ドレス、ＳＰＯ・・・通話路メモリ出力ハイウェイ、Ｓ
ＷＡ・・・シーケンシャルアドレス、ＴＭＯ，ＴＭｌ・
・・制御装置から受けるタイミ箭１図
施例を示すブロック図、第２図は従来の時間スイッチの
構成の一例を示すブロック図である。 １，２・・・ＬＳＩ、１０．２０・・・通話路メモリ（
ＳＰＭ）、１１．１４・・・アドレスセレクタ（ＳＥＬ
ｏ 、ＳＥＬ＋ ）−１２，２３−シーケンシャルライ
トアドレス作成カウンタ（ＳＷＣ）、１３・・・制御メ
モリ（ＣＴＬＭ）、１５・・・シーケンシャルリードア
ドレス作成カウンタ（ＳＲＣ）、２１・・・インサータ
（ＩＮＳ）、Ａ・・・制御装置により指定される制御メ
モリへの書込みアドレス、ＣＴＬＡ・・・制御メモリア
ドレス、Ｄ・・・制御装置により指定される制御メモリ
への書込みデータ、ＩＣＰ・・・不揮発性メモリ、ＲＷ
Ａ・・・制御メモリの読出し出力、ＳＰＩ・・・通話路
メモリ入力ハイウェイ、ＳＰＭＡ・・・通話路メモリア
ドレス、ＳＰＯ・・・通話路メモリ出力ハイウェイ、Ｓ
ＷＡ・・・シーケンシャルアドレス、ＴＭＯ，ＴＭｌ・
・・制御装置から受けるタイミ箭１図
Claims (1)
- 時分割交換機の時間スイッチ機能を１チップに搭載した
時間スイッチＬＳＩにおいて、通話路が空きの時に該通
話路に挿入するアイドルチャネルパターンを格納するた
めの前記時間スイッチＬＳＩ外部からプログラム可能な
不揮発性メモリと、該不揮発性メモリから読み出したア
イドルチャネルパターンを時間スイッチ制御メモリに予
め書き込まれている通話路の空塞表示データに従って空
きチャネルのみに挿入する手段とを前記時間スイッチＬ
ＳＩと同一チップ上に備えることを特徴とする時間スイ
ッチＬＳＩの構成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19135286A JPH0632491B2 (ja) | 1986-08-15 | 1986-08-15 | 時間スイツチｌｓｉ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19135286A JPH0632491B2 (ja) | 1986-08-15 | 1986-08-15 | 時間スイツチｌｓｉ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6348095A true JPS6348095A (ja) | 1988-02-29 |
| JPH0632491B2 JPH0632491B2 (ja) | 1994-04-27 |
Family
ID=16273147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19135286A Expired - Lifetime JPH0632491B2 (ja) | 1986-08-15 | 1986-08-15 | 時間スイツチｌｓｉ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0632491B2 (ja) |
-
1986
- 1986-08-15 JP JP19135286A patent/JPH0632491B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0632491B2 (ja) | 1994-04-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |