JPS6347287B2 - - Google Patents
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- JPS6347287B2 JPS6347287B2 JP57062901A JP6290182A JPS6347287B2 JP S6347287 B2 JPS6347287 B2 JP S6347287B2 JP 57062901 A JP57062901 A JP 57062901A JP 6290182 A JP6290182 A JP 6290182A JP S6347287 B2 JPS6347287 B2 JP S6347287B2
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- 238000000034 method Methods 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 6
- 238000003786 synthesis reaction Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 239000002131 composite material Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明は、デジタル信号をアナログ信号に変換
する為のDA（デジタル・アナログ）変換器に関
し、特に多ビツトのDA変換器の特性改善を目的
とする。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a DA (digital-to-analog) converter for converting a digital signal to an analog signal, and particularly aims at improving the characteristics of a multi-bit DA converter.
近年、人間の情報伝達手段として最も自然に用
いられている音声を、人間と機械との情報伝達手
段とするための音声合成技術が開発され、産業用
から家庭電気製品、さらには玩具まで、広い分野
で採用されるようになつてきた。音声合成の方式
には、PARCOR方式、フオルマント方式あるい
は音声素片編集方式等の各種方式が開発され、ま
た、音声合成用のLSIも発表されている。しか
し、いずれの方式にしても、合成に際して取扱わ
れる信号は量子化されたデジタル信号であり、合
成の結果得られたデジタル信号をアナログ信号に
変換する為のDA変換器を必要とする。 In recent years, voice synthesis technology has been developed to use voice, which is the most natural means of transmitting information between humans, as a means of transmitting information between humans and machines. It has started to be adopted in the field. Various methods have been developed for speech synthesis, such as the PARCOR method, formant method, and speech segment editing method, and LSIs for speech synthesis have also been announced. However, in either method, the signals handled during synthesis are quantized digital signals, and a DA converter is required to convert the digital signals obtained as a result of synthesis into analog signals.
DA変換器には、従来、第１図に示す如きもの
が用いられている。第１図は４ビツトのデジタル
信号「b3，b2，b1，b0」をアナログ信号に変換す
るDA変換器であり、これは抵抗値Ｒの抵抗１、
抵抗値2Rの抵抗２、抵抗値4Rの抵抗３及び抵抗
値8Rの抵抗４と、各抵抗１，２，３，４に接続
されたMOSトランジスタ５，６，７，８とが並
列接続され、MOSトランジスタのゲートにデジ
タル信号の各ビツトが印加される構成である。こ
の様な、重み付けされた抵抗を用いるDA変換器
は、入力されたデジタル信号「b3，b2，b1，b0」
の内容により、出力端子９と接地間の合成抵抗値
が変化し、出力端子９から流れ込む（又は流れ出
す）電流の大きさが階段状に変化する出力が得ら
れる。ところが、ビツト数が多くなると第２図に
示す如く、出力の中央に不連続となる段が生ず
る。これは、抵抗１，２，３，４の誤差に起因す
るもので、全振幅の半分のウエイトを持つ最大ビ
ツト（MSB）が「０」から「１」あるいは「１」
から「０」に切換わり、誤差の絶対値が最大とな
るためである。即ち、第１図の場合には、デジタ
ル信号「b3，b2，b1，b0」が「0111」から
「1000」、あるいは「1000」から「0111」となると
き、合成抵抗値が、抵抗２，３，４で決定されて
いる状態と、抵抗１のみで決定されている状態と
に切換わるために、特に抵抗１の誤差による影響
が著しい。そして、アナログ出力の中央の不連続
のために、SN比が劣化し、特に小さなレベルに
於ける音声が非常に聞き取りにくくなる欠点があ
つた。 Conventionally, a DA converter as shown in FIG. 1 has been used. Figure 1 shows a DA converter that converts 4-bit digital signals "b 3 , b 2 , b 1 , b 0 " into analog signals.
A resistor 2 with a resistance value of 2R, a resistor 3 with a resistance value of 4R, a resistor 4 with a resistance value of 8R, and MOS transistors 5, 6, 7, 8 connected to each resistor 1, 2, 3, 4 are connected in parallel, This configuration is such that each bit of a digital signal is applied to the gate of a MOS transistor. This kind of DA converter using weighted resistance is capable of converting the input digital signals "b 3 , b 2 , b 1 , b 0 " into
Depending on the contents, the combined resistance value between the output terminal 9 and the ground changes, and an output is obtained in which the magnitude of the current flowing into (or flowing out of) the output terminal 9 changes stepwise. However, as the number of bits increases, a discontinuous stage occurs in the center of the output, as shown in FIG. This is due to errors in resistors 1, 2, 3, and 4, and the maximum bit (MSB), which has half the weight of the total amplitude, changes from "0" to "1" or "1".
This is because the absolute value of the error is maximized. In other words, in the case of Figure 1, when the digital signals "b 3 , b 2 , b 1 , b 0 " change from "0111" to "1000" or from "1000" to "0111", the combined resistance value is , the state determined by resistors 2, 3, and 4 and the state determined only by resistor 1, so the influence of the error in resistor 1 is particularly significant. Furthermore, due to the discontinuity in the center of the analog output, the signal-to-noise ratio deteriorated, making it extremely difficult to hear audio, especially at low levels.
従つて、中央の不連続を無くすためには、抵抗
を精度良く作ることが望まれるが、DA変換器は
抵抗を含めて、LSI内部に他の回路と共に作られ
るため、抵抗の精度向上には限界があり、また、
作成後抵抗値を微調整することも不可能である。 Therefore, in order to eliminate the discontinuity in the center, it is desirable to make the resistor with high precision. However, since the DA converter is made with other circuits inside the LSI, including the resistor, it is necessary to improve the precision of the resistor. There are limits, and
It is also impossible to fine-tune the resistance value after creation.
本発明は上述した点に鑑みて為されたものであ
り、抵抗の誤差による出力への影響を回路的に解
決したDA変換器を提供するものである。以下図
面を参照して本発明の一実施例を説明する。 The present invention has been made in view of the above-mentioned points, and provides a DA converter in which the influence of resistance errors on output can be solved in terms of circuitry. An embodiment of the present invention will be described below with reference to the drawings.
第３図は本発明の実施例を示す論理回路図であ
り、４ビツトのDA変換器を示す。第３図に於い
て、１０〜１３はアナログ信号に変換されるべき
量子化されたデジタル信号「b3，b2，b1，b0」が
印加される入力端子、１４〜１６及び１７〜１９
は入力端子１１〜１３に接続されたNORゲート
及びNANDゲート、２０〜２６は出力端子２７
と接地間に並列接続されたMOSトランジスタ、
２８，２９はインバータである。第１復号部は
MOSトランジスタ２４〜２６と、このMOSトラ
ンジスタ２４〜２６のオン及びオフを制御する
NANDゲート１７〜１９とから成り、第２復号
部はMOSトランジスタ２１〜２３と、このMOS
トランジスタ２１〜２３のオン及びオフを制御す
るNORゲート１４〜１６から成つている。入力
端子１０に印加される最上位ビツト（MSB）b3
の信号はインバータ２８によつて反転され、
NORゲート１４〜１６及びNANDゲート１７〜
１９に印加されると共に、更にインバータ２９を
介してMOSトランジスタ２０に印加されている。 FIG. 3 is a logic circuit diagram showing an embodiment of the present invention, and shows a 4-bit DA converter. In FIG. 3, 10-13 are input terminals to which quantized digital signals "b 3 , b 2 , b 1 , b 0 " to be converted into analog signals are applied, 14-16 and 17- 19
are NOR gates and NAND gates connected to input terminals 11 to 13, and 20 to 26 are output terminals 27.
MOS transistor connected in parallel between and ground,
28 and 29 are inverters. The first decoding part is
Controls MOS transistors 24 to 26 and on and off of these MOS transistors 24 to 26
It consists of NAND gates 17-19, and the second decoding section includes MOS transistors 21-23 and the MOS transistors 21-23.
It consists of NOR gates 14-16 that control on and off of transistors 21-23. Most significant bit (MSB) applied to input terminal 10 b 3
The signal of is inverted by the inverter 28,
NOR gates 14-16 and NAND gates 17-
19 and is further applied to the MOS transistor 20 via an inverter 29.
MOSトランジスタ２６，２５，２４及びMOS
トランジスタ２３，２２，２１のチヤンネル幅は
１：２：４の比率、即ち2n（ｎ＝０、１、２）の
関係に形成される。これは内部インピーダンスの
比にすれば４：２：１の関係になり、重み付けさ
れた抵抗が接続された回路と等価になる。一方、
MOSトランジスタ２０はMOSトランジスタ２３
及び２６と全く同じサイズに形成される。従つ
て、MOSトランジスタ２０，２３及び２６に流
れる電流をIDとすれば、MOSトランジスタ２２
及び２５に流れる電流は2ID、MOSトランジス
タ２１及び２４に流れる電流は4IDとなり、これ
らの組み合せによつて出力端子２７から流れ込む
（又は流れ出す）合成電流を階段状に変化させら
れる。この組み合せを印加されたデジタル信号
「b3，b2，b1，b0」に基いて、NANDゲート１
７，１８，１９及びNORゲート１４，１５，１
６が決定している。 MOS transistors 26, 25, 24 and MOS
The channel widths of the transistors 23, 22, and 21 are formed in a ratio of 1:2:4, that is, 2 n (n=0, 1, 2). This becomes a 4:2:1 relationship in terms of internal impedance ratio, which is equivalent to a circuit in which weighted resistances are connected. on the other hand,
MOS transistor 20 is MOS transistor 23
and 26 are formed to have exactly the same size. Therefore, if the current flowing through MOS transistors 20, 23, and 26 is ID, then MOS transistor 22
The current flowing through the MOS transistors 21 and 25 is 2ID, and the current flowing through the MOS transistors 21 and 24 is 4ID, and by combining these, the combined current flowing into (or flowing out of) the output terminal 27 can be changed stepwise. Based on the digital signals “b 3 , b 2 , b 1 , b 0 ” applied to this combination, NAND gate 1
7, 18, 19 and NOR gates 14, 15, 1
6 has been decided.
第３図に示されたDA変換器に於ける入出力関
係は、第４図の如くなる。デジタル信号は2′Sコ
ンプリメント方式が採用され、「0000」を中心に
１加算される毎に正のレベルが１段階上昇し、１
減算される毎に負のレベルが１段階下降し、そし
て、最上位ビツト（MSB）b3が「０」の場合は
正、「１」の場合は負のレベルを示している。最
上位ビツト（MSB）b3が「０」のとき、インバ
ータ２８の出力は「１」であり、NORゲート１
４，１５，１６は入力に拘わらず「０」を出力
し、MOSトランジスタ２１，２２，２３をオフ
状態にし、またNANDゲート１７，１８，１９
は「b2，b1，b0」の内容により、MOSトランジ
スタ２４，２５，２６のオン及びオフを制御して
いる。即ち、「0000」の場合は、MOSトランジス
タ２４，２５，２６がオン状態となり、合成電流
は7IDであり、「0001」の場合はMOSトランジス
タ２４，２５がオン、MOSトランジスタ２６が
オフ状態になり、合成電流は6IDとなる。この様
にして、合成電流はIDづつ減少し、出力レベル
は１段階づつ上昇する。 The input/output relationship in the DA converter shown in FIG. 3 is as shown in FIG. 4. The digital signal uses the 2′S complement method, and each time 1 is added around “0000”, the positive level increases by 1 step, and 1
Each time it is subtracted, the negative level decreases by one step, and when the most significant bit (MSB) b3 is "0", it indicates a positive level, and when it is "1", it indicates a negative level. When the most significant bit (MSB) b3 is “0”, the output of inverter 28 is “1” and NOR gate 1
4, 15, and 16 output "0" regardless of the input, turning off the MOS transistors 21, 22, and 23, and NAND gates 17, 18, and 19.
controls on and off of the MOS transistors 24, 25, and 26 according to the contents of "b 2 , b 1 , b 0 ". That is, in the case of "0000", the MOS transistors 24, 25, and 26 are in the on state, and the combined current is 7ID, and in the case of "0001", the MOS transistors 24, 25 are in the on state, and the MOS transistor 26 is in the off state. , the combined current will be 6ID. In this way, the combined current decreases by ID and the output level increases by one step.
デジタル信号が「0000」から「1111」になつた
場合、最上位ビツト（MSB）b3が「１」により、
インバータ２８の出力が「０」となるので、
NANDゲート１７，１８，１９は入力に拘わら
ず「１」を出力し、MOSトランジスタ２４，２
５，２６を、デジタル信号が「0000」の場合と同
じく、全てオン状態に保持する。一方、インバー
タ２９の出力は「１」であり、MOSトランジス
タ２０がオン状態となる。従つて、合成電流は、
デジタル信号が「0000」の場合の電流にID加算
したもの、即ち8IDとなり、出力レベルが一段階
降下する。また、最上位ビツト（MSB）b3が
「１」になることによつて、NORゲート１４，１
５，１６はデジタル信号「b2，b1，b0」の内容に
基いて、MOSトランジスタ２１，２２，２３の
オン及びオフを制御し、合成電流をIDづつ増加さ
せ、出力レベルが１段階づつ下降する。 When the digital signal changes from "0000" to "1111", the most significant bit (MSB) b3 becomes "1",
Since the output of the inverter 28 becomes "0",
NAND gates 17, 18, 19 output "1" regardless of the input, and MOS transistors 24, 2
5 and 26 are all held in the on state as in the case where the digital signal is "0000". On the other hand, the output of the inverter 29 is "1", and the MOS transistor 20 is turned on. Therefore, the composite current is
ID is added to the current when the digital signal is "0000", that is, 8ID, and the output level drops by one step. Also, as the most significant bit (MSB) b 3 becomes "1", the NOR gates 14 and 1
5 and 16 control the on and off of the MOS transistors 21, 22, and 23 based on the contents of the digital signals "b 2 , b 1 , b 0 ", increase the combined current by I D , and increase the output level to 1. Descend step by step.
従つて、最上位ビツト（MSB）b3が「０」か
ら「１」に変化したとき、変化する前の状態で用
いていたMOSトランジスタ２４，２５，２６を
続けてオン状態に保持しているため、たとえ、
MOSトランジスタ２０〜２６に多少のバラツキ
があつたとしても、出力レベルの中央で不連続と
なることがないのである。また、合成電流の8ID
はMOSトランジスタ２４，２５，２６の合成電
流7IDに、最上位ビツト（MSB）b3で制御される
MOSトランジスタ２０で作られるIDを合成する
ことによつて得ているため、第１図に示された不
連続の原因となる、8IDを得るためのMOSトラン
ジスタ５が不必要となるのである。即ち、最上位
ビツト（MSB）b3に対応して重み付けされるス
イツチング素子を、第１復号部とMOSトランジ
スタ２０とで形成していることになる。 Therefore, when the most significant bit (MSB) b3 changes from "0" to "1", the MOS transistors 24, 25, and 26 that were used in the state before the change are kept in the on state. for, even if,
Even if there is some variation in the MOS transistors 20 to 26, there will be no discontinuity at the center of the output level. Also, the composite current 8I D
is the combined current 7ID of MOS transistors 24, 25, and 26, which is controlled by the most significant bit (MSB) b3 .
Since it is obtained by combining the IDs produced by the MOS transistors 20, there is no need for the MOS transistor 5 to obtain 8ID , which causes the discontinuity shown in Figure 1. . That is, the first decoding section and the MOS transistor 20 form a switching element that is weighted in accordance with the most significant bit (MSB) b3 .
上述の如く、本発明によれば、最上位ビツト
（MSB）のデジタル信号によつて第１復号部と第
２復号部とを制御し、第１復号部を利用する場合
と、第１及び第２復号部を利用する場合と切換え
るため、切換点、即ち、出力レベルの中央部に於
ける不連続が無くなり、同一ステツプ幅で変化す
るなめらかなアナログ信号出力が得られるのであ
る。よつて、本発明によるDA変換器を音声合成
用LSIに用いた場合、LSI内部に集積化し易くな
ると共に、SN比の向上となり、音声が聞き易く
なる利点を有する。 As described above, according to the present invention, the first decoding section and the second decoding section are controlled by the digital signal of the most significant bit (MSB). Since the switching point is switched from the case where two decoders are used, there is no discontinuity at the switching point, that is, the center of the output level, and a smooth analog signal output that changes with the same step width can be obtained. Therefore, when the DA converter according to the present invention is used in a speech synthesis LSI, it has the advantage that it can be easily integrated inside the LSI, and the SN ratio is improved, making it easier to hear speech.
尚、実施例では４ビツトのDA変換器について
説明したが、ビツト数に限定されず、８ビツト、
16ビツト等、多ビツトのDA変換器に於いても実
施されることは当然である。 In the embodiment, a 4-bit DA converter was explained, but the number of bits is not limited, and 8-bit, 8-bit,
It goes without saying that this method can also be implemented in multi-bit DA converters such as 16 bits.
第１図は従来例を示す回路図、第２図はその出
力波形を示す特性図、第３図は本発明の実施例を
示す回路図、第４図は第３図に示された実施例の
入出力関係を示す表である。
１０〜１３…入力端子、１４〜１６…NORゲ
ート、１７〜１９…NANDゲート、２０〜２６
…MOSトランジスタ、２７…出力端子、２８，
２９…インバータ。
Fig. 1 is a circuit diagram showing a conventional example, Fig. 2 is a characteristic diagram showing its output waveform, Fig. 3 is a circuit diagram showing an embodiment of the present invention, and Fig. 4 is an embodiment shown in Fig. 3. 2 is a table showing the input/output relationship of 10-13...Input terminal, 14-16...NOR gate, 17-19...NAND gate, 20-26
...MOS transistor, 27...output terminal, 28,
29...Inverter.
Claims (1)
ビツトの入力端子と、該入力端子に接続され前記
デジタル信号の最上位ビツトの極性で制御される
ゲート回路及び該ゲート回路によつて制御され並
列接続されたスイツチング素子から各々構成され
た第１及び第２復号部と、該第１及び第２復号部
に並列接続されると共に前記デジタル信号の最上
位ビツトの極性で制御され前記デジタル信号の最
下位ビツトに対応して重み付けされた電流を発生
するスイツチング素子とを備え、前記最上位ビツ
トに対応して重み付けされた電流を、前記最下位
ビツトに対応して重み付けされた電流を発生する
スイツチング素子と前記第２復号部により発生す
ることを特徴とするDA変換器。1. A multi-bit input terminal to which a quantized digital signal is applied, a gate circuit connected to the input terminal and controlled by the polarity of the most significant bit of the digital signal, and a parallel connection controlled by the gate circuit. first and second decoding sections respectively constructed of switching elements connected in parallel to the first and second decoding sections and controlled by the polarity of the most significant bit of the digital signal; a switching element that generates a current weighted in accordance with the most significant bit, and a switching element that generates a current weighted in accordance with the least significant bit; A DA converter, characterized in that the DA converter is generated by the second decoding section.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290182A JPS58179021A (en) | 1982-04-14 | 1982-04-14 | Digital-analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6290182A JPS58179021A (en) | 1982-04-14 | 1982-04-14 | Digital-analog converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58179021A JPS58179021A (en) | 1983-10-20 |
| JPS6347287B2 true JPS6347287B2 (en) | 1988-09-21 |
Family
ID=13213613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6290182A Granted JPS58179021A (en) | 1982-04-14 | 1982-04-14 | Digital-analog converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58179021A (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346818A (en) * | 1986-08-14 | 1988-02-27 | Nec Corp | Midpoint current output type digital/analog converter |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50137064A (en) * | 1974-04-17 | 1975-10-30 | ||
| JPS5218645B2 (en) * | 1971-12-04 | 1977-05-23 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4992143U (en) * | 1972-12-01 | 1974-08-09 | ||
| JPS5832356Y2 (en) * | 1975-07-26 | 1983-07-18 | アシヤ マサヒロ | V/C Henkan Cairo |
-
1982
- 1982-04-14 JP JP6290182A patent/JPS58179021A/en active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5218645B2 (en) * | 1971-12-04 | 1977-05-23 | ||
| JPS50137064A (en) * | 1974-04-17 | 1975-10-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58179021A (en) | 1983-10-20 |
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