JPS6345852A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS6345852A JPS6345852A JP61188763A JP18876386A JPS6345852A JP S6345852 A JPS6345852 A JP S6345852A JP 61188763 A JP61188763 A JP 61188763A JP 18876386 A JP18876386 A JP 18876386A JP S6345852 A JPS6345852 A JP S6345852A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明にかかる半導体集積回路は、複数の列上に繰り返
し配置されたトランジスタの能動チャネルの配列領域外
に、該トランジスタのソースおよびドレイン領域に対す
るコンタクト部分が形成されるように構成されており、
これによって、該半導体集積回路をメモリ用のセンスア
ンプなどに適用した場合、ワード線方向に対しての同一
のレイアウトピッチに対し、トランジスタのゲート長を
長くとることができ、ゲート長の過度の短縮によるトラ
ンジスタ性能の劣化（しきい値のばらつきなどを含む）
を防止することができる。
し配置されたトランジスタの能動チャネルの配列領域外
に、該トランジスタのソースおよびドレイン領域に対す
るコンタクト部分が形成されるように構成されており、
これによって、該半導体集積回路をメモリ用のセンスア
ンプなどに適用した場合、ワード線方向に対しての同一
のレイアウトピッチに対し、トランジスタのゲート長を
長くとることができ、ゲート長の過度の短縮によるトラ
ンジスタ性能の劣化（しきい値のばらつきなどを含む）
を防止することができる。
本発明は半導体集積回路に関し、特にダイナミックＲＡ
Ｍ用のセンスアンプとして用いるのに適した半導体集積
回路のレイアウトパターンの改良に関する。
Ｍ用のセンスアンプとして用いるのに適した半導体集積
回路のレイアウトパターンの改良に関する。
第３図（ａ）は、従来技術におけるこの種の半導体集積
回路のレイアウトパターンの１例を示すもので、上記セ
ンスアンプ２ビツト分のレイアウトパターンが示される
。Ａ、Ｂ、Ｃはそれぞれ活性領域（斜線つき実線で示す
）を示しており（したがってそれ以外の領域はフィール
ド領域を示す）、該活性領域にはそれぞれソースを共通
にする２個のトランジスタが形成されている。すなわち
活性領域Ａにはソースを共通にする（共通ソース配線Ｓ
に接続した）トランジスタＱ１およびＧ３が形成されて
おり、また活性領域ＢおよびＣには、図面中ではそれぞ
れトランジスタＱ２およびＱ４Ｌか示されていないが、
実際は、該活性領域Ａと同様に各活性領域には互に隣接
する２個のトランジスタが形成される。またＢＬＩ、Ｂ
ＬＩ、ＢＬ２゜およびＢＬ２はそれぞれビット線を示し
ており、またワード線は該半導体集積回路上において該
ビット線と直角方向（すなわち共通ソース配線Ｓの方向
）に形成される。
回路のレイアウトパターンの１例を示すもので、上記セ
ンスアンプ２ビツト分のレイアウトパターンが示される
。Ａ、Ｂ、Ｃはそれぞれ活性領域（斜線つき実線で示す
）を示しており（したがってそれ以外の領域はフィール
ド領域を示す）、該活性領域にはそれぞれソースを共通
にする２個のトランジスタが形成されている。すなわち
活性領域Ａにはソースを共通にする（共通ソース配線Ｓ
に接続した）トランジスタＱ１およびＧ３が形成されて
おり、また活性領域ＢおよびＣには、図面中ではそれぞ
れトランジスタＱ２およびＱ４Ｌか示されていないが、
実際は、該活性領域Ａと同様に各活性領域には互に隣接
する２個のトランジスタが形成される。またＢＬＩ、Ｂ
ＬＩ、ＢＬ２゜およびＢＬ２はそれぞれビット線を示し
ており、またワード線は該半導体集積回路上において該
ビット線と直角方向（すなわち共通ソース配線Ｓの方向
）に形成される。
上述したように第３図に示されるレイアウトパターンは
上記センスアンプ２ビツト分のレイアウトパターンであ
って各１対のトランジスタＱ１とＧ２およびトランジス
タＱ３と０４とでそれぞれ１ビツト分のセンスアンプが
構成される。なお該トランジスタＱ１乃至Ｑ４と該ビッ
ト線および該共通ソース配線Ｓとの接続関係は第４図に
示されるとおりであり、後述する第１図および上記第３
図と共通する部分には対応する符号が付されている。
上記センスアンプ２ビツト分のレイアウトパターンであ
って各１対のトランジスタＱ１とＧ２およびトランジス
タＱ３と０４とでそれぞれ１ビツト分のセンスアンプが
構成される。なお該トランジスタＱ１乃至Ｑ４と該ビッ
ト線および該共通ソース配線Ｓとの接続関係は第４図に
示されるとおりであり、後述する第１図および上記第３
図と共通する部分には対応する符号が付されている。
ここで活性領域Ａに注目すると、Ｇ１およびＧ３はそれ
ぞれトランジスタＱ１およびＧ３の実効ゲートＳＪｉ域
、１１はトランジスタＱ１のドレイン領域に設けられた
コンタクトホールであってアルミ配線によってビット線
ＢＬＩに設けられたコンタクトホール１２に接続される
。同様に３１はトランジスタＱ３のドレイン領域に設け
られたコンタクトホールであってアルミ配線によってビ
ットｖＡＴｆｌＴに設けられたコンタクトホール３２に
接続される。また５は該トランジスタＱ１およびＧ３の
共通ソース領域を共通ソース配線Ｓに接続するためのコ
ンタクトホールである。
ぞれトランジスタＱ１およびＧ３の実効ゲートＳＪｉ域
、１１はトランジスタＱ１のドレイン領域に設けられた
コンタクトホールであってアルミ配線によってビット線
ＢＬＩに設けられたコンタクトホール１２に接続される
。同様に３１はトランジスタＱ３のドレイン領域に設け
られたコンタクトホールであってアルミ配線によってビ
ットｖＡＴｆｌＴに設けられたコンタクトホール３２に
接続される。また５は該トランジスタＱ１およびＧ３の
共通ソース領域を共通ソース配線Ｓに接続するためのコ
ンタクトホールである。
同様にして活性領域Ｂ内において、Ｇ２はトランジスタ
Ｑ２の実効ゲート領域、２１はトランジスタＱ２のドレ
イン領域に設けられたコンタクトホールであってアルミ
配線によってビット線ＢＬＩに設けられたコンタクトホ
ール２２に接続される。また６は該トランジスタＱ２の
ソース領域を共通ソース配線に接続するためのコンタク
トホールである。
Ｑ２の実効ゲート領域、２１はトランジスタＱ２のドレ
イン領域に設けられたコンタクトホールであってアルミ
配線によってビット線ＢＬＩに設けられたコンタクトホ
ール２２に接続される。また６は該トランジスタＱ２の
ソース領域を共通ソース配線に接続するためのコンタク
トホールである。
一方、活性領域Ｃ内において、Ｇ４はトランジスタＱ４
の実効ゲート領域、４１はトランジスタＱ４のドレイン
領域に設けられたコンタクトホールであってアルミ配線
によってビット線ＢＬ２に設けられたコンタクトホール
４２に接続される。
の実効ゲート領域、４１はトランジスタＱ４のドレイン
領域に設けられたコンタクトホールであってアルミ配線
によってビット線ＢＬ２に設けられたコンタクトホール
４２に接続される。
また７は該トランジスタＱ４のソース領域を共通ソース
配線に接続するためのコンタクトホールである。なお上
記センスアンプは折り返しビット線構造のためのもので
あるが、容易にオープンビット線用に変形することがで
きる。
配線に接続するためのコンタクトホールである。なお上
記センスアンプは折り返しビット線構造のためのもので
あるが、容易にオープンビット線用に変形することがで
きる。
ところで上記第３図に示されるセンスアンプのレイアウ
トピッチ（ワード線方向でみたピッチ）は、該第３図か
ら明らかなように２本のビット線（つまりセンスアンプ
１ビツト分）に対してｄｃｓ ＋ ２ ｄｅｃ＋ ｄ
ｅ＋ Ｌｃ＋ ＋ Ｌｌ、！ −−−−−−＋−（１
１で表されるピッチ寸法Ｐを要する。ここでａｃＧは隣
接するゲート間の離間距離であり、ｄ、ｃは該ゲートと
コンタクトホール間の離間距離（第３図（ｂｌ参照）、
ｄｃは該コンタクトホールの寸法（第３図（ｂｌ参照）
、ＬＧ、は配線部のゲート長、Ｌ、ａ□はトランジスタ
の実効ゲート長である。そしてセンスアンプの寸法を最
も小型にするために該ｄＧＧｒｄＧｃ、 ｃｔ、およ
びＬ□については許容最小寸法にし、Ｌａｘはトランジ
スタの耐圧やしきい値のばらつき等を考えて最適な値に
定められる。１例を挙げれば、１メガビツトのダイナミ
ックＲＡＭにおいて、ｄｃｃ＝１μｍ、 Ｌｌ、Ｉ＝
１１１ｍ 、 ｄｃｃ＝ｏ、６／’ｍ ＋ ｄｃ
−Ｉ Ｉｔｓ ｉ Ｐ ＝５．２μｍに設定すると
、該センスアンプ１ビツト分の寸法は上記（１１式から
Ｌ６□は５．２−（３＋２Ｘ０．６）＝１．Ｏｃｒｍと
なる。
トピッチ（ワード線方向でみたピッチ）は、該第３図か
ら明らかなように２本のビット線（つまりセンスアンプ
１ビツト分）に対してｄｃｓ ＋ ２ ｄｅｃ＋ ｄ
ｅ＋ Ｌｃ＋ ＋ Ｌｌ、！ −−−−−−＋−（１
１で表されるピッチ寸法Ｐを要する。ここでａｃＧは隣
接するゲート間の離間距離であり、ｄ、ｃは該ゲートと
コンタクトホール間の離間距離（第３図（ｂｌ参照）、
ｄｃは該コンタクトホールの寸法（第３図（ｂｌ参照）
、ＬＧ、は配線部のゲート長、Ｌ、ａ□はトランジスタ
の実効ゲート長である。そしてセンスアンプの寸法を最
も小型にするために該ｄＧＧｒｄＧｃ、 ｃｔ、およ
びＬ□については許容最小寸法にし、Ｌａｘはトランジ
スタの耐圧やしきい値のばらつき等を考えて最適な値に
定められる。１例を挙げれば、１メガビツトのダイナミ
ックＲＡＭにおいて、ｄｃｃ＝１μｍ、 Ｌｌ、Ｉ＝
１１１ｍ 、 ｄｃｃ＝ｏ、６／’ｍ ＋ ｄｃ
−Ｉ Ｉｔｓ ｉ Ｐ ＝５．２μｍに設定すると
、該センスアンプ１ビツト分の寸法は上記（１１式から
Ｌ６□は５．２−（３＋２Ｘ０．６）＝１．Ｏｃｒｍと
なる。
ところで近年メモリが高集積化しメモリセルの寸法が小
型化されるとこれに伴ってセンスアンプのピッチも小さ
くする必要がある。そしてパターンの加工最小寸法はプ
ロセス技術の進歩によって年々微細になりＸ線露光等を
用いれば０．３μｍの最小寸法でパターンを形成するこ
とも可能になりつつある。このためセンスアンプも形状
的には現在のままの形で小型化することは可能であるが
、このとき上記ＭｏＳトランジスタのゲート長ＬＧｚも
同時に短くなる。ところがトランジスタの性能は半導体
中の不純物濃度が不変ならばｐｎ接合の拡散電位が物理
的に不変なため、たとえ電源電圧をこれに比例して下げ
てもゲートを微細化すると必ずその影響でトランジスタ
として機能しなくなってしまう下限値が存在する。つま
りプロセス技術の進歩による微細化にトランジスタ性能
が追いつけな（なるときが必ずくるということである。
型化されるとこれに伴ってセンスアンプのピッチも小さ
くする必要がある。そしてパターンの加工最小寸法はプ
ロセス技術の進歩によって年々微細になりＸ線露光等を
用いれば０．３μｍの最小寸法でパターンを形成するこ
とも可能になりつつある。このためセンスアンプも形状
的には現在のままの形で小型化することは可能であるが
、このとき上記ＭｏＳトランジスタのゲート長ＬＧｚも
同時に短くなる。ところがトランジスタの性能は半導体
中の不純物濃度が不変ならばｐｎ接合の拡散電位が物理
的に不変なため、たとえ電源電圧をこれに比例して下げ
てもゲートを微細化すると必ずその影響でトランジスタ
として機能しなくなってしまう下限値が存在する。つま
りプロセス技術の進歩による微細化にトランジスタ性能
が追いつけな（なるときが必ずくるということである。
このような事態に対処するためトランジスタのゲート長
はできる限り性能上許容される十分に長いものにするよ
うなレイアウトパターンの工夫が必要である。
はできる限り性能上許容される十分に長いものにするよ
うなレイアウトパターンの工夫が必要である。
このようにトランジスタのゲート長を定められたレイア
ウトピンチ内でできるだけ大きくするためにはコンタク
トホールの径を出来る限り小さくしたり位置合せマージ
ンを小さくして精度の良いマスク合せを行う等の方法が
あるが技術的に限界がある。
ウトピンチ内でできるだけ大きくするためにはコンタク
トホールの径を出来る限り小さくしたり位置合せマージ
ンを小さくして精度の良いマスク合せを行う等の方法が
あるが技術的に限界がある。
また一般に該半導体集積回路が適用されるセンスアンプ
に要求される条件はその感度が高いことであるが、この
ためにはトランジスタのしきい値のばらつきを小さくす
ること、更には伝達コンダクタンスｇｍのばらつきを小
さくすることである。
に要求される条件はその感度が高いことであるが、この
ためにはトランジスタのしきい値のばらつきを小さくす
ること、更には伝達コンダクタンスｇｍのばらつきを小
さくすることである。
更にレイアウトパターンとしては、差動センス回路の負
荷容量及び負荷抵抗のばらつきをなくし、また差動対の
配線パターンの対称性を良くして出来る限りフリップフ
ロップ回路の片効きをなくすことである。
荷容量及び負荷抵抗のばらつきをなくし、また差動対の
配線パターンの対称性を良くして出来る限りフリップフ
ロップ回路の片効きをなくすことである。
このようなトランジスタのしきい値のばらつき、ｇＩｌ
ｌのばらつきを少くするためには、出来る限りチャネル
長の長いトランジスタを用いることが必要となる。これ
は上記ばらつきが主としてゲート長のばらつきに起因す
ることが多く、かつ短チャネルになるほどゲート長のば
らつきがしきい値およびｇｍの変化となって現れやすい
ためである。
ｌのばらつきを少くするためには、出来る限りチャネル
長の長いトランジスタを用いることが必要となる。これ
は上記ばらつきが主としてゲート長のばらつきに起因す
ることが多く、かつ短チャネルになるほどゲート長のば
らつきがしきい値およびｇｍの変化となって現れやすい
ためである。
本発明はこれらの問題点を解決するためになされたもの
で、同一のレイアウトピッチＰに対し、上記従来技術に
示される半導体集積回路に比し、トランジスタのゲート
長しＧｔを十分に長（とることができるようにしたもの
である。
で、同一のレイアウトピッチＰに対し、上記従来技術に
示される半導体集積回路に比し、トランジスタのゲート
長しＧｔを十分に長（とることができるようにしたもの
である。
上記問題点を解決するために、本発明においては、複数
の列上に繰り返し配置されたトランジスタの能動チャネ
ルの配列領域（第１図において例えば符号ａによって縦
方向の上限および下限が規定された領域）外に、該トラ
ンジスタのソースおよびドレイン領域に対するコンタク
ト部分が形成されるようにした半導体集積回路が提供さ
れる。
の列上に繰り返し配置されたトランジスタの能動チャネ
ルの配列領域（第１図において例えば符号ａによって縦
方向の上限および下限が規定された領域）外に、該トラ
ンジスタのソースおよびドレイン領域に対するコンタク
ト部分が形成されるようにした半導体集積回路が提供さ
れる。
上記構成によれば、該コンタクト形成部分の専有する寸
法が、該半導体集積回路のレイアウトピッチＰに与える
影響をなくし、同一のレイアウトピッチＰに対し、該ト
ランジスタのゲート長り、ａｚを十分に長くとることが
できる。
法が、該半導体集積回路のレイアウトピッチＰに与える
影響をなくし、同一のレイアウトピッチＰに対し、該ト
ランジスタのゲート長り、ａｚを十分に長くとることが
できる。
第１図は本発明の１実施例としての半導体集積回路の構
成を示すもので、該第１図中、上記第３図に示されるも
のと対応する部分には同一の符号が付されている。
成を示すもので、該第１図中、上記第３図に示されるも
のと対応する部分には同一の符号が付されている。
ここでトランジスタＱ１とトランジスタＱ３とで構成さ
れる活性領域（斜線付の実線で区画した領域）Ａに注目
すると、該トランジスタＱｌのドレイン領域に設けられ
るコンタクトホール１！該トランジスタＱ３のドレイン
領域に設けられるコンタクトホール３１、該トランジス
タＱ１およびＱ３の共通ソース領域に設けられるコンタ
クトホール５はすべて、該トランジスタＱ１およびＱ３
の能動チャネルの配列領域（第１図において符号ａによ
って縦方向の上限および下限が規定された領域）外に形
成されている。なお第１図中には明示されていないが、
上述した各コンタクトホール１１および３１はそれぞれ
アルミ配線によってビット線ＢＬＩおよびＴＵＴに設け
られた各コンタクトホール１２および３２（トランジス
タＱ２およびＱ４のゲートコンタクト）に接続されてお
り、また上記コンタクトホール５が活性領域Ｂ内のコン
タクトホール６および活性領域Ｃ内のコンタクトホール
７とともに共通ソース配線に接続されていることは上記
第３図の場合と同様である。また１３および３３はそれ
ぞれビット線ＢＬＩおよびＢＬ２に設けられたコンタク
トホール（トランジスタＱｌおよびＱ３のゲートコンタ
クト）である。
れる活性領域（斜線付の実線で区画した領域）Ａに注目
すると、該トランジスタＱｌのドレイン領域に設けられ
るコンタクトホール１！該トランジスタＱ３のドレイン
領域に設けられるコンタクトホール３１、該トランジス
タＱ１およびＱ３の共通ソース領域に設けられるコンタ
クトホール５はすべて、該トランジスタＱ１およびＱ３
の能動チャネルの配列領域（第１図において符号ａによ
って縦方向の上限および下限が規定された領域）外に形
成されている。なお第１図中には明示されていないが、
上述した各コンタクトホール１１および３１はそれぞれ
アルミ配線によってビット線ＢＬＩおよびＴＵＴに設け
られた各コンタクトホール１２および３２（トランジス
タＱ２およびＱ４のゲートコンタクト）に接続されてお
り、また上記コンタクトホール５が活性領域Ｂ内のコン
タクトホール６および活性領域Ｃ内のコンタクトホール
７とともに共通ソース配線に接続されていることは上記
第３図の場合と同様である。また１３および３３はそれ
ぞれビット線ＢＬＩおよびＢＬ２に設けられたコンタク
トホール（トランジスタＱｌおよびＱ３のゲートコンタ
クト）である。
上述したところから明らかなように、該各コンタクトホ
ール１１．３１、および５は該トランジスタＱ１および
Ｑ３の能動チャネル領域Ｂ内に配列されておらず、その
領域外に形成されている。
ール１１．３１、および５は該トランジスタＱ１および
Ｑ３の能動チャネル領域Ｂ内に配列されておらず、その
領域外に形成されている。
これにより該センスアンプ１ビット分のピッチ（該能動
チャネル領域内でワード線方向でみたピッチ）は、第１
図から明らかなように、Ｐ ＝ ２ ｄ ａａ ＋ Ｌ
ｃ＋ ＋ Ｌ ｅｚ −−−−＝−−−−−−−−
−−（２）となり、同一のレイアウトピッチＰに対し、
上記第３図に示される従来技術によるものに比しトラン
ジスタの実効ゲート長ＬＧｔをはるかに大きくすること
ができる。
チャネル領域内でワード線方向でみたピッチ）は、第１
図から明らかなように、Ｐ ＝ ２ ｄ ａａ ＋ Ｌ
ｃ＋ ＋ Ｌ ｅｚ −−−−＝−−−−−−−−
−−（２）となり、同一のレイアウトピッチＰに対し、
上記第３図に示される従来技術によるものに比しトラン
ジスタの実効ゲート長ＬＧｔをはるかに大きくすること
ができる。
すなわち上述したように ｄａａ＝１μ＠、ＬＧ＋＝１
μｓ、Ｐ＝５．２＃ｍとして Ｌ、ｔは５．２−３−２
．２μ麺となり、上記ゲート長し。を上記従来技術によ
るものに比し１．２μｍも大きくすることができ、それ
によってトランジスタのしきい値、ｇｌｌのばらつきを
も少くすることができる。これは該センスアンプのピッ
チを規定している寸法Ｐにコンタクトホールおよびコン
タクトホールの位置合せ余裕が全く入らないという理由
による。
μｓ、Ｐ＝５．２＃ｍとして Ｌ、ｔは５．２−３−２
．２μ麺となり、上記ゲート長し。を上記従来技術によ
るものに比し１．２μｍも大きくすることができ、それ
によってトランジスタのしきい値、ｇｌｌのばらつきを
も少くすることができる。これは該センスアンプのピッ
チを規定している寸法Ｐにコンタクトホールおよびコン
タクトホールの位置合せ余裕が全く入らないという理由
による。
上述したような本発明によるレイアウトパターンを有効
に活用するためには、上記トランジスタのドレイン領域
が、該トランジスタの実効ゲートの延長部（ゲート配線
部）に直接（すなわちフィールド領域を介することなく
）挟まれるようにして引き出され、更に該ドレイン領域
に設けられるコンタクトホール（例えば１１および３１
）が該実効ゲートの延長部に直接（フィールド領域を介
することなく）挟まれる（例えばコンタクトホール１１
はトランジスタＱ２のゲート延長部（ビット線Ｂ Ｌ
１ ）とトランジスタＱ１のゲート延長部（ビット線”
Ｆ［７Ｔ）とで直接挟まれている）ように形成されるこ
とが必要で、これによってワード線方向でみたセンスア
ンプのレイアウトピッチＰを、能動チャネル領域によっ
て決まる上記（２）式によって規定することができる。
に活用するためには、上記トランジスタのドレイン領域
が、該トランジスタの実効ゲートの延長部（ゲート配線
部）に直接（すなわちフィールド領域を介することなく
）挟まれるようにして引き出され、更に該ドレイン領域
に設けられるコンタクトホール（例えば１１および３１
）が該実効ゲートの延長部に直接（フィールド領域を介
することなく）挟まれる（例えばコンタクトホール１１
はトランジスタＱ２のゲート延長部（ビット線Ｂ Ｌ
１ ）とトランジスタＱ１のゲート延長部（ビット線”
Ｆ［７Ｔ）とで直接挟まれている）ように形成されるこ
とが必要で、これによってワード線方向でみたセンスア
ンプのレイアウトピッチＰを、能動チャネル領域によっ
て決まる上記（２）式によって規定することができる。
第２図は上記第１図におけるトランジスタＱ１のドレイ
ン領域に対するコンタクトホール１１の引き出し方を従
来技術の場合と比較して示すもので（ａｌは本発明の設
計パターン、中）は従来の設計パターンを示す、すなわ
ち従来の設計パターン山）ではゲート領域Ｇ１はフィー
ルド絶縁膜の端部Ｐ１に対して若干の寸法を隔てた点Ｐ
２でゲートがフィールド絶縁膜に乗るようにされていた
。これはフィールド絶縁膜とゲートとの間にマスク合せ
ずれが生じてもトランジスタのゲート幅に変化が生じな
いようにするためである。これに対し本発明の設計パタ
ーン（ａｌにおいては、フィールド絶縁膜の端部はゲー
トパターンの内側Ｐ５（すなわちＰ４より内側）にあり
、該コンタクトホール１１は上述したようにトランジス
タＱ２のゲート延長部とトランジスタＱ１のゲート延長
部との間に直接（フィールド絶縁膜を介することなく）
挟まれており、これによりセンスアンプのレイアウトピ
ッチＰが上述したように能動チャネル領域Ｂ内における
ピッチの寸法によって規定することができ、ゲート長Ｌ
Ｇ！を上記（２）式によって規定される寸法にとること
ができる。
ン領域に対するコンタクトホール１１の引き出し方を従
来技術の場合と比較して示すもので（ａｌは本発明の設
計パターン、中）は従来の設計パターンを示す、すなわ
ち従来の設計パターン山）ではゲート領域Ｇ１はフィー
ルド絶縁膜の端部Ｐ１に対して若干の寸法を隔てた点Ｐ
２でゲートがフィールド絶縁膜に乗るようにされていた
。これはフィールド絶縁膜とゲートとの間にマスク合せ
ずれが生じてもトランジスタのゲート幅に変化が生じな
いようにするためである。これに対し本発明の設計パタ
ーン（ａｌにおいては、フィールド絶縁膜の端部はゲー
トパターンの内側Ｐ５（すなわちＰ４より内側）にあり
、該コンタクトホール１１は上述したようにトランジス
タＱ２のゲート延長部とトランジスタＱ１のゲート延長
部との間に直接（フィールド絶縁膜を介することなく）
挟まれており、これによりセンスアンプのレイアウトピ
ッチＰが上述したように能動チャネル領域Ｂ内における
ピッチの寸法によって規定することができ、ゲート長Ｌ
Ｇ！を上記（２）式によって規定される寸法にとること
ができる。
また上記本発明の設計パターン（ａ）においては、上記
Ｐ４からＰ５までの距離をゲート長ＬＧｉ＋よりも必ず
大とすることが必要である。そうでないと、トランジス
タＱ１のドレイン電流は規定のゲート長部分（能動チャ
ネル領域の部分）を流れる以外に、ドレイン・ソース間
の近い２４〜２５間を短絡的に流れてしまうため、この
間に制御不能なパンチスルー等が生じやすいためである
。同様にして２６〜２７間の距離もゲート長ＬＧｔより
大とする。
Ｐ４からＰ５までの距離をゲート長ＬＧｉ＋よりも必ず
大とすることが必要である。そうでないと、トランジス
タＱ１のドレイン電流は規定のゲート長部分（能動チャ
ネル領域の部分）を流れる以外に、ドレイン・ソース間
の近い２４〜２５間を短絡的に流れてしまうため、この
間に制御不能なパンチスルー等が生じやすいためである
。同様にして２６〜２７間の距離もゲート長ＬＧｔより
大とする。
一方、共通ソース領域に設けられるコンタクトホール５
は、第１図に示されるようにフィールド領域によって直
接挟まれるように構成されている。
は、第１図に示されるようにフィールド領域によって直
接挟まれるように構成されている。
これによって１ビット分のセンスアンプ（フリップフロ
ップとして構成される）を構成するトランジスタＱ１お
よびＱ２の各ゲートと共通ソース間に形成される容１ｃ
ＩおよびＣ２を小さくすることができ（それぞれの絶体
値を小さくすることによってそれらの差すなわちアンバ
ランスをも小さくすることができ）、上記フリップフロ
ップ回路の動作におけるアンバランスをなくすことがで
きる。
ップとして構成される）を構成するトランジスタＱ１お
よびＱ２の各ゲートと共通ソース間に形成される容１ｃ
ＩおよびＣ２を小さくすることができ（それぞれの絶体
値を小さくすることによってそれらの差すなわちアンバ
ランスをも小さくすることができ）、上記フリップフロ
ップ回路の動作におけるアンバランスをなくすことがで
きる。
本発明によれば、従来技術による半導体集積回路に比し
て、同一のレイアウトピッチに対しトランジスタのゲー
ト長を十分に長くとることができ、ゲート長の過度の短
縮によるトランジスタ性能の劣化（しきい値のばらつき
などを含む）を防止することができ、特にこれをメモリ
用のセンスアンプに適用した場合、その感度を十分に向
上することができる。
て、同一のレイアウトピッチに対しトランジスタのゲー
ト長を十分に長くとることができ、ゲート長の過度の短
縮によるトランジスタ性能の劣化（しきい値のばらつき
などを含む）を防止することができ、特にこれをメモリ
用のセンスアンプに適用した場合、その感度を十分に向
上することができる。
第１図は、本発明゛の１実施例としての半導体集積回路
の構成を示す図、 第２図（ａｌ、 （ｂ）は、第１図に示される半導体集
積回路の１部の構成を従来技術のものと比較して示す図
、 第３図（ａｌ、 （ｂ）は、従来技術における半導体集
積回路の１例を示す図、 第４図は、第１図および第２図に示される半導体集積回
路の回路接続を示す図である。 （符号の説明） ａ・・・能動チャネルの配列領域、 Ａ、Ｂ、Ｃ・・・活性領域、 Ｑ１〜Ｑ４・・・トランジスタ、 ０１〜４４・・・実効ゲート領域、 １１．３１・・・活性領域Ａ内の各ドレイン領域に対す
るコンタクトホール、 ５・・・活性領域Ａ内の共通ソース領域に対するコンタ
クトホール。
の構成を示す図、 第２図（ａｌ、 （ｂ）は、第１図に示される半導体集
積回路の１部の構成を従来技術のものと比較して示す図
、 第３図（ａｌ、 （ｂ）は、従来技術における半導体集
積回路の１例を示す図、 第４図は、第１図および第２図に示される半導体集積回
路の回路接続を示す図である。 （符号の説明） ａ・・・能動チャネルの配列領域、 Ａ、Ｂ、Ｃ・・・活性領域、 Ｑ１〜Ｑ４・・・トランジスタ、 ０１〜４４・・・実効ゲート領域、 １１．３１・・・活性領域Ａ内の各ドレイン領域に対す
るコンタクトホール、 ５・・・活性領域Ａ内の共通ソース領域に対するコンタ
クトホール。
Claims (1)
- 【特許請求の範囲】 １、複数の列上に繰り返し配置されたトランジスタの能
動チャネルの配列領域外に、該トランジスタのソースお
よびドレイン領域に対するコンタクト部分が形成される
ことを特徴とする半導体集積回路。 ２、該能動チャネルの配列領域から該トランジスタのド
レイン領域が、該トランジスタの実効ゲートの延長部に
直接挟まれるようにして引き出され、更に該延長部に直
接挟まれるようにして形成されたコンタクト部分を介し
て該ドレイン領域に対する配線がなされる、特許請求の
範囲第１項記載の半導体集積回路。 ３、該トランジスタがメモリ用センスアンプの回路要素
として用いられる、特許請求の範囲第１項および第２項
のいづれかに記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188763A JPS6345852A (ja) | 1986-08-13 | 1986-08-13 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61188763A JPS6345852A (ja) | 1986-08-13 | 1986-08-13 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6345852A true JPS6345852A (ja) | 1988-02-26 |
Family
ID=16229345
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61188763A Pending JPS6345852A (ja) | 1986-08-13 | 1986-08-13 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6345852A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783421A (ja) * | 1993-06-28 | 1995-03-28 | Kawasaki Heavy Ind Ltd | 塩化物除去機能を備えた流動層ごみ焼却炉 |
-
1986
- 1986-08-13 JP JP61188763A patent/JPS6345852A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783421A (ja) * | 1993-06-28 | 1995-03-28 | Kawasaki Heavy Ind Ltd | 塩化物除去機能を備えた流動層ごみ焼却炉 |
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