JPS6343354A - 混成集積回路装置 - Google Patents

混成集積回路装置

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Publication number
JPS6343354A
JPS6343354A JP61186344A JP18634486A JPS6343354A JP S6343354 A JPS6343354 A JP S6343354A JP 61186344 A JP61186344 A JP 61186344A JP 18634486 A JP18634486 A JP 18634486A JP S6343354 A JPS6343354 A JP S6343354A
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JP
Japan
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lead frame
wiring board
wires
integrated circuit
island
Prior art date
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Pending
Application number
JP61186344A
Other languages
English (en)
Inventor
Shigemi Nakamura
中村　茂美
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPS6343354A publication Critical patent/JPS6343354A/ja
Pending legal-status Critical Current

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    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、配線基板上に複数の半導体チップを取付け、
リードフレームによｌ−ド付け、樹脂封止全行った樹脂
封止型の混成集積回路装置に関する。
〔従来の技術〕
従来のこの種の混成集積回路装置は、第３図の断面図Ｖ
こ示すように、複数の半導体チップ５が実装された配線
基板１をリードフレームのアイランド１３に接続し、ア
イランド１３の周囲に内端部が集るようＶこ配置された
リードフレームのリード１２の内端部と配線基板の電極
ランドとの間を、接続導線８でもって接続し、接続導線
８を含めて配線基板１３と共に封止）財脂７内Ｖこ封止
されてなるものであった。
〔発明が解決しようとする問題点〕
上述した従来の混成集積回路装置では、金属よシなるリ
ードフレームのアイランドに、ガラスエポキシ等により
構成される配線基板が接着されていた。このような熱膨
張係数の異なる材料が接着される構造では、小型の場合
は問題ないが、混成集積回路の規模が犬きくなシ、外形
寸法が大きくなるにつれて、熱膨張係数の違いによる熱
応力のために、信頌性上充分な性能が期待できなくなる
可能性がある。
〔問題点を解決するための手段〕
本発明の混成集積回路装置は、従来、配線基板を接着し
ていたリードフレームのアイランド部分が除かれている
リードフレームを用いることにより、アイランドと配線
基板の接着構造から生じる従来装置の熱応力に対するア
ンバランスを解消し、より信頼性の高いマルチチップ樹
脂封止凰混成集積回路装置を実現することができる。
〔実施例〕
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の断面図である。第１図にお
いて、１は配線基板、２はリードフレームのリード、３
は配線基板１の電極ランドとリードフレームのリード内
端部との間を接続している接続導線、５は、配線基板１
上に固着され、ワイヤ６によシワイヤボンディングされ
たチップを示す。７は全体を樹脂封止した封止樹脂を示
す。配線基板とリードとの間を接続したワイヤ３は、チ
ップと配線基板を接続したワイヤ６よりも太い金属細線
を使用している。
第２図は、本発明の他の実施例の断面図であり、第１図
では、太いワイヤ３により、リードフレームと配線基板
を機械的に固定していたものに対して、第２図の例は、
配線基板とリードとの間の接続導線８は、チップと配線
基板との間のワイヤ６と同一の直径の金属細線全使用す
るかわりに、リードフレームと配線基板の近接部分をエ
ポキシ系のプリコート樹脂４を塗布することにより、リ
ードフレームと配線基板の固定を行っている。
〔発明の効果〕
以上説明したように本発明は、一般的なリードフレーム
から、配Ｍ基板を固着するアイランド部が除かれたリー
ドフレームを用いることにより、アイランド固着の従来
の熱応力に対するアンバランスが改善され、信頼性の向
上が得られる。また、リードフレームから、大きなアイ
ランドが取除かれているため、リードフレームのコスト
ダウンやさらに、配線基板の接着などの工数節減効果も
得られる。
【図面の簡単な説明】
第１図は本発明の一実施例の断面図、第２図は本発明の
他の実施例の断面図、第３図は従来の樹脂封止型半導体
装置の断面図である。 １・・・・・・配線基板、２．１２・・・・・・リード
フレームのリード、３．８・・・・・・リード接続４線
、４・・・・・・プリコート樹脂、５・・・・・・半纏
体チップ、６・・−・・・チップボンディングワイヤ、
７・・・・・・封止樹脂、１３・・・・・・リードフレ
ームのアイランド。

Claims (1)

    【特許請求の範囲】
  1. 複数の半導体チップがワイヤボンディングにより実装さ
    れた配線基板と、前記配線基板が配置される中央空所を
    残して、この空所の周囲にリード内端部が集るように配
    置された多数のリードをもつリードフレームと、前記リ
    ードフレームの中央空所に配置された前記配線基板の電
    極ランドと前記リード内端部との間を接続する接続導線
    と、前記リード内端部および接続導線ならびに配線基板
    を共に一体に封止した封止樹脂とを含むことを特徴とす
    る混成集積回路装置。
JP61186344A 1986-08-08 1986-08-08 混成集積回路装置 Pending JPS6343354A (ja)

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JP61186344A JPS6343354A (ja) 1986-08-08 1986-08-08 混成集積回路装置

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JP61186344A JPS6343354A (ja) 1986-08-08 1986-08-08 混成集積回路装置

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JPS6343354A true JPS6343354A (ja) 1988-02-24

Family

ID=16186713

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JP61186344A Pending JPS6343354A (ja) 1986-08-08 1986-08-08 混成集積回路装置

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013179205A1 (en) * 2012-05-29 2013-12-05 Visic Technologies Ltd. Semiconductor die package

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5998545A (ja) * 1982-11-26 1984-06-06 Hitachi Ltd 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5998545A (ja) * 1982-11-26 1984-06-06 Hitachi Ltd 半導体装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013179205A1 (en) * 2012-05-29 2013-12-05 Visic Technologies Ltd. Semiconductor die package

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