JPS6341958A - デイジタル信号処理装置 - Google Patents
デイジタル信号処理装置Info
- Publication number
- JPS6341958A JPS6341958A JP18608486A JP18608486A JPS6341958A JP S6341958 A JPS6341958 A JP S6341958A JP 18608486 A JP18608486 A JP 18608486A JP 18608486 A JP18608486 A JP 18608486A JP S6341958 A JPS6341958 A JP S6341958A
- Authority
- JP
- Japan
- Prior art keywords
- address
- error
- rom
- built
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 23
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 abstract description 6
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 8
- 238000004364 calculation method Methods 0.000 description 6
- 235000019800 disodium phosphate Nutrition 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- OFFWOVJBSQMVPI-RMLGOCCBSA-N Kaletra Chemical compound N1([C@@H](C(C)C)C(=O)N[C@H](C[C@H](O)[C@H](CC=2C=CC=CC=2)NC(=O)COC=2C(=CC=CC=2C)C)CC=2C=CC=CC=2)CCCNC1=O.N([C@@H](C(C)C)C(=O)N[C@H](C[C@H](O)[C@H](CC=1C=CC=CC=1)NC(=O)OCC=1SC=NC=1)CC=1C=CC=CC=1)C(=O)N(C)CC1=CSC(C(C)C)=N1 OFFWOVJBSQMVPI-RMLGOCCBSA-N 0.000 description 1
- 239000008186 active pharmaceutical agent Substances 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本願は、内蔵ＲＯＭ以外の実行禁止領域がアドレス指定
されたのを検出して命令レジスタのタイミングと一緒に
エラー信号を発生してプログラム又はデータのエラーを
検出するようにしたディジタル信号処理装置（Ｄｉｇｉ
ｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）を開示す
るものである。
されたのを検出して命令レジスタのタイミングと一緒に
エラー信号を発生してプログラム又はデータのエラーを
検出するようにしたディジタル信号処理装置（Ｄｉｇｉ
ｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）を開示す
るものである。
本発明は、ディジタル信号処理装置に関し、特にそのプ
ログラム・データエラーの検出装置に関するものである
。
ログラム・データエラーの検出装置に関するものである
。
最近、音声信号をディジタル信号化し、様々な処理（フ
ィルタ、等化など）をディジタル処理する第４図に示す
ようなワンチップ化された汎用のディジタル信号処理装
置（以下、ＤＳＰという）が多く開発されて来ている。
ィルタ、等化など）をディジタル処理する第４図に示す
ようなワンチップ化された汎用のディジタル信号処理装
置（以下、ＤＳＰという）が多く開発されて来ている。
これは、内蔵ＲＯＭに格納された命令をシーケンサＳＱ
が一旦ＲＡＭに記憶し、レジスタＲ１及びＲ２を介して
演算回路ＡＬＵで演算を行い、その結果をアキュムレー
タＡＣＬに記憶し、再び演算回路ＡＬＬＪに入力して演
算を行うことを繰り返し行い、演算終了後、人出力制御
回路１０Ｃにより演算結果を出力するものである。
が一旦ＲＡＭに記憶し、レジスタＲ１及びＲ２を介して
演算回路ＡＬＵで演算を行い、その結果をアキュムレー
タＡＣＬに記憶し、再び演算回路ＡＬＬＪに入力して演
算を行うことを繰り返し行い、演算終了後、人出力制御
回路１０Ｃにより演算結果を出力するものである。
このようなりＳＰは普及とともにニーズも広がり、ＤＳ
Ｐの内蔵する命令ＲＯＭが初期にはＩＫワード程度であ
るのに対して最近のＤＳＰでは４にワード程度を内蔵し
ている。
Ｐの内蔵する命令ＲＯＭが初期にはＩＫワード程度であ
るのに対して最近のＤＳＰでは４にワード程度を内蔵し
ている。
しかしながら、将来の用途など拡張性を考！５＞すると
、より大容量の命令ＲＯＭ 領域が必要と考えられる。
、より大容量の命令ＲＯＭ 領域が必要と考えられる。
この大容量のＲＯＭをオンチップ化することは、チップ
サイズ等から現実的でなく、ＤＳＰの外部に大容量のＲ
ＯＭを設けた第５図に示すような構成が考えられる。
サイズ等から現実的でなく、ＤＳＰの外部に大容量のＲ
ＯＭを設けた第５図に示すような構成が考えられる。
第６図は従来からの一触的なりＳＰのシーケンサ部分の
構成を示したもので、プログラムカウンタＰＣで設定さ
れた命令アドレス又はデータテーブル（図示せず）のア
ドレスをＲＯＭアドレスセレクタＲＡＳＥＬで選択し内
１ｉｉＲＯＭから、その選択されたアドレスに対応する
プログラム命令又はデータが読み出される。プログラム
命令の場合は命令レジスタＩＲに一旦記憶して命令を実
行する。データの読み出しの場合には、内＠ＲＯＭから
ＲＯＭデータラ７チＲＤＬを経て出力されて行く、尚、
命令レジスタＩＲは実際には命令の実行の速度の関係か
ら２種類の命令レジスタが用いられる。
構成を示したもので、プログラムカウンタＰＣで設定さ
れた命令アドレス又はデータテーブル（図示せず）のア
ドレスをＲＯＭアドレスセレクタＲＡＳＥＬで選択し内
１ｉｉＲＯＭから、その選択されたアドレスに対応する
プログラム命令又はデータが読み出される。プログラム
命令の場合は命令レジスタＩＲに一旦記憶して命令を実
行する。データの読み出しの場合には、内＠ＲＯＭから
ＲＯＭデータラ７チＲＤＬを経て出力されて行く、尚、
命令レジスタＩＲは実際には命令の実行の速度の関係か
ら２種類の命令レジスタが用いられる。
℃発明が解決しようとする問題点〕
第６図のような構成をとる場合、命令ＲＯＭのアドレス
空間が例えば第５図に示した如く内蔵ＲＯＭの領域より
大きければ、プログラムのミスにより命令ＲＯＭの存在
しない実行禁止領域を実行する可能性が高い。
空間が例えば第５図に示した如く内蔵ＲＯＭの領域より
大きければ、プログラムのミスにより命令ＲＯＭの存在
しない実行禁止領域を実行する可能性が高い。
従って、本発明の目的は、プログラムミスに基づくアド
レスエラーを検出できるディジタル信号処理装置を実現
することである。
レスエラーを検出できるディジタル信号処理装置を実現
することである。
第１図は上記の目的を達成するための本発明に係るディ
ジタル信号処理装置を原理的に示した図で、■は内Ｆａ
ＲＯＭ、２は内蔵ＲＯＭ１以外の実行禁止領域のアドレ
ス指定エラーを検出するエラーアドレス検出手段、３は
内蔵ＲＯＭＩから出力されるプログラム命令又はデータ
を一旦記憶する記憶手段、４は記憶手段３の出力タイミ
ングに合わせてエラーアドレス検出手段２のエラー検出
信号を出力するエラー信号出力手段である。
ジタル信号処理装置を原理的に示した図で、■は内Ｆａ
ＲＯＭ、２は内蔵ＲＯＭ１以外の実行禁止領域のアドレ
ス指定エラーを検出するエラーアドレス検出手段、３は
内蔵ＲＯＭＩから出力されるプログラム命令又はデータ
を一旦記憶する記憶手段、４は記憶手段３の出力タイミ
ングに合わせてエラーアドレス検出手段２のエラー検出
信号を出力するエラー信号出力手段である。
第１図において、内ＦｇｔＲＯＭ１に人力されるアドレ
ス４８号にはプログラムアドレスとデータアドレスとが
あり、これらのアドレス信号が内蔵ＲＯＭ１以外の実行
禁止領域をアドレス指定して来た時、エラーアドレス検
出手段２がこれを検出し、内蔵ＲＯＭＩからのプログラ
ム命令又はデータを一旦記ｉｔス“る記憶手段３が出力
するタイミングでエラー信号出力手段４がエラーアドレ
ス検出手段２からのエラー検出信号を出力することによ
り、プログラムエラー又はデータエラーを検出すること
ができる。
ス４８号にはプログラムアドレスとデータアドレスとが
あり、これらのアドレス信号が内蔵ＲＯＭ１以外の実行
禁止領域をアドレス指定して来た時、エラーアドレス検
出手段２がこれを検出し、内蔵ＲＯＭＩからのプログラ
ム命令又はデータを一旦記ｉｔス“る記憶手段３が出力
するタイミングでエラー信号出力手段４がエラーアドレ
ス検出手段２からのエラー検出信号を出力することによ
り、プログラムエラー又はデータエラーを検出すること
ができる。
以下、本発明のディジタル信号処理装置を第２図に示し
たシーケンサ部分の一実施例に沿って説明する。
たシーケンサ部分の一実施例に沿って説明する。
第２図において、第１図に示した本発明のディジタル信
号処理装置のうち、記憶手段３は命令レジスタ＜ＩＲ）
３１とＲＯＭデータラッチ３２とを含んでおり、エラー
信号出力手段４はフリップフロップ４１と４２を含んで
いる。このうちフリップフロップ４１は命令レジスタ３
１の出力クロックタイミング信号を自己のクロックタイ
ミングとしており、フリップフロップ４２はＲＯＭデー
タラッチの出力クロックタイミング信号を自己のクロッ
クタイミングとしている。尚、５は第５図と同様のプロ
グラムカウンタ（ＰＣ） 、６はＲＯＭアドレスセレク
タ（ＲＡＳＥＬ）である。
号処理装置のうち、記憶手段３は命令レジスタ＜ＩＲ）
３１とＲＯＭデータラッチ３２とを含んでおり、エラー
信号出力手段４はフリップフロップ４１と４２を含んで
いる。このうちフリップフロップ４１は命令レジスタ３
１の出力クロックタイミング信号を自己のクロックタイ
ミングとしており、フリップフロップ４２はＲＯＭデー
タラッチの出力クロックタイミング信号を自己のクロッ
クタイミングとしている。尚、５は第５図と同様のプロ
グラムカウンタ（ＰＣ） 、６はＲＯＭアドレスセレク
タ（ＲＡＳＥＬ）である。
次に第２図に示した実施例の動作を説明する。
尚、この実施例においても第６図の従来例と同様に、プ
ログラムカウンタ５が１６ビツトで内蔵ＲＯＭ １が４
にワードの場合について説明する。従って、プログラム
カウンタ５が１６ビツトのため、空間としては６４にワ
ードあるが、内蔵されているＲ ＯＭ １は４にワード
であるため実行禁止領域が存在することになる。本発明
では、この領域を実行しようとしたり、この領域をデー
タ領域としてアクセスしたことを検出するものである。
ログラムカウンタ５が１６ビツトで内蔵ＲＯＭ １が４
にワードの場合について説明する。従って、プログラム
カウンタ５が１６ビツトのため、空間としては６４にワ
ードあるが、内蔵されているＲ ＯＭ １は４にワード
であるため実行禁止領域が存在することになる。本発明
では、この領域を実行しようとしたり、この領域をデー
タ領域としてアクセスしたことを検出するものである。
まず、プログラムカウンタ５で設定された命令アドレス
又はデータテーブル（図示せず）のアドレスをＲＯＭア
ドレスセレクタ６で選択し内蔵ＲＯＭＩから、その選択
されたアドレスに対応するプログラム命令又はデータが
読み出される。このとき同時にエラーアドレス検出手段
２もセレクタ６からの出力アドレス信号を入力し、その
アドレスが第４図に示す内蔵ＲＯＭの４にワード内アド
レス（００００〜０ＦＦＦ）に在れば正常と認め、アド
レスが１０００−ＦＦＦＦのとき実行禁止領域をしてい
るとしてエラー検出信号を発生する。
又はデータテーブル（図示せず）のアドレスをＲＯＭア
ドレスセレクタ６で選択し内蔵ＲＯＭＩから、その選択
されたアドレスに対応するプログラム命令又はデータが
読み出される。このとき同時にエラーアドレス検出手段
２もセレクタ６からの出力アドレス信号を入力し、その
アドレスが第４図に示す内蔵ＲＯＭの４にワード内アド
レス（００００〜０ＦＦＦ）に在れば正常と認め、アド
レスが１０００−ＦＦＦＦのとき実行禁止領域をしてい
るとしてエラー検出信号を発生する。
このエラーアドレス検出手段２としては、第３図に示す
ようにセレクタ６の出力（１６ビノト）のうちの最上位
４ビツトの１２〜１５ビツトを入力するオアゲート２０
で構成することができる。
ようにセレクタ６の出力（１６ビノト）のうちの最上位
４ビツトの１２〜１５ビツトを入力するオアゲート２０
で構成することができる。
即ち、内ｉａＲＯＭの４にワードの最後のアドレス０Ｆ
ＦＦを１つでも越えた場合にはアンドゲート２０の出力
が“ｌ”になりアドレスエラーを知らせることができる
。
ＦＦを１つでも越えた場合にはアンドゲート２０の出力
が“ｌ”になりアドレスエラーを知らせることができる
。
セレクタ６の出力がプログラム命令の場合は命令レジス
タ３１に一旦記憶して命令を実行する。
タ３１に一旦記憶して命令を実行する。
データの読み出しの場合には、内蔵ＲＯＭＩからＲＯＭ
データラフチ３２を経てデータが出力されて行く。この
場合、命令レジスタ３１では実際にはパイプライン構成
の命令レジスタ（通常２個の命令レジスタから成る）を
用いるので途中段の命令レジスタでルックアヘッドが行
われアドレス０ＦＦＦを一旦越えることがあるため最終
段の命令レジスタでアドレス０ＦＦＦを越えていなけれ
ばプログラムの誤りはないとして最終段の命令レジスタ
での実行タイミングでエラーアドレス検出手段２のプロ
グラムエラー検出信号をプログラムエラーとして出力す
る。また、ＲＯＭデータラフチ３２では、データを出力
するタイミングでエラーアドレス検出手段２のデータエ
ラー検出信号を出力することとなる。
データラフチ３２を経てデータが出力されて行く。この
場合、命令レジスタ３１では実際にはパイプライン構成
の命令レジスタ（通常２個の命令レジスタから成る）を
用いるので途中段の命令レジスタでルックアヘッドが行
われアドレス０ＦＦＦを一旦越えることがあるため最終
段の命令レジスタでアドレス０ＦＦＦを越えていなけれ
ばプログラムの誤りはないとして最終段の命令レジスタ
での実行タイミングでエラーアドレス検出手段２のプロ
グラムエラー検出信号をプログラムエラーとして出力す
る。また、ＲＯＭデータラフチ３２では、データを出力
するタイミングでエラーアドレス検出手段２のデータエ
ラー検出信号を出力することとなる。
以上のように、本発明のディジタル信号処理装置によれ
ば、内蔵ＲＯＭ以外の実行禁止領域をアドレス指定して
来た時、これを検出するとともにその検出信号を命令又
はデータ出力のタイミングに合わせて出力させたので、
特に内蔵する命令ＲＯＭ？＋１域が命令アドレス空間よ
り狭い場合に発生しやすいプログラムの実行ミスを確実
に防止することができるという効果が得られる。
ば、内蔵ＲＯＭ以外の実行禁止領域をアドレス指定して
来た時、これを検出するとともにその検出信号を命令又
はデータ出力のタイミングに合わせて出力させたので、
特に内蔵する命令ＲＯＭ？＋１域が命令アドレス空間よ
り狭い場合に発生しやすいプログラムの実行ミスを確実
に防止することができるという効果が得られる。
第１図は本発明に係るディジタル信号処理装置（ＤＳＰ
）を示す原理図、 第２図は本発明のディジタル信号処理装置の一実施例を
示す図、 第３図は第２図に示したエラーアドレス検出手段の一実
施例を示す図、 第４図はディジタル信号処理装置の一般的な構成を示す
図、 第５図はディジタル信号処理装置のアドレス空間を示し
た図、 第６図はディジタル信号処理装置に用いられるンーケン
サの従来の構成を示す図、である。 第１図及び第２図において、 １は内１ｉＲＯＭ。 ２はエラーアドレス検出手段、 ３は記憶手段、 ４はエラー信号出力手段、 ３１は命令レジスタ１ ．３２はＲＯＭデータラッチ、 ４１．４２はフリップフロップ、である。 尚、図中、同一符号は同−又は相当部分を示す。 特 許出願人 富 士 通 株式会社代理人弁理士
森 １）寛 （外１名）本発明［こ係るＤＳｐの厚埋
図 第１図 本発明に・係るＤＳＰの一笑昔分Ｊ萩示引ヌ党２区 ＤＳＰの一最約祷成乏ボす団 第４図
）を示す原理図、 第２図は本発明のディジタル信号処理装置の一実施例を
示す図、 第３図は第２図に示したエラーアドレス検出手段の一実
施例を示す図、 第４図はディジタル信号処理装置の一般的な構成を示す
図、 第５図はディジタル信号処理装置のアドレス空間を示し
た図、 第６図はディジタル信号処理装置に用いられるンーケン
サの従来の構成を示す図、である。 第１図及び第２図において、 １は内１ｉＲＯＭ。 ２はエラーアドレス検出手段、 ３は記憶手段、 ４はエラー信号出力手段、 ３１は命令レジスタ１ ．３２はＲＯＭデータラッチ、 ４１．４２はフリップフロップ、である。 尚、図中、同一符号は同−又は相当部分を示す。 特 許出願人 富 士 通 株式会社代理人弁理士
森 １）寛 （外１名）本発明［こ係るＤＳｐの厚埋
図 第１図 本発明に・係るＤＳＰの一笑昔分Ｊ萩示引ヌ党２区 ＤＳＰの一最約祷成乏ボす団 第４図
Claims (4)
- （１）内蔵ＲＯＭ（１）への内蔵ＲＯＭ（１）以外の実
行禁止領域のアドレス信号を検出するエラーアドレス検
出手段（２）と、 前記内蔵ＲＯＭ（１）から出力されるプログラム命令又
はデータを一旦記憶する記憶手段（３）と、 前記記憶手段（３）の出力タイミング信号に合わせて前
記エラーアドレス検出手段（２）のエラー検出信号を出
力するエラー信号出力手段（４）と、 を備えたことを特徴とするディジタル信号処理装置。 - （２）前記エラーアドレス検出手段（２）はプログラム
エラー及びデータエラーのいずれをも検出するものであ
る特許請求の範囲第１項記載のディジタル信号処理装置
。 - （３）前記記憶手段（３）が、命令レジスタ（３１）及
びＲＯＭデータラッチ（３２）を含んでいる特許請求の
範囲第１項記載のディジタル信号処理装置。 - （４）前記エラー信号出力手段（４）が、前記命令レジ
スタ（３１）の出力タイミングと一致したフリップフロ
ップ（４１）と、前記ＲＯＭデータラッチ（３２）の出
力タイミングと一致したフリップフロップ（４２）と、
で構成されている特許請求の範囲第１項記載のディジタ
ル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18608486A JPS6341958A (ja) | 1986-08-07 | 1986-08-07 | デイジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18608486A JPS6341958A (ja) | 1986-08-07 | 1986-08-07 | デイジタル信号処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6341958A true JPS6341958A (ja) | 1988-02-23 |
Family
ID=16182096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18608486A Pending JPS6341958A (ja) | 1986-08-07 | 1986-08-07 | デイジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6341958A (ja) |
-
1986
- 1986-08-07 JP JP18608486A patent/JPS6341958A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5704039A (en) | Mask programmable security system for a data processor and method therefor | |
| EP0316904A2 (en) | Arithmetic processor performing mask and trap operations for exceptions | |
| JPH0769791B2 (ja) | マイクロプロセッサ | |
| JPH0342732A (ja) | 半導体集積回路 | |
| JPS63116236A (ja) | 情報処理装置 | |
| JPS6341958A (ja) | デイジタル信号処理装置 | |
| US5586336A (en) | Microcomputer capable of monitoring internal resources from external | |
| JPS63226735A (ja) | レジスタ回路 | |
| JPS6029980B2 (ja) | テスト・モ−ド設定機能をもつワンチツプ・マイクロ・コンピユ−タ | |
| JPS61500992A (ja) | コンピュ−タシステムにおける、またはそれに関する改良 | |
| JP2721611B2 (ja) | プログラマブルコントローラ | |
| JPS62279438A (ja) | トレ−ス回路 | |
| JPH09106359A (ja) | 半導体集積回路 | |
| JPS6111493B2 (ja) | ||
| JP2004185060A (ja) | マイクロコンピュータ | |
| JP2903601B2 (ja) | Ｒｏｍ内蔵マイクロコンピュータ | |
| JPH0721142A (ja) | １チップマイクロコンピュータ | |
| JP2697772B2 (ja) | 情報処理装置 | |
| JPH05101203A (ja) | マイクロ・プロセツサ | |
| JPH07105171A (ja) | データ処理装置 | |
| JPS6226738B2 (ja) | ||
| JPS6091461A (ja) | マイクロプロセツサのデ−タアドレス空間拡張装置 | |
| JPH0362183A (ja) | 半導体集積回路及びそれを用いたデータ処理システム | |
| JPH0646387B2 (ja) | マイクロコンピユ−タ | |
| JPS6146857B2 (ja) |