JPS6341069A - 半導体装置のリ−ク防止方法 - Google Patents
半導体装置のリ−ク防止方法Info
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- JPS6341069A JPS6341069A JP61185483A JP18548386A JPS6341069A JP S6341069 A JPS6341069 A JP S6341069A JP 61185483 A JP61185483 A JP 61185483A JP 18548386 A JP18548386 A JP 18548386A JP S6341069 A JPS6341069 A JP S6341069A
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- Japan
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- memory cell
- semiconductor device
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- negative voltage
- gate electrode
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
主業上坐皿且分立
本発明は半導体装置のリーク防止方法に関し、詳しくは
ダイナミックＲＡＭのホールド不良対策に好適なリーク
防止方法に関する。
ダイナミックＲＡＭのホールド不良対策に好適なリーク
防止方法に関する。
皿来夏技血
例えば、電子計算機の主記憶装置のような多容量システ
ムからパーソナルコンピュータ等の小容量システムまで
広範囲に亘って使用されるメモリ素子として、ＭＯＳダ
イナミックＲＡＭがある。このＭＯＳダイナミックＲＡ
Ｍは、容量に蓄積された電荷の有無によって情報を記憶
保持するメモリセル構造を採用しており、情報保持のた
め、一定時間内に記憶再生動作〔リフレッシュ動作〕を
必要とする。しかし、１ビット当りの素子数が少ないた
め、高集積化、低消費電力化が実現容易な点で賞月され
ている。
ムからパーソナルコンピュータ等の小容量システムまで
広範囲に亘って使用されるメモリ素子として、ＭＯＳダ
イナミックＲＡＭがある。このＭＯＳダイナミックＲＡ
Ｍは、容量に蓄積された電荷の有無によって情報を記憶
保持するメモリセル構造を採用しており、情報保持のた
め、一定時間内に記憶再生動作〔リフレッシュ動作〕を
必要とする。しかし、１ビット当りの素子数が少ないた
め、高集積化、低消費電力化が実現容易な点で賞月され
ている。
以下、上記ＭＯＳダイナミックＲＡＭの具体例として、
ｎチャネルＭＯＳＩＣのメモリセル構造を第２図に示し
、その等価回路を第３図に示して説明する。同図におい
て、（１）はＰ型のシリコン基板、（２）は該基板（１
）上にゲート酸化膜（３）を介して形成されたポリシリ
コン膜からなるゲート、（４）は上記基板（１）上のメ
モリセル間に形成されたフィールド酸化膜で、このフィ
ールド酸化膜（４）によるＬＯＧＯ３構造で、メモリセ
ルの耐圧向上を図っている、（５）は上記ゲート（２）
の近傍の基板（１）上に、リン等のｎ型不純物を選択拡
散して形成したドレイン領域、（６）はゲート（２）近
傍でドレイン領域（５）と対向する基ｉ （１）上に、
咳基板（１）よりも高濃度のＰ＋型不純物を選択拡散し
て形成したＰ＋拡散領域、（７）はこのＰ＋拡散領域（
６）に基板（１）と逆タイプのｎ型不純物を選択拡散し
て形成したソース領域、（８）は基板（１）のソース領
域（７）上にゲート酸化膜（３）を介して形成されたポ
リシリコン層、（９）は上記ゲート（２）及びポリシリ
コン層（８）上に形成された眉間酸化膜、（１０）
（１１）は眉間酸化Ｉｎ？ （９）の、ゲート（２）及
びドレイン領域（５）と対応する位置をエツチング等に
より窓明けし、その窓明は部分に形成したＡｊ蒸着膜等
からなるゲート及びドレイン電極である。
ｎチャネルＭＯＳＩＣのメモリセル構造を第２図に示し
、その等価回路を第３図に示して説明する。同図におい
て、（１）はＰ型のシリコン基板、（２）は該基板（１
）上にゲート酸化膜（３）を介して形成されたポリシリ
コン膜からなるゲート、（４）は上記基板（１）上のメ
モリセル間に形成されたフィールド酸化膜で、このフィ
ールド酸化膜（４）によるＬＯＧＯ３構造で、メモリセ
ルの耐圧向上を図っている、（５）は上記ゲート（２）
の近傍の基板（１）上に、リン等のｎ型不純物を選択拡
散して形成したドレイン領域、（６）はゲート（２）近
傍でドレイン領域（５）と対向する基ｉ （１）上に、
咳基板（１）よりも高濃度のＰ＋型不純物を選択拡散し
て形成したＰ＋拡散領域、（７）はこのＰ＋拡散領域（
６）に基板（１）と逆タイプのｎ型不純物を選択拡散し
て形成したソース領域、（８）は基板（１）のソース領
域（７）上にゲート酸化膜（３）を介して形成されたポ
リシリコン層、（９）は上記ゲート（２）及びポリシリ
コン層（８）上に形成された眉間酸化膜、（１０）
（１１）は眉間酸化Ｉｎ？ （９）の、ゲート（２）及
びドレイン領域（５）と対応する位置をエツチング等に
より窓明けし、その窓明は部分に形成したＡｊ蒸着膜等
からなるゲート及びドレイン電極である。
上記ｎチャネルＭＯＳＩＣのメモリセル（１２）は、Ｍ
ＯＳトランジスタＴｒと後述の容量素子Ｃｔ、Ｃ２から
なる。第３図に示す容量素子ｃ１は、ソース領域（７）
と、該ソース領域（７）にゲート酸化膜（３）を介して
対向するポリシリコン層（８）とで構成され、更にメモ
リセル（１２）のＮＩＲ容量を増大させるための容量素
子Ｃ２は、Ｐ＋拡散領域（６）とｎ型のソース領＠（７
）とでその間に空乏層を形成することにより構成されて
旧−Ｃ構造を形成する。通常、容量素子Ｃ１のポリシリ
コン層（８）は接地され、容量素子Ｃ２のＰ４拡散領域
（６）は負電圧が印加された状態に設定される。
ＯＳトランジスタＴｒと後述の容量素子Ｃｔ、Ｃ２から
なる。第３図に示す容量素子ｃ１は、ソース領域（７）
と、該ソース領域（７）にゲート酸化膜（３）を介して
対向するポリシリコン層（８）とで構成され、更にメモ
リセル（１２）のＮＩＲ容量を増大させるための容量素
子Ｃ２は、Ｐ＋拡散領域（６）とｎ型のソース領＠（７
）とでその間に空乏層を形成することにより構成されて
旧−Ｃ構造を形成する。通常、容量素子Ｃ１のポリシリ
コン層（８）は接地され、容量素子Ｃ２のＰ４拡散領域
（６）は負電圧が印加された状態に設定される。
このｎチャネルＭＯＳＩＣのメモリセル（１２）では、
ドレイン電極（１１）に所定の電圧を印加してメモリセ
ル（１２）をプリチャージした上で、ゲート（２）をＯ
Ｎすることによりソース領域（７）とポリシリコンＮ（
８）及びＰ＋拡散領域（６）からなる容量素子ｃ、、Ｃ
２に電荷を蓄積してメモリセル（１２）に所望の情報を
記憶させる。
ドレイン電極（１１）に所定の電圧を印加してメモリセ
ル（１２）をプリチャージした上で、ゲート（２）をＯ
Ｎすることによりソース領域（７）とポリシリコンＮ（
８）及びＰ＋拡散領域（６）からなる容量素子ｃ、、Ｃ
２に電荷を蓄積してメモリセル（１２）に所望の情報を
記憶させる。
（η゛ る８陳
ところで、上記ＭＯＳダイナミックＲＡＭのメモリセル
（１２）では、容量素子Ｃ，，Ｃ，に電荷を蓄積するこ
とにより情報を記憶保持するが、ゲート（２）をＯＦＦ
状態にして０電位に設定したメモリセル（１２）の保持
状態では、蓄積された電荷が時間経過と共に減少して記
憶内容が失われる。このようなホールド不良は、接合リ
ーク電流やトランジスタリーク電流による電荷の移動が
原因であり、特にソース領域（７）に蓄積された電荷が
、チャネルを介してドレイン領域（５）に移動するＳ−
０間リーク電流が大きな比重を占めている。上述したホ
ールド不良の対策としては、一定時間経過後に前記ゲー
ト（２）をＯＮ状態にし、情報の記憶再生動作〔リフレ
ッシュ動作〕を行って記憶内容を保持する必要がある。
（１２）では、容量素子Ｃ，，Ｃ，に電荷を蓄積するこ
とにより情報を記憶保持するが、ゲート（２）をＯＦＦ
状態にして０電位に設定したメモリセル（１２）の保持
状態では、蓄積された電荷が時間経過と共に減少して記
憶内容が失われる。このようなホールド不良は、接合リ
ーク電流やトランジスタリーク電流による電荷の移動が
原因であり、特にソース領域（７）に蓄積された電荷が
、チャネルを介してドレイン領域（５）に移動するＳ−
０間リーク電流が大きな比重を占めている。上述したホ
ールド不良の対策としては、一定時間経過後に前記ゲー
ト（２）をＯＮ状態にし、情報の記憶再生動作〔リフレ
ッシュ動作〕を行って記憶内容を保持する必要がある。
そこで本発明の目的は、メモリセルへの情報の書込み後
、リフレッシュ時までのメモリセル保持状態の期間で、
前記Ｓ−Ｄ間リークを防止することにある。
、リフレッシュ時までのメモリセル保持状態の期間で、
前記Ｓ−Ｄ間リークを防止することにある。
ロ ” るための
本発明は前記問題点に鑑みて提案されたもので、上記目
的を達成するための技術的手段は一導電型半導体基板上
に他導電型不純物を選択拡散してＭＯＳ型半導体素子を
形成すると共に、この素子形−底領域に容′Ｉｉ素子を
形成して組込んだメモリセル構造の半導体装置における
リーク防止方法であって、上記半導体装置のリフレッシ
ュ前のメモリセル保持期間に、半導体素子のゲート電極
にマイナス電圧を印加するようにしたことである。
的を達成するための技術的手段は一導電型半導体基板上
に他導電型不純物を選択拡散してＭＯＳ型半導体素子を
形成すると共に、この素子形−底領域に容′Ｉｉ素子を
形成して組込んだメモリセル構造の半導体装置における
リーク防止方法であって、上記半導体装置のリフレッシ
ュ前のメモリセル保持期間に、半導体素子のゲート電極
にマイナス電圧を印加するようにしたことである。
皿
本発明方法によれば、メモリセル保持期間にゲート電極
にマイナス電圧を印加するようにしたから、容量素子に
蓄積された電荷が移動するのをｆ１極的に抑制してメモ
リセルでの記憶内容の保持性を向上させる。
にマイナス電圧を印加するようにしたから、容量素子に
蓄積された電荷が移動するのをｆ１極的に抑制してメモ
リセルでの記憶内容の保持性を向上させる。
皇見遡
本発明方法の一実施例を第１図を参照しながら説明する
。第１図はＭＯＳダイナミックＲＡＭの具体例としての
、ｎチャネルＭＯＳＩＣのメモリセル構造を示す断面図
で、これは第２図に示す従来装置と同一構造であり、同
一部分には同一参照符号を付してその説明は省略する。
。第１図はＭＯＳダイナミックＲＡＭの具体例としての
、ｎチャネルＭＯＳＩＣのメモリセル構造を示す断面図
で、これは第２図に示す従来装置と同一構造であり、同
一部分には同一参照符号を付してその説明は省略する。
本発明方法の特徴は、メモリセル（１２）の保持期間に
おけるゲート電極（１０）への電圧印加方法にある。
おけるゲート電極（１０）への電圧印加方法にある。
上記メモリセル（１２）への情報の書込み時には、ドレ
イン電極（１１）に所定の電圧を印加してメモリセル（
１２）をプリチャージした上で、ゲート（２）をＯＮす
ることによりソース領域（７）とポリシリコン層（８）
とからなるＭ ＯＳ容量の容量素子ＣＩ、上記ソース領
域（７）とＰ＋拡散領域（６）とからなる接合容置の容
量素子Ｃ２に負電荷を蓄積してメモリセル（１２）に所
望の情報を記憶させる。
イン電極（１１）に所定の電圧を印加してメモリセル（
１２）をプリチャージした上で、ゲート（２）をＯＮす
ることによりソース領域（７）とポリシリコン層（８）
とからなるＭ ＯＳ容量の容量素子ＣＩ、上記ソース領
域（７）とＰ＋拡散領域（６）とからなる接合容置の容
量素子Ｃ２に負電荷を蓄積してメモリセル（１２）に所
望の情報を記憶させる。
上記メモリセル（１２）の情ｆ［Ｆ込み後、リフレッシ
ュ動作時までのメモリセル保持状態の期間に、ゲーＩ−
電極（１０）にマイナス電圧を印加する。これによりソ
ースｍ域（７）とドレイン領域（５）間の基板表面近傍
に形成されるチャネルにホール〔正孔〕が蓄留され、上
記ソース領域（７）とドレイン領域ｔ域（５）間が非４
通状態となる。更にｎ型のソース領域（７）とゲート（
２）とにおける電子同士が反発し合うので、Ｓ−Ｄ間で
のリーク電流が流れ難くなる。
ュ動作時までのメモリセル保持状態の期間に、ゲーＩ−
電極（１０）にマイナス電圧を印加する。これによりソ
ースｍ域（７）とドレイン領域（５）間の基板表面近傍
に形成されるチャネルにホール〔正孔〕が蓄留され、上
記ソース領域（７）とドレイン領域ｔ域（５）間が非４
通状態となる。更にｎ型のソース領域（７）とゲート（
２）とにおける電子同士が反発し合うので、Ｓ−Ｄ間で
のリーク電流が流れ難くなる。
衾皿夏班来
本発明方法によれば、メモリセルの保持期間にゲート電
極にマイナス電圧を印加するようにしたから、半導体素
子でのリークを未然に防止することができ、容量素子に
蓄積された電荷の移動を回避することが可能となってメ
モリセルの記憶内容が保持できる。これにより半導体装
置が誤動作することなく、信頼性の高い半導体装置を提
供することが実現容易となる。
極にマイナス電圧を印加するようにしたから、半導体素
子でのリークを未然に防止することができ、容量素子に
蓄積された電荷の移動を回避することが可能となってメ
モリセルの記憶内容が保持できる。これにより半導体装
置が誤動作することなく、信頼性の高い半導体装置を提
供することが実現容易となる。
第１図は本発明方法の一実旌装置例を示す断面図、第２
図は従来方法を説明するためのＭＯＳダイナミックＲＡ
Ｍの一例を示す断面図、第３図は第２図装置の等価回路
図である。 （１） −半導体基板、（１０） −ゲート電極、（１
２）・・−・メモリセル、 ｃ、、ｃ２−容量素子、Ｔ
ｒ−Ｍ ＯＳ型半導体素子。
図は従来方法を説明するためのＭＯＳダイナミックＲＡ
Ｍの一例を示す断面図、第３図は第２図装置の等価回路
図である。 （１） −半導体基板、（１０） −ゲート電極、（１
２）・・−・メモリセル、 ｃ、、ｃ２−容量素子、Ｔ
ｒ−Ｍ ＯＳ型半導体素子。
Claims (1)
- （１）一導電型半導体基板上に他導電型不純物を選択拡
散してＭＯＳ型半導体素子を形成すると共に、この素子
形成領域に容量素子を形成して組込んだメモリセル構造
の半導体装置におけるリーク防止方法であって、 上記半導体装置のリフレッシュ前のメモリセル保持期間
に、半導体素子のゲート電極にマイナス電圧を印加する
ようにしたことを特徴とする半導体装置のリーク防止方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185483A JPS6341069A (ja) | 1986-08-07 | 1986-08-07 | 半導体装置のリ−ク防止方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61185483A JPS6341069A (ja) | 1986-08-07 | 1986-08-07 | 半導体装置のリ−ク防止方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6341069A true JPS6341069A (ja) | 1988-02-22 |
Family
ID=16171552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61185483A Pending JPS6341069A (ja) | 1986-08-07 | 1986-08-07 | 半導体装置のリ−ク防止方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6341069A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522357B2 (en) * | 1997-09-30 | 2003-02-18 | Intel Corporation | Method and apparatus for increasing retention time in image sensors having an electronic shutter |
-
1986
- 1986-08-07 JP JP61185483A patent/JPS6341069A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6522357B2 (en) * | 1997-09-30 | 2003-02-18 | Intel Corporation | Method and apparatus for increasing retention time in image sensors having an electronic shutter |
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