JPS6340381B2 - - Google Patents
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- Publication number
- JPS6340381B2 JPS6340381B2 JP55139596A JP13959680A JPS6340381B2 JP S6340381 B2 JPS6340381 B2 JP S6340381B2 JP 55139596 A JP55139596 A JP 55139596A JP 13959680 A JP13959680 A JP 13959680A JP S6340381 B2 JPS6340381 B2 JP S6340381B2
- Authority
- JP
- Japan
- Prior art keywords
- bits
- bit
- bit pattern
- encrypted
- clocks
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 15
- 238000006243 chemical reaction Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 description 9
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- 238000010586 diagram Methods 0.000 description 2
- 101100354390 Arabidopsis thaliana PUB46 gene Proteins 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/06—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols the encryption apparatus using shift registers or memories for block-wise or stream coding, e.g. DES systems or RC4; Hash functions; Pseudorandom sequence generators
- H04L9/065—Encryption by serially and continuously modifying data stream elements, e.g. stream cipher systems, RC4, SEAL or A5/3
Landscapes
- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
Description
本発明は、PCM信号などのデイジタル情報の
伝送ないしは蓄積に於て、伝送ないしは蓄積媒体
上での情報の秘密を保持するための暗号化伝送装
置に関する。 以下、説明の使のため、デイジタル情報の伝送
の場合について説明する。 従来このような暗号化装置としては、1977年米
国連邦政府商務省標準局で制定されたいわゆる
DES（Data Encryption Standard）〔“Data
Encryptio Standard”、Federal Informatinn
Processing Standards Publication46（FIPS
PUB46）、National Bureav of Standerds
（NBS）、U.S.Department of Commerce以下文
献１とする〕を用いる方法が知られている。 DESにおいては、64ビツトの情報データが実
質56ビツトのキーの指定により、他の64ビツトの
暗号化されたデータに変換される。その変換の仕
方については、文献１に詳細に記されているが、
16段階の類似の変換の積重ねから成る。 そのため、暗号化に要する時間が大きく、また
どんな使い方をするにしろ64ビツトの同期をとら
なければならないという欠点を有していた。 一方、従来のデータ伝送等に於ては、主にスペ
クトラム制御などの目的で、送信データ列をスク
ランブルし、受信側ではその逆変換を行なう方式
が昔から実施されているが、その際のスクランブ
ラーとしては、いわゆるＭ系列発生器を利用した
ものがよく使われてきた。このようなスクランブ
ラーを暗号用符号器として、利用する手法も従来
考えられてはきたが、この方式は次のような２つ
の欠点を有していることがよく知られている。 一つは、符号器内のシフトレジスタの段数をｋ
としたとき、2kビツトの暗号化されたデータを
知ることによつて符号器の構成が分かつてしまう
こと、つまり暗号解読が容易であること、もう一
つは、段数ｋに対し、とり得る符号器の構成数が
少なすぎるため、暗号用のキーの数が少なすぎる
ことである。 本発明の目的は、上述の従来の暗号方式の欠点
を除去して暗号化に要する時間が少なく、同期用
の余分なビツトを必要とせず、暗号用のキーの数
が十分にとれ、暗号解読もある程度困難な暗号化
伝送装置を提案することにある。 本発明によれば、上記目的は次のような方式に
従うことによつて達成される。すなわち、送信側
においては、入力情報ビツトと、後記第１のビツ
トもしくは複数ビツトとの２を法とした加算結果
を暗号化されたビツトとして、伝送ないしは蓄積
媒体上に送り出すと共に該暗号化されたビツトを
一定クロツク数の間保持し、更に各時点で保持さ
れている該一定クロツク数分のビツトから成るビ
ツトパターンをあらかじめ定められた符号パター
ンに応じて、該ビツトパターンに対応した前記第
１のビツトもしくは複数ビツトに変換することを
特徴とし、受信側においては、上記暗号化された
ビツトを受信再生した受信ビツトを上記一定クロ
ツク数の間保持し、更に各時点で、保持されてい
る該一定クロツク数分のビツトから成るビツトパ
ターンに対し、上記あらかじめ定められた符号パ
ターンに応じた変換と同一の変換を施すことによ
つて、第1′のビツトもしくは複数ビツトを得、上
記受信ビツトと該第1′のビツトもしくは複数ビツ
トとの２を法とした加算結果を、復号された情報
ビツトとして再生すること暗号化方式である。次
に図面を参照して、本発明を詳細に説明する。第
１図は本発明の一実施例のブロツク図で、第２図
および第３図は、それぞれ、第１図における暗号
化装置および暗号復号化装置のより具体的な一構
成例を示す。 第１図により、暗号化装置１について説明す
る。入力ライン２より入力された入力ビツト列
は、帰還ライン３を介して供給されるビツト列も
しくは複数ビツト列と共に２を法とした加算回路
４に供給され、暗号化される。該暗号化されたビ
ツト列は、ライン５を介して伝送路８に送り出さ
れると共に、シフトレジスタ６へ供給され一定ク
ロツク数の間保持されるシフトレジスタの段数を
ｋとすれば、ｋビツト列が各時点で保持されてい
ることになる。該ｋビツトは、ビツトパターン変
換器７によつて１ビツトもしくは複数ビツトに変
換され該１ビツトもしくは複数ビツトが前記加算
回路４に供給される。 この際、該シフトレジスタに保持されているｋ
ビツトを、（V0、V1、V2、………、Vk−１）と
し、これを２進数としてみた時の値をｉ（＝V0＋
V1・２＋V2・22＋………＋Vk-1・2k-1）とすれ
ば、前もつて定められた長さＮ＝2kの、１つもし
くは複数個の符号パターンの各番目のビツトが変
換後のビツトとなるように定めてある。 例えば、ｋ＝３の時、長さ23＝８の２つの符号
パターン、（01100110）、（00001111）が前もつて
定められていたとすれば、前記シフトレジスタに
保持されたｋ＝３ビツトが、（０、０、０）のと
きにはｉ＝０番目のビツト０と０とが、また
（１、０、０）のときにはｉ＝１番目のビツト１
と０とが前記ビツトパターン変換器７の出力ビツ
トとして出力される。 このようなビツトパターン変換器７は、例えば
いわゆるROM（リード・オンリー・メモリ）を
用いて実現することができる。 ところで、一般に長さＮのｓ個の符号パターン
（a1 0、a1 1、a1 2、………a1 o-1）、（a2 0、a2 1、a2 2、
……
…、a2 o-1）、………、（as 0、as 1、as 2、………、as o-
1）
を前もつて定め、ビツトパターン変換器７からｓ
個のビツトを出力する場合を考えると、これは、
次の場合と、実質的に全く等価とする。すなわ
ち、長さＮの１個の符号パターン｛（a1 0a2 0…
……as 0）、（a1 1a2 1………as 1）、………、
（a1 o-1a2 o-1………as o-1）｝（但しは２を法
と
した加算）を前もつて定め、該符号パターンに対
応した１ビツトを前記ビツトパターン変換器７の
出力とする場合である。 なぜなら、どちらの場合も前記２を法とした加
算器４の出力は同一になるからである。 しかしながら、両者は、ハードウエア構成上、
差が生ずることがあり、ビツトパターン変換器７
に対応した符号パターンを前もつて何個定めてお
いた方がよいかは、どれが、ビツトパターン変換
器７を最も構成し易いかに依存する。 例えば２つの符号パターン（a0、a1、………
aN/2-1、a0、a1………、aN/2-1）、
伝送ないしは蓄積に於て、伝送ないしは蓄積媒体
上での情報の秘密を保持するための暗号化伝送装
置に関する。 以下、説明の使のため、デイジタル情報の伝送
の場合について説明する。 従来このような暗号化装置としては、1977年米
国連邦政府商務省標準局で制定されたいわゆる
DES（Data Encryption Standard）〔“Data
Encryptio Standard”、Federal Informatinn
Processing Standards Publication46（FIPS
PUB46）、National Bureav of Standerds
（NBS）、U.S.Department of Commerce以下文
献１とする〕を用いる方法が知られている。 DESにおいては、64ビツトの情報データが実
質56ビツトのキーの指定により、他の64ビツトの
暗号化されたデータに変換される。その変換の仕
方については、文献１に詳細に記されているが、
16段階の類似の変換の積重ねから成る。 そのため、暗号化に要する時間が大きく、また
どんな使い方をするにしろ64ビツトの同期をとら
なければならないという欠点を有していた。 一方、従来のデータ伝送等に於ては、主にスペ
クトラム制御などの目的で、送信データ列をスク
ランブルし、受信側ではその逆変換を行なう方式
が昔から実施されているが、その際のスクランブ
ラーとしては、いわゆるＭ系列発生器を利用した
ものがよく使われてきた。このようなスクランブ
ラーを暗号用符号器として、利用する手法も従来
考えられてはきたが、この方式は次のような２つ
の欠点を有していることがよく知られている。 一つは、符号器内のシフトレジスタの段数をｋ
としたとき、2kビツトの暗号化されたデータを
知ることによつて符号器の構成が分かつてしまう
こと、つまり暗号解読が容易であること、もう一
つは、段数ｋに対し、とり得る符号器の構成数が
少なすぎるため、暗号用のキーの数が少なすぎる
ことである。 本発明の目的は、上述の従来の暗号方式の欠点
を除去して暗号化に要する時間が少なく、同期用
の余分なビツトを必要とせず、暗号用のキーの数
が十分にとれ、暗号解読もある程度困難な暗号化
伝送装置を提案することにある。 本発明によれば、上記目的は次のような方式に
従うことによつて達成される。すなわち、送信側
においては、入力情報ビツトと、後記第１のビツ
トもしくは複数ビツトとの２を法とした加算結果
を暗号化されたビツトとして、伝送ないしは蓄積
媒体上に送り出すと共に該暗号化されたビツトを
一定クロツク数の間保持し、更に各時点で保持さ
れている該一定クロツク数分のビツトから成るビ
ツトパターンをあらかじめ定められた符号パター
ンに応じて、該ビツトパターンに対応した前記第
１のビツトもしくは複数ビツトに変換することを
特徴とし、受信側においては、上記暗号化された
ビツトを受信再生した受信ビツトを上記一定クロ
ツク数の間保持し、更に各時点で、保持されてい
る該一定クロツク数分のビツトから成るビツトパ
ターンに対し、上記あらかじめ定められた符号パ
ターンに応じた変換と同一の変換を施すことによ
つて、第1′のビツトもしくは複数ビツトを得、上
記受信ビツトと該第1′のビツトもしくは複数ビツ
トとの２を法とした加算結果を、復号された情報
ビツトとして再生すること暗号化方式である。次
に図面を参照して、本発明を詳細に説明する。第
１図は本発明の一実施例のブロツク図で、第２図
および第３図は、それぞれ、第１図における暗号
化装置および暗号復号化装置のより具体的な一構
成例を示す。 第１図により、暗号化装置１について説明す
る。入力ライン２より入力された入力ビツト列
は、帰還ライン３を介して供給されるビツト列も
しくは複数ビツト列と共に２を法とした加算回路
４に供給され、暗号化される。該暗号化されたビ
ツト列は、ライン５を介して伝送路８に送り出さ
れると共に、シフトレジスタ６へ供給され一定ク
ロツク数の間保持されるシフトレジスタの段数を
ｋとすれば、ｋビツト列が各時点で保持されてい
ることになる。該ｋビツトは、ビツトパターン変
換器７によつて１ビツトもしくは複数ビツトに変
換され該１ビツトもしくは複数ビツトが前記加算
回路４に供給される。 この際、該シフトレジスタに保持されているｋ
ビツトを、（V0、V1、V2、………、Vk−１）と
し、これを２進数としてみた時の値をｉ（＝V0＋
V1・２＋V2・22＋………＋Vk-1・2k-1）とすれ
ば、前もつて定められた長さＮ＝2kの、１つもし
くは複数個の符号パターンの各番目のビツトが変
換後のビツトとなるように定めてある。 例えば、ｋ＝３の時、長さ23＝８の２つの符号
パターン、（01100110）、（00001111）が前もつて
定められていたとすれば、前記シフトレジスタに
保持されたｋ＝３ビツトが、（０、０、０）のと
きにはｉ＝０番目のビツト０と０とが、また
（１、０、０）のときにはｉ＝１番目のビツト１
と０とが前記ビツトパターン変換器７の出力ビツ
トとして出力される。 このようなビツトパターン変換器７は、例えば
いわゆるROM（リード・オンリー・メモリ）を
用いて実現することができる。 ところで、一般に長さＮのｓ個の符号パターン
（a1 0、a1 1、a1 2、………a1 o-1）、（a2 0、a2 1、a2 2、
……
…、a2 o-1）、………、（as 0、as 1、as 2、………、as o-
1）
を前もつて定め、ビツトパターン変換器７からｓ
個のビツトを出力する場合を考えると、これは、
次の場合と、実質的に全く等価とする。すなわ
ち、長さＮの１個の符号パターン｛（a1 0a2 0…
……as 0）、（a1 1a2 1………as 1）、………、
（a1 o-1a2 o-1………as o-1）｝（但しは２を法
と
した加算）を前もつて定め、該符号パターンに対
応した１ビツトを前記ビツトパターン変換器７の
出力とする場合である。 なぜなら、どちらの場合も前記２を法とした加
算器４の出力は同一になるからである。 しかしながら、両者は、ハードウエア構成上、
差が生ずることがあり、ビツトパターン変換器７
に対応した符号パターンを前もつて何個定めてお
いた方がよいかは、どれが、ビツトパターン変換
器７を最も構成し易いかに依存する。 例えば２つの符号パターン（a0、a1、………
aN/2-1、a0、a1………、aN/2-1）、
【式】を前もつ
て定め、前記ビツトパターン変換器７より２ビツ
ト出力する場合と、該２つの符号パターンを対応
するビツト毎に２を法として加算して得られる符
号パターン（a0、a1、………、aN/2-1、a0１、
a1１、………、aN/2-1１）を、前もつて定め
た符号パターンとし、１ビツトだけ出力する場合
とを比べれば、前者の方が、構成し易い、なぜな
ら、前記シフトレジスタの内容を（V0、V1、…
……、Vk-1）としたとき（a0、a1、………、
aN/2-1、a0、a1、………aN/2-1）に対応する出力ビ
ツトは、Vk-1に依存せず、（V0、V1………Vk-2）
のみに依存して定まり、（０、０、………０、１、
１、………、１）に対応する出力ビツトはVk-1
に等しいため、前記ビツトパターン変換器７を構
成するROMの所要ビツト数が半分ですむためで
ある。 第２図は前もつて用意された符号パターンが
（a0、a1、………、aN/2-1、a0、a1、………、
aN/2-1と
ト出力する場合と、該２つの符号パターンを対応
するビツト毎に２を法として加算して得られる符
号パターン（a0、a1、………、aN/2-1、a0１、
a1１、………、aN/2-1１）を、前もつて定め
た符号パターンとし、１ビツトだけ出力する場合
とを比べれば、前者の方が、構成し易い、なぜな
ら、前記シフトレジスタの内容を（V0、V1、…
……、Vk-1）としたとき（a0、a1、………、
aN/2-1、a0、a1、………aN/2-1）に対応する出力ビ
ツトは、Vk-1に依存せず、（V0、V1………Vk-2）
のみに依存して定まり、（０、０、………０、１、
１、………、１）に対応する出力ビツトはVk-1
に等しいため、前記ビツトパターン変換器７を構
成するROMの所要ビツト数が半分ですむためで
ある。 第２図は前もつて用意された符号パターンが
（a0、a1、………、aN/2-1、a0、a1、………、
aN/2-1と
【式】で
ある場合の暗号化装置の一実施例を示すブロツク
図である。第２図において第１図と同一番号をも
つブロツクは、同一の機能をもつた構成要素であ
る。ブロツク７−１は前記シフトレジスタ６内の
（ｋ−１）個のビツト（V0、V1、………、Vk-2）
を１個のビツトに変換するためのビツトパターン
変換器であつて、前記符号パターン（a0、a1、
………、aN/2-1、a0、a1、………、aN/2-1）に対応
したビツトを出力する。又、前記符号パターン
（０、０、………、０、１、１、………、１）に
対応したビツトは前記シフトレジスタ６内のｋ番
目のビツトVk-1に等しく、ライン７−２を介し
て出力される。 さて、本発明による暗号化装置に於て、暗号化
に要する遅延時間は、前記２を法とした加算回路
４の遅延時間に等しいので、前記DESに従つた
暗号化装置よりもはるかに短かいことがわかる。 また、一般に前記シフトレジスタに現れるｋビ
ツトのパターン（V0、V1、………、Vk-1）は、
長時間観測すれば、すべてのパターンがほぼ等確
率に現われるので、ビツトパターン変換器７は、
あらかじめ定められた符号パターンの各ビツトを
ほぼ等頻度で出力する。 ここで前もつて定められた符号パターンは１個
だけであると仮定する。このように仮定しても前
述したように原理的には何ら一般性を失なわな
い。 さて、上述したように、ビツトパターン変換器
７は前もつて定められた符号パターン（a0、a1、
………、aN/-1）の各ビツトをほぼ等頻度で出力
するので、該符号パターンに含まれる１の割合で
もつて、入力ビツトは前記２を法とした加算回路
４で反転されることになる。 特に第２図のような構成に従つた暗号装置で
は、前もつて定められた等価な符号パターンが
（a0、a1、………、aN/2-1、a0１、a1１、……
…、aN/2-1１）となるため、含まれる１の数は
50％である。よつて入力ビツトは、平均的にほぼ
半分が反転されて伝送路上に送り出されることに
なり、暗号化の度合いも非常に強いといえる。 更に、本発明に従つた暗号化装置においていわ
ゆるキーにあたるものは、前記ビツトパターン変
換器７に対応して前もつて定められている符号パ
ターンであるが、該符号パターンとして選べるパ
ターンの総数は、例えば第２図に従つた場合の暗
号化装置においては、N′＝2k-1として2N′個ある。
例えばｋ＝４のとき、その個数は、28＝256個で
ある。一方、従来のｋ＝４段のＭ系列発生器でも
つて暗号化する場合を考えると４段のＭ系列発生
器の種類は２つなので、キーの数は２つしかな
い。従つてその差はきわめて大きい。 もつとも、あとで本発明による暗号復号化装置
の所で述べるように、キー同士の相互相関を考慮
して、相互相関がないようにキー（符号パター
ン）を選ぶとすれば選べるキーの数は上記2N′よ
りは少なくなる。 しかし、それでも本発明に従つた暗号化装置の
方がはるかに多くのキーを揃えられることが分る
次に本発明による暗号復号化装置について図面を
用いて説明する。 第１図において暗号復号化装置１０に、受信ラ
イン９より入力された受信ビツト列は、ライン１
１を介して供給されるビツト列もしくは複数ビツ
ト列と共に２を法とした加算回路４′に供給され
て復号化されライン１２上に出力される。該受信
ビツト列は、該加算回路４′に供給されると同時
に、前記暗号化装置内にあるシフトレジスタと同
段数の、つまりｋ段のシフトレジスタ６′へ供給
される。該シフトレジスタ内に各時点で保持され
ているｋビツトの列は、前記暗号化装置内にある
ビツトパターン変換器７と同一の変換器７′によ
つて、１ビツトもしくは複数ビツトに変換され、
前記ライン１１に供給される。 まず前記暗号化装置１に、時刻ｔに於て入力さ
れるビツトをdt、暗号化されたビツトをCtとすれ
ば、前記シフトレジスタ６に保持されているビツ
トは（Ct-1、Ct-2、………、Ct-k）と表わすこと
ができる。前記ビツトパターン変換器７への入力
ビツトは、ｋ個の該ビツト（et-1、et-2、………、
e-h）である。 ここで、該ビツトパターン変換器７の出力ビツ
トを、あるいは、出力ビツトが複数個ある場合に
は全出力ビツトを２を法として加算した結果をet
とすれば、前記暗号化装置の構成から cf＝dtet（は２を法とした加算） ……(1) となる。 さて、暗号化されたビツト列｛ct｝が前記伝送
路８を経てエラーを生ずることなく前記受信ライ
ン９より前記暗号復号化装置１０へ入力されたも
のとする。前記暗号復号化装置１０の構成から明
らかなように受信ビツトctを受け取つた時点で、
前記シフトレジスタ６′に保持されているビツト
は明らかに（Ct-1、Ct-2、………、Ct-k）である。
つまり、暗号化装置１および暗号復号化装置１０
の同期は自動的にとれている。 従つて前記ビツトパターン変換器７′の出力ビ
ツト、あるいは出力ビツトが複数個ある場合には
全出力ビツトを２を法として加算した結果は、前
記ビツトetに等しい。従つて、２を法とする加算
器４′を経て復号されるビツトはCtetに等しい。
(1)式より、ctet＝dtとなるので、確かに正しく
復号されることが分る。 また、受信ビツトctが伝送路上でエラーを起し
た場合でも、該ビツトctが前記シフトレジスタ
６′を通り抜けるまでの間、つまりり（ｋ＋１）
クロツク間だけ復号エラーが生ずるのみで、その
あとは暗号化装置１と暗号復号化装置１０との間
の同期は自動的に回復し、正しく復号される。 以上みてきたように、本暗号方式に従えば、暗
号化装置１と暗号復号化装置１０の同期をとるた
めの余分なビツトを挿入する必要はなく、しかも
たとえ、伝送路上でエラーが生じても該同期は自
動的に回復する。 なお、第２図の暗号化装置に対応する暗号復号
化装置は、第３図の如く示すことができる。 第３図において、第１図と同一番号をもつブロ
ツは同一の機能をもつた構成要素である。 第２回における場合と同様、ブロツク７′−１
は前記シフトレジスタ６′内の（ｋ−１）個のビ
ツト（V0′、V1′、………、Vk-1′）を１個のビツ
トに変換するためのビツトパターン変換器であつ
前記符号パターン（a0、a1、………、aN/2-1、a0、
a1、………、aN/2-1）に対応したビツトを出力す
る。また、前記符号パターン（０、０、………、
０、１、１、………、１）に対応したビツトは、
前記シフトレジスタ６′内のｋ番目のビツト
Vk-1′に等しくライン７′−２を介して出力され
る。 さて、ここで、本発明に従つた暗号化装置およ
び暗号復号化装置においていわゆるキーにあた
る、前記ビツトパターン変換器７あるいは７′に
対応して前もつて定められた符号パターンどおし
の相関について述べておく、暗号復号化装置にお
いて、暗号化装置で用いたキー（符号パターン）
とは相異なるキー（符号パターン）を用いて復号
化したとき、復号化されたデータビツトは、なる
べく半分近く反転されていた方が、情報を盗まれ
ることを防ぐ点からは望ましい。 そこで、まず暗号化装置１および暗号復号化装
置で用いた符号パターン（複数個ある場合は全符
号パターンを対応する要素毎に２を法として加算
して得られる一つの符号パターン）を、それぞれ
Ｅ＝（ｅ（０）、ｅ(1)、………、ｅ（Ｎ−１））、E′
＝
（e′（０）、e′(1)、………、e′（Ｎ−１）とし、以
後
これをキーと呼ぶことにする。 更に時刻七においてＥ（あるいはE′）の中から
選ばれたビツトｅ(i)をet(i)（et′(i)）と記すこと
にすれば前述の説明より、暗号化装置１で送信さ
れたビツトCtはdtet(i)に等しく、暗号復号化装
置１０で復号されたビツトはCtet′(i)＝dt（et
(i)et′(i)）に等しい、従つて前述したように、
キーＥおよびE′の各ビツトが均一に選ばれて使わ
れるということに注意すればＥE′＝（e0e0′、
e1e1′、………、eN-1′eN-1）に含まれる１の
割合でもつて、復号化されるデータビツトdtの反
転される割合がきまることになる。 （ＥE′）は、符号パターンＥとE′との間の距
離と呼ばれるものである。 以上のことから、あらかじめ定められるキー
は、次のような性質をもつたキー集合つまり、符
号パターンの集合の中から選ばれることが望まし
い。すなわち、互いの間の距離がＯあるいはＮに
近くなくて、かつなるべくＮ／２に近いという性
質をもつた符号パターンの集合をキー集合とする
ことである。このような符号パターンの集合を得
る手法は、昔からいわゆる「符号理論」の課題と
して、いくつもの一般的な手法が知られている。
符号理論については、たとえば(株)昭晃堂から1973
年に発行された刊行物「符号理論」に詳しく記さ
れているが、ここでは、その一例を表１に示す。 表１に示した符号パターンは次のように構成さ
れた符号パターンの集合つまり符号である。 すなわち、ビツトの順序を入れ換えたパター
ン、（a3、a9、a5、a13、a1、a6、a10、a2、a4、
a11、a0、a7、a8、a12、a15、a14）が（a3、a9、
a5、a13、a1、a6）を情報ビツトとし、残りのビ
ツトを冗長ビツトとする、最小符号間距離（最小
重み）６、最大符号間距離（最大重み）１０の符
号である。この符号はいわゆるBCH符号（前掲
書PP、245〜273）の拡大符号（同P72）とよば
れるものであつて、以下で述べるような手法で溝
成される。 なお、上記ビツトの順序入れ換えは前もつて適
当に定めたものであつて構わないという点に注意
しておく。
図である。第２図において第１図と同一番号をも
つブロツクは、同一の機能をもつた構成要素であ
る。ブロツク７−１は前記シフトレジスタ６内の
（ｋ−１）個のビツト（V0、V1、………、Vk-2）
を１個のビツトに変換するためのビツトパターン
変換器であつて、前記符号パターン（a0、a1、
………、aN/2-1、a0、a1、………、aN/2-1）に対応
したビツトを出力する。又、前記符号パターン
（０、０、………、０、１、１、………、１）に
対応したビツトは前記シフトレジスタ６内のｋ番
目のビツトVk-1に等しく、ライン７−２を介し
て出力される。 さて、本発明による暗号化装置に於て、暗号化
に要する遅延時間は、前記２を法とした加算回路
４の遅延時間に等しいので、前記DESに従つた
暗号化装置よりもはるかに短かいことがわかる。 また、一般に前記シフトレジスタに現れるｋビ
ツトのパターン（V0、V1、………、Vk-1）は、
長時間観測すれば、すべてのパターンがほぼ等確
率に現われるので、ビツトパターン変換器７は、
あらかじめ定められた符号パターンの各ビツトを
ほぼ等頻度で出力する。 ここで前もつて定められた符号パターンは１個
だけであると仮定する。このように仮定しても前
述したように原理的には何ら一般性を失なわな
い。 さて、上述したように、ビツトパターン変換器
７は前もつて定められた符号パターン（a0、a1、
………、aN/-1）の各ビツトをほぼ等頻度で出力
するので、該符号パターンに含まれる１の割合で
もつて、入力ビツトは前記２を法とした加算回路
４で反転されることになる。 特に第２図のような構成に従つた暗号装置で
は、前もつて定められた等価な符号パターンが
（a0、a1、………、aN/2-1、a0１、a1１、……
…、aN/2-1１）となるため、含まれる１の数は
50％である。よつて入力ビツトは、平均的にほぼ
半分が反転されて伝送路上に送り出されることに
なり、暗号化の度合いも非常に強いといえる。 更に、本発明に従つた暗号化装置においていわ
ゆるキーにあたるものは、前記ビツトパターン変
換器７に対応して前もつて定められている符号パ
ターンであるが、該符号パターンとして選べるパ
ターンの総数は、例えば第２図に従つた場合の暗
号化装置においては、N′＝2k-1として2N′個ある。
例えばｋ＝４のとき、その個数は、28＝256個で
ある。一方、従来のｋ＝４段のＭ系列発生器でも
つて暗号化する場合を考えると４段のＭ系列発生
器の種類は２つなので、キーの数は２つしかな
い。従つてその差はきわめて大きい。 もつとも、あとで本発明による暗号復号化装置
の所で述べるように、キー同士の相互相関を考慮
して、相互相関がないようにキー（符号パター
ン）を選ぶとすれば選べるキーの数は上記2N′よ
りは少なくなる。 しかし、それでも本発明に従つた暗号化装置の
方がはるかに多くのキーを揃えられることが分る
次に本発明による暗号復号化装置について図面を
用いて説明する。 第１図において暗号復号化装置１０に、受信ラ
イン９より入力された受信ビツト列は、ライン１
１を介して供給されるビツト列もしくは複数ビツ
ト列と共に２を法とした加算回路４′に供給され
て復号化されライン１２上に出力される。該受信
ビツト列は、該加算回路４′に供給されると同時
に、前記暗号化装置内にあるシフトレジスタと同
段数の、つまりｋ段のシフトレジスタ６′へ供給
される。該シフトレジスタ内に各時点で保持され
ているｋビツトの列は、前記暗号化装置内にある
ビツトパターン変換器７と同一の変換器７′によ
つて、１ビツトもしくは複数ビツトに変換され、
前記ライン１１に供給される。 まず前記暗号化装置１に、時刻ｔに於て入力さ
れるビツトをdt、暗号化されたビツトをCtとすれ
ば、前記シフトレジスタ６に保持されているビツ
トは（Ct-1、Ct-2、………、Ct-k）と表わすこと
ができる。前記ビツトパターン変換器７への入力
ビツトは、ｋ個の該ビツト（et-1、et-2、………、
e-h）である。 ここで、該ビツトパターン変換器７の出力ビツ
トを、あるいは、出力ビツトが複数個ある場合に
は全出力ビツトを２を法として加算した結果をet
とすれば、前記暗号化装置の構成から cf＝dtet（は２を法とした加算） ……(1) となる。 さて、暗号化されたビツト列｛ct｝が前記伝送
路８を経てエラーを生ずることなく前記受信ライ
ン９より前記暗号復号化装置１０へ入力されたも
のとする。前記暗号復号化装置１０の構成から明
らかなように受信ビツトctを受け取つた時点で、
前記シフトレジスタ６′に保持されているビツト
は明らかに（Ct-1、Ct-2、………、Ct-k）である。
つまり、暗号化装置１および暗号復号化装置１０
の同期は自動的にとれている。 従つて前記ビツトパターン変換器７′の出力ビ
ツト、あるいは出力ビツトが複数個ある場合には
全出力ビツトを２を法として加算した結果は、前
記ビツトetに等しい。従つて、２を法とする加算
器４′を経て復号されるビツトはCtetに等しい。
(1)式より、ctet＝dtとなるので、確かに正しく
復号されることが分る。 また、受信ビツトctが伝送路上でエラーを起し
た場合でも、該ビツトctが前記シフトレジスタ
６′を通り抜けるまでの間、つまりり（ｋ＋１）
クロツク間だけ復号エラーが生ずるのみで、その
あとは暗号化装置１と暗号復号化装置１０との間
の同期は自動的に回復し、正しく復号される。 以上みてきたように、本暗号方式に従えば、暗
号化装置１と暗号復号化装置１０の同期をとるた
めの余分なビツトを挿入する必要はなく、しかも
たとえ、伝送路上でエラーが生じても該同期は自
動的に回復する。 なお、第２図の暗号化装置に対応する暗号復号
化装置は、第３図の如く示すことができる。 第３図において、第１図と同一番号をもつブロ
ツは同一の機能をもつた構成要素である。 第２回における場合と同様、ブロツク７′−１
は前記シフトレジスタ６′内の（ｋ−１）個のビ
ツト（V0′、V1′、………、Vk-1′）を１個のビツ
トに変換するためのビツトパターン変換器であつ
前記符号パターン（a0、a1、………、aN/2-1、a0、
a1、………、aN/2-1）に対応したビツトを出力す
る。また、前記符号パターン（０、０、………、
０、１、１、………、１）に対応したビツトは、
前記シフトレジスタ６′内のｋ番目のビツト
Vk-1′に等しくライン７′−２を介して出力され
る。 さて、ここで、本発明に従つた暗号化装置およ
び暗号復号化装置においていわゆるキーにあた
る、前記ビツトパターン変換器７あるいは７′に
対応して前もつて定められた符号パターンどおし
の相関について述べておく、暗号復号化装置にお
いて、暗号化装置で用いたキー（符号パターン）
とは相異なるキー（符号パターン）を用いて復号
化したとき、復号化されたデータビツトは、なる
べく半分近く反転されていた方が、情報を盗まれ
ることを防ぐ点からは望ましい。 そこで、まず暗号化装置１および暗号復号化装
置で用いた符号パターン（複数個ある場合は全符
号パターンを対応する要素毎に２を法として加算
して得られる一つの符号パターン）を、それぞれ
Ｅ＝（ｅ（０）、ｅ(1)、………、ｅ（Ｎ−１））、E′
＝
（e′（０）、e′(1)、………、e′（Ｎ−１）とし、以
後
これをキーと呼ぶことにする。 更に時刻七においてＥ（あるいはE′）の中から
選ばれたビツトｅ(i)をet(i)（et′(i)）と記すこと
にすれば前述の説明より、暗号化装置１で送信さ
れたビツトCtはdtet(i)に等しく、暗号復号化装
置１０で復号されたビツトはCtet′(i)＝dt（et
(i)et′(i)）に等しい、従つて前述したように、
キーＥおよびE′の各ビツトが均一に選ばれて使わ
れるということに注意すればＥE′＝（e0e0′、
e1e1′、………、eN-1′eN-1）に含まれる１の
割合でもつて、復号化されるデータビツトdtの反
転される割合がきまることになる。 （ＥE′）は、符号パターンＥとE′との間の距
離と呼ばれるものである。 以上のことから、あらかじめ定められるキー
は、次のような性質をもつたキー集合つまり、符
号パターンの集合の中から選ばれることが望まし
い。すなわち、互いの間の距離がＯあるいはＮに
近くなくて、かつなるべくＮ／２に近いという性
質をもつた符号パターンの集合をキー集合とする
ことである。このような符号パターンの集合を得
る手法は、昔からいわゆる「符号理論」の課題と
して、いくつもの一般的な手法が知られている。
符号理論については、たとえば(株)昭晃堂から1973
年に発行された刊行物「符号理論」に詳しく記さ
れているが、ここでは、その一例を表１に示す。 表１に示した符号パターンは次のように構成さ
れた符号パターンの集合つまり符号である。 すなわち、ビツトの順序を入れ換えたパター
ン、（a3、a9、a5、a13、a1、a6、a10、a2、a4、
a11、a0、a7、a8、a12、a15、a14）が（a3、a9、
a5、a13、a1、a6）を情報ビツトとし、残りのビ
ツトを冗長ビツトとする、最小符号間距離（最小
重み）６、最大符号間距離（最大重み）１０の符
号である。この符号はいわゆるBCH符号（前掲
書PP、245〜273）の拡大符号（同P72）とよば
れるものであつて、以下で述べるような手法で溝
成される。 なお、上記ビツトの順序入れ換えは前もつて適
当に定めたものであつて構わないという点に注意
しておく。
【表】
【表】
Claims (1)
- 【特許請求の範囲】 １ 入力情報ビツトと後記第１のビツトもしくは
複数ビツトとの２を法とした加算を行なう加算器
と、この加算結果を暗号化されたビツトとして、
伝送路または蓄積媒体上に送り出す手段と、該暗
号化されたビツトを一定クロツク数の間保持する
記憶手段と各時点でこの記憶手段に保持されてい
る該一定クロツク数分のビツトから成るビツトパ
ターンを、あらかじめ定められた誤り訂正符号の
符号パターンに応じて、該ビツトパターンに対応
した前記第１のビツトもしくは複数ビツトに変換
し、前記加算器へ出力するビツトパターン変換器
とからなる送信側装置と、 上記暗号化されたビツトを受信再生したビツト
を上記一定クロツク数の間保持する記憶手段と各
時点でこの記憶手段に保持されている該一定クロ
ツク数分のビツトから成るビツトパターンに対
し、上記あらかじめ定められた誤り訂正符号の符
号パターンに応じた変換と同一の変換を施すこと
によつて第1′のビツトもしくは複数ビツトを出力
するビツトパターン変換器と、上記受信再生ビツ
トと、該第1′のビツトもしくは複数ビツトとの２
を法とした加算結果を、復号された情報ビツトと
して出力する加算器とからなる受信側装置 とから構成される暗号化伝送装置。 ２ 入力情報ビツトと後記第１のビツトもしくは
複数ビツトとの２を法とした加算を行なう加算器
と、この加算結果を暗号化されたビツトとして、
伝送路または蓄積媒体上に送り出す手段と、該暗
号化されたビツトを一定クロツク数の間保持する
記憶手段と各時点でこの記憶手段に保持されてい
る該一定クロツク数分のビツトから成るビツトパ
ターンのうち、１ビツトだけは、そのまま出力
し、残りのビツトから成るビツトパターンに対し
ては、あらかじめ定められた誤り訂正符号の符号
パターンに応じて、該ビツトパターンに対応した
前記第１のビツトもしくは複数ビツトに変換し、
前記加算器へ出力するビツトパターン変換器とか
らなる送信側装置と、 上記暗号化されたビツトを受信再生したビツト
を、上記一定クロツク数の間保持し、更に各時点
で、保持されている該一定クロツク数分のビツト
から成るビツトパターンに対し、そのうち１ビツ
トだけはそのまま出力する手段と、残りのビツト
から成るビツトパターンに対しては、上記あらか
じめ定められた誤り訂正符号の符号パターンに応
じた変換と同一の変換を施すことによつて第1′の
ビツトもしくは複数ビツトを出力するビツトパタ
ーン変換器と、上記受信再生ビツトと、該第1′の
ビツトもしくは複数ビツトとの２を法とした加算
結果を、復号された情報ビツトとして出力する加
算器とからなる受信側装置、 とから構成される暗号化伝送装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55139596A JPS5763950A (en) | 1980-10-06 | 1980-10-06 | System and device for ciphering |
| US06/308,244 US4447672A (en) | 1980-10-06 | 1981-10-02 | Device for encrypting each input data bit by at least one keying bit decided by a code pattern and a bit pattern of a predetermined number of preceding encrypted bits |
| CA000387315A CA1181830A (en) | 1980-10-06 | 1981-10-05 | Device for encrypting each input data bit by at least one keying bit decided by a code pattern and a bit pattern of a predetermined number of preceding encrypted bits |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55139596A JPS5763950A (en) | 1980-10-06 | 1980-10-06 | System and device for ciphering |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5763950A JPS5763950A (en) | 1982-04-17 |
| JPS6340381B2 true JPS6340381B2 (ja) | 1988-08-10 |
Family
ID=15248944
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55139596A Granted JPS5763950A (en) | 1980-10-06 | 1980-10-06 | System and device for ciphering |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5763950A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6072346A (ja) * | 1983-09-28 | 1985-04-24 | Fujitsu Ltd | 自己同期形スクランブル伝送方式 |
| JPS62109446A (ja) * | 1985-11-07 | 1987-05-20 | Nec Corp | デ−タ変換器 |
| JPS62109445A (ja) * | 1985-11-07 | 1987-05-20 | Nec Corp | デ−タ変換器 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513601A (ja) * | 1974-06-05 | 1976-01-13 | Superscope Inc | Sutereorokuonsaiseisochi |
-
1980
- 1980-10-06 JP JP55139596A patent/JPS5763950A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS513601A (ja) * | 1974-06-05 | 1976-01-13 | Superscope Inc | Sutereorokuonsaiseisochi |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5763950A (en) | 1982-04-17 |
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