KR19980063013A

KR19980063013A - 동기식 스트림 암호의 동기방법 및 그 장치

Info

Publication number: KR19980063013A
Application number: KR1019960082430A
Authority: KR
Inventors: 이훈재; 박봉주; 장병화
Original assignee: 배문한; 국방과학연구소
Priority date: 1996-12-31
Filing date: 1996-12-31
Publication date: 1998-10-07
Also published as: KR100209314B1

Abstract

본 발명은 수신 데이터중에 0이 소정비트 이상 연속되는 것을 억제하여 수신클럭을 정확히 복구할 수 있게 함으로써 수신 데이터를 정상적으로 복호할 수 있게 한 동기식 스트림 암호의 동기방법 및 그 장치에 관한 것이다. 일반적으로 디지탈 데이터 신호를 암호화 하려면 디지탈 데이터에 균일한 확률분포를 가지는 2진 난수열을 혼합시키는데, 그 출력되는 암호화 데이터는 1, 0이 균일하게 분포되는 랜덤니스(Randomness) 특성을 갖게 된다. 그러나, 상기 암호화 방식을 T1-PCM 회선에 적용하게 되면 수신 데이터중 과도한 연속 0이 나타날 수 있으며, 이로 인하여 수신 클럭 재생이 불안정하게 되는 문제가 있으므로, 암호화 후에도 0이 소정비트 이상 연속되는 것을 억제하여야 한다. 따라서, 본 발명은 평문 블록을 난수열 블록과 혼합하여, 그 혼합블록의 모든 비트가 0이 아닌 경우에는 그 혼합블록을 암호문 블록으로 송신하고, 모든 비트가 0인 경우에는 상기 평문 블록을 암호문 블록으로 송신하며, 상기 송신된 암호문 블록을 수신받아 난수열 블록과 혼합하여, 그 혼합블록의 모든 비트가 0이 아닌 경우에는 그 혼합블록을 복호문 블록으로 출력하고, 모든 비트가 0인 경우에는 상기 암호문 블록을 복호문 블록으로 출력하게 함으로써, 암호화 후에도 0이 소정비트 이상 연속되는 것을억제할 수 있게 한 것이다.

Description

동기식 스트림 암호의 동기방법 및 그 장치

제1도는 종래의 동기식 스트림 암호 송,수신 계통도.

제2도는 본 발명의 동기식 스트림 암호 송,수신 계통도.

제3도는 본 발명의 동기식 스트림 암호 동기장치 블록도.

*도면의 주요부분에 대한 부호의 설명*

1: 송신 난수열 발생기2, 4: 합산기

3: 수신 난수열 발생기5, 6: 0 검출 및 대체부

51, 52, 61, 62: 이동 레지스터53, 63: 0 검출부

54, 64: 검출 출력부55, 65: 멀티플렉서

본 발명은 디지탈 데이터 신호를 암호화하여 송,수신하는 동기식 스트림 암호(Synchronous Stream Cipher)방법에 관한 것으로, 특히 수신 데이터 중에 0이 소정 비트 이상 연속되는 것을 억제하여 수신클럭을 정확히 복구할 수 있게 함으로써 수신 데이터를 정상적으로 복호할 수 있게 한 동기식 스트림 암호의 동기방법 및 그 장치에 관한 것이다.

디지탈 통신에서 그 성능은 수신 측에서 클럭신호를 얼마나 정확하게 복구할 수 있는가에 달려 있으며, 일반적으로 데이터 천이(transition)에 따른 클럭정보로부터 위상 고정 루프(Phase Locked Loop)를 이용하여 클럭신호를 복원한다. 그러나, 송신 데이터 중에 천이가 없을 경우, 즉, 0 또는 1이 연속할 경우에는 수신 측에서 클럭 복구가 불가능해지게 된다. 따라서 피씨엠(PCM) 방식에서는 음성 코딩(coding)시에 0이 연속하여 15개 이상 억제되도록 특별한 제약을 가하고 있을 뿐만 아니라, 유선 전송 중계시 에이엠아이(AMI : Alternate Marked Inversion) 방식의 라인(line) 코딩을 이용하여 연속 1에 대한 대책이 있으므로 완벽한 클럭 재생 대책이 강구되어 있다고 볼 수 있다.

제1도는 종래의 동기식 스트림 암호 송,수신 계통도로서, 이에 도시된 바와 같이 디지탈 평문 데이터에 송신 난수열 발생기(1)로부터 균일한 확률 분포를 갖게 발생되는 난수열 데이터를 합산기(2)를 통해 혼합하여 암호문 데이터로 송신하고, 이와 같이 송신되어 수신된 암호문 데이터에 수신 난수열 발생기(3)로부터 균일한 확률 분포를 갖게 발생되는 난수열 데이터를 합산기(4)를 통해 혼합하여 디지탈 평문 데이터로 복호하게 구성되어 있다. 따라서, 상기 송신되는 암호문 데이터는 1과 0이 균일하게 분포되는 랜덤니스(Randomness) 특성을 갖게 된다. 이러한 암호화 방식을 T1-PCM 회선에 적용하게 되면, 그 암호문 데이터 출력에 k비트 연속 0 현상이 나타날 확률은 2^-k로 되고, 이에 따라 수신 데이터중 0이 연속으로 나타날 때 클럭 재생이 불안정하게 되는 문제점이 있었다. 일예로 PCM 중계기는 15개까지의 0이 연속에 견디도록 설계되어 있으므로, 클럭재생이 안정되게 이루어지기 위해서는 상기 암호화된 후에도 15개 이상의 0 연속을 억제할 수 있는 암호화 방식이 필요하게 된다.

따라서, 본 발명의 목적은 암호문 데이터 블록에 k비트 이상의 연속 0은 절대로 허용하지 않음으로써 수신클럭을 정확히 복구하여 수신 데이터를 정상적으로 복호할 수 있게 한 동기식 스트림 암호의 동기방법 및 그 장치를 제공함에 있다.

이와 같은 본 발명의 목적은 디지탈 평문 데이터에 송신 난수열 데이터를 혼합한 암호문 데이터 블록의 모든 비트가 0인가를 검출하여, 모든 비트가 0이 아닌 경우에는 그 암호문 데이터 블록을 송신하고, 모든 비트가 0인 경우에는 그 암호문 데이터 블록을 송신하지 않고 그에 대응하는 상기 디지탈 평문 데이터 블록을 송신하며, 수신된 암호문 데이터 블록에 수신 난수열 데이터를 혼합한 복호문 데이터 블록의 모든 비트가 0인가를 검출하여, 모든 비트가 0이 아닌 경우에는 그 복호문 데이터 블록을 출력하고, 모든 비트가 0인 경우에는 그 복호문 데이터 블록을 출력하지 않고 그에 대응하는 상기 수신된 암호문 데이터 블록을 출력하게 함으로써 달성되는 것으로, 이를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

제2도는 본 발명의 동기식 스트림 암호 송,수신 계통도로서, 이에 도시한 바와 같이 평문 블록을 송신 난수열 발생기(1)의 난수열 블록과 혼합하는 합산기(2)와 그 합산기(2)의 출력인 혼합 블록을 입력받아 그 혼합 블록의 모든 비트가 0인가를 검출하여, 0이 아닌 경우에는 그 혼합 블록을 암호문 블록으로 송신하고,0인 경우에는 상기 평문 블록을 암호문 블록으로 송신하는 0 검출 및 대체부(5)와, 상기 송신되어 수신된 암호문 블록을 수신 난수열 발생기(3)의 난수열 블록과 혼합하는 합산기(4)와, 상기 합산기(2)의 혼합블록을 입력받아 그 혼합 블록의 모든 비트가 0인가를 검출하여, 0이 아닌 경우에는 그 혼합 블록을 복호문 블록으로 출력하고, 0인 경우에는 상기 수신된 암호문 블록을 복호문 출력하는 0 검출 및 대체부(6)로 구성된다.

이와 같은 본 발명은 T1-PCM 회선에서는 8비트 채널 데이터를 0 레벨(8비트 모두 0)이 허용되지 않는다는 사실에 기초하여 창안한 것으로, 편의상 n비트 평문 블록,난수열 블록, 암호문 블록등을 다음과 같이 두며, 이때 블록 크기의 선택은 n=[(k+1)/2]이고, [x]는 x를 넘지 않는 최대 정수를 의미한다.

i번째 평문 블록 P_i: (P_in, P_in+1, ···, P_in+n-1)

i번째 난수열 블록 K_i: (K_in, K_in+1, ···, K_in+n-1)

i번째 암호문 블록 C_i: (C_in, C_in+1, ···, C_in+n-1)

i번째 복호문 블록 Q_i: (Q_in, Q_in+1, ···, Q_in+n-1)

벡터0 : (0, 0, ···, 0)

벡터1 : (0, 0, ···, 1)

제3도는 본 발명의 동기식 스트림 암호의 동기장치 블록도로서, 이 제3도의 (가)에 도시한 바와같이 평문 블록(P_i)을 난수열 블록(K_i)과 혼합 출력하는 합산기(2)와, 상기 평문 블록(P_i)을 시스템 클럭(CK)에 동기를 맞춰 저장 출력하는 이동 레지스터(5)와, 상기 합산기(2)의 출력 블록(P_i K_i)을 시스템 클럭(CK)에 동기를 맞춰 저장 출력하는 이동 레지스터(52)와, 상기 이동 레지스터(52)의 출력 블록(P_i K_i) 모든 비트가 0인가를 검출하는 0 검출부(53)와, 상기 0 검출부(53)의 검출신호를 시스템 클럭(CK)에 동기를 맞춰 입력받아 출력하는 검출 출력부(54)와, 상기 검출 출력부(54)의 출력상태에 따라 상기 이동 레지스터(51), (52)의 블록(P_i), (P_i K_i)을 선택하여 암호문 블록(C_i)으로 출력하는 멀티플렉서(55)로 송신단을 구성한다. 또한 제3도의 (나)에 도시한 바와같이 상기 암호문 블록(C_i)을 난수열 블록(K_i)과 혼합 출력하는 합산기(4)와, 상기 암호문 블록(C_i)을 시스템 클럭(CK)에 동기를 맞춰 저장 출력하는 이동 레지스터(61)와, 상기 합산기(4)의 출력 블록(C_i K_i)을 시스템 클럭(CK)에 동기를 맞춰 저장 출력하는 이동 레지스터(62)와, 상기 이동 레지스터(62)의 출력 블록(C_i K_i) 모든 비트가 0인가를 검출하는 0 검출부(63)와, 상기 0 검출부(63)의 검출신호를 시스템 클럭(CK)에 동기를 맞춰 입력받아 출력하는 검출 출력부(63)와, 상기 검출 출력부(64)의 출력상태에 따라 상기 이동 레지스터(61), (62)의 블록(C_i), (C_i K_i)을 선택하여 복호문 블록(Q_i)으로 출력하는 멀티플렉서(65)로 수신단을 구성한다.

상기에서 합산기(2), (4)는 각기 비트별로 배타적 오아 조합하는 익스 클루시브 오아게이트이고, 0 검출부(53), (63)는 이동 레지스터(52),(62)의 블록(P_i K_i), (C_i K_i)을 반전 입력받아 앤드 조합하는 앤드게이트 또는 그 이동 레지스터(52), (62)의 블록(P_i K_i), (C_i K_i)을 직접 입력받아 노아 조합하는 노아게이트이고, 상기 검출 출력부(54), (64)는 디플립플롭이다. 이와같이 구성된 본 발명의 방법 및 작용효과를 상세히 설명하면 다음과 같다.

임의의 n비트 평문 블록(P_i)은 합산기(2)에 입력되어, 송신 난수열 발생기(1)로부터 입력되는 임의의 n비트 난수열 블록(K_i)과 혼합되고, 이 혼합 연산된 블록(P_i K_i)은 시스템 클럭(CK)에 동기를 맞춰 이동 레지스터(52)에 저장되어 출력되고, 또한 이때 상기 평문 블록(P_i)은 시스템 클럭(CK)에 동기를 맞춰 이동 레지스터(51)에 저장되어 출력된다. 또한 상기 이동 레지스터(52)에 블록(P_i K_i)이 저장될 때 그 블록(P_i K_i)이 0 검출부(53)에 입력되어, 그 블록(P_i K_i)이 모든 비트가 0일 때 0 검출신호인 고전위 1을 출력하게 된다. 즉, 블록(P_i K_i)의 모든 비트가 0일 때 그 신호를 모두 반전입력 받아 앤드 조합하게 되면, 0 검출신호인 1이 출력된다. 이와같은 0 검출부(53)의 출력신호를 시스템 클럭(CK)에 동기를 맞춰 검출 출력부(54)에서 입력받아, 멀티플렉서(55)의 선택 제어단자(S)에 출력하게 된다. 따라서, 상기와 같이 0 검출부(53)에서 0 검출 신호가 출력되는 상태에서는 멀티플렉(55)에서 그의 입력단자(I₁)를 선택하여, 이동 레지스터(51)의 평문 블록(P_i)이 암호문 블록(C_i)으로 출력되고, 0 검출부(53)에서 0 검출신호가 출력되지 않는 상태에서는 이동 레지스터(52)의 암호문 블록(P_i K_i)이 암호문 블록(C_i)으로 출력된다.

한편, 상기와 같이 송신단으로부터 출력되어 송신된 암호문 블록(C_i)은 합산기(4)에 입력되어 수신 난수열 발생기(3)로부터 입력되는 임의의 n비트 난수열 블록(K_i)과 혼합되고, 이 혼합 연산된 블록(C_i K_i)은 시스템 클럭(CK)에 동기를 맞춰 이동 레지스터(62)에 저장되어 출력되고, 또한 이때 상기 암호문 블록(C_i)은 시스템 클럭(CK)에 동기를 맞춰 이동 레지스터(61)에 저장되어 출력되며, 상기 이동 레지스터(62)에 블록(C_i K_i)이 저장될 때 그 블록(C_i K_i)이 0 검출부(63)에 입력되어, 그 블록(C_i K_i)의 모든 비트가 0일 때 그 검출부(63)에서 0 검출신호인 고전위 1을 출력하게 된다. 이와같은 0 검출부(63)의 출력신호는 시스템 클럭(CK)에 동기를 맞춰 검출 출력부(64)에서 입력되어 멀티플렉서(65)의 선택 제어단자(S)에 출력된다. 따라서, 상기와 같이 0 검출부(63)에서 0 검출 신호가 출력되는 상태에서는 멀티플렉서(65)에서 이동 레지스터(61)의 암호문 블록(C_i)을 선택하여 복호문 블록(Q_i)으로 출력하고, 0 검출부(63)에서 0 검출신호가 출력되지 않는 상태에서는 멀티플렉서(65)에서 이동 레지스터(62)의 복호문 블록(C_i K_i)을 선택하여 복호문 블록(Q_i)으로 출력한다.

결국, 임의의 n비트 평문 블록 P_i 0하에서 임의의 n비트 암호문 블록(C_i 0이므로, 암호문 블록을 연속시키면 최대 2n-2비트의 연속 0이 허용되며, 즉, k=2n-1 비트이상 연속 0이 억제된다. 또한, 채널 오류가 없을 경우 수신 평문의 복호상태는 다음과 같이 완벽하게 복호된다.

블록대체 없는 경우(P_i K_i 0 즉, P_i K_i는 평문 블록(P_i)과 난수열 블록(K_i)을 배타적 오아 조합한 것이므로, P_i K_i)에는, 송신단에서 P_i K_i 0이므로 C_i=P_i K_i가 송신되며, 이때 수신단에서는C_i K_i=(P_i K_i)K_i=P_i 0(가정에 의하여)이므로 Q_i=C_i K_i= P_i로 정상 복호된다.

또한, 블록 대체있는 경우(P_i K_i=0 즉, P_i=K_i) 인 경우에는, 송신단에서 P_i K_i=0이므로 C_i=P_i가 송신되며, 이때 수신단에서는 C_i K_i=P_i P_i=0이므로 Q_i=C_i= P_i로 정상 복호된다.

그러나, 상기에서 설명한 본 발명은 오류삽입이 없는 대신, T1-PCM 회선에 적용시 P_i 0인 가정을 충족시키기 위해서는 T1-PCM 채널동기와 본 발명의 블록동기를 일치시켜야 하고, 또한 대체된 블록에 채널오류가 발생되던 수신단에서 복호시 블록전체를 n비트 에러확산이 일어나며, 송신단 및 수신단의 시간 지연이 각각 n비트로 되게된다.

Claims

평문 블록을 난수열 블록과 혼합하여, 그 혼합블록의 모든 비트가 0인가를 검출하는 제1과정과, 상기 제1과정에서 모든 비트가 0이 아닌 경우에는 상기 혼합블록을 혼합블록을 암호문 블록으로 송신하고 모든 비트가 0인 경우에는 상기 평문 블록을 암호문 블록으로 송신하는 제2과정과, 상기 송신된 암호문 블록을 수신받아 난수열 블록과 혼합하여, 그 혼합블록의 모든 비트가 0인가를 검출하는 제3과정과, 상기 제3과정에서 모든 비트가 0이 아닌 경우에는 상기 혼합 블록을 복호문 블록으로 출력하고, 모든 비트가 0인 경우에는 상기 암호문 블록을 복호문 블록으로 출력하는 제4과정으로 이루어진 것을 특징으로 하는 동기식 스트림 암호의 동기방법.
제1항에 있어서, 제1과정 및 제3과정에서 혼합은 각 비트별 배타적 오아조합에 의해 이루어진 것을 특징으로 하는 동기식 스트림 암호의 동기방법.
제1항 또는 제2항에 있어서, 제1과정 및 제3과정에서 모든 비트가 0인가의 검출은 그 혼합블록의 데이터를 반전 입력받아 앤드 조합에 의해 이루어진 것을 특징으로 하는 동기식 스트림 암호의 동기방법.
평문 블록을 송신 난수열 발생기에서 발생되는 난수열 블록과 혼합하는 제1합산기와 상기 평문 블록을 저장하여 출력하는 제1이동레지스터와, 상기 제1합산기에서 출력되는 혼합 블록을 저장하여 출력하는 제2이동 레지스터와, 상기 제2이동 레지스터에 저장된 혼합블록의 모든 비트가 0인가를 검출하는 제1 0 검출부와, 상기 제1 0 검출부의 0검출여부에 따라 상기 제1이동 레지스터의 평문 블록 또는 상기 제2이동 레지스터의 혼합블록을 선택하여 암호문 블록으로 송신하는 제1멀티플렉서와, 상기 송신된 암호문 블록을 수신받아 수신 난수열 발생기에서 발생되는 난수열 블록과 혼합하는 제2합산기와, 상기 암호문 블록을 저장하여 출력하는 제3이동레지스터와, 상기 제2합산기에서 출력되는 혼합 블록을 저장하여 출력하는 제4이동 레지스터와, 상기 제4이동 레지스터에 저장된 혼합블록의 모든 비트가 0인가를 검출하는 제2 0 검출부와, 상기 제2 0 검출부의 0검출여부에 따라 상기 제3이동 레지스터의 암호문 블록 또는 상기 제4이동 레지스터의 혼합블록을 선택하여 복호문 블록으로 출력하는 제2멀티플렉서로 구성하여 된 을 특징으로 하는 동기식 스트림 암호의 동기장치.
제4항에 있어서, 제1, 제2합산기는 각 비트별 배타적 오아 조합하는 익스클루시브 오아게이트로 구성하여 된 것을 특징으로 하는 동기식 스트림 암호의 동기장치.
제4항 또는 제5항에 있어서, 제1, 제2 0 검출부는 혼합블록의 데이터를 반전입력받아 앤드 조합하는 앤드게이트로 구성하여 된 것을 특징으로 하는 동기식 스트림 암호의 동기장치.
제4항 또는 제5항에 있어서, 제1, 제2 0검출부는 혼합블록의 데이터를 직접 입력받아 노아 조합하는 노아게이트로 구성하여 된 것을 특징으로 하는 동기식 스트림 암호의 동기장치.