JPS62178086A - 暗号化装置 - Google Patents

暗号化装置

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JPS62178086A
JPS62178086A JP61019557A JP1955786A JPS62178086A JP S62178086 A JPS62178086 A JP S62178086A JP 61019557 A JP61019557 A JP 61019557A JP 1955786 A JP1955786 A JP 1955786A JP S62178086 A JPS62178086 A JP S62178086A
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JP
Japan
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circuit
bit
bits
input
control data
Prior art date
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Pending
Application number
JP61019557A
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English (en)
Inventor
Atsumichi Murakami
篤道 村上
Isao Uesawa
上澤 功
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Publication date
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Publication of JPS62178086A publication Critical patent/JPS62178086A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はテレビ会議等に用いられる音声φ映像信号等
の伝送装置における暗号化装置に関するものである。
〔従来の技術〕
第5図は例えば”ネットワークセキュリティ”日経マグ
ロウヒル社に示された従来の暗号化回路でめるDKS 
(データ暗号化規格)の論理構造を示す図であり9図に
おいて、(1)は64ビツト長の入力レジスタ、(2)
は64ビツトの入力(1)を32ビツトX2に分割して
初期転字を行5転字回路、(3Jは初期転字されたデー
タを記憶する32ビツト長のレジスタL32. +41
はレジスタI+32(3)及び132(6)の割当てが
衡突しないように設けられた中間レジスタTemp32
.151はモジュロ2の加算を行う排他的論理和器、(
6)は32ビツト長のレジスタR32,(71はR32
(61の出力を32ビット単位に初期転字工P(2)の
逆変換を行い、64ビツトの暗号化出力を作成する初期
転字逆変換回路工P 、 (81は64ビツト長の出力
レジスタ、(9)はレジスタR32(61の出力に対し
て拡大型転字を行う拡大型転字回路E、α1はモジュロ
2の加算を行う排他的論理和回路、αυは排他的論理和
回路α1の出力に対して換字を行う6ビツト入力4ビツ
ト出力×8単位で構成されたSボックス(サブステイテ
ユーションボックス)。
αりはSホックスミυの出力を転字する転字回路P。
α漕は58ビツトのデータ+8ピツトのパリティからな
る64ビツトの暗号キーを入力するレジスタ。
a4は暗号キー0中8ビツトを除いたデータ58ビツト
を8ビット単位に縮約型転字を行う縮約型転字回路P0
1.α9は縮約型転字回路pHの出力56ビツトを2つ
の28ビツトのフィールドに分割し。
その1つを記憶するレジスタ028.αeはレジスタ0
28α9と1対を成すシフトレジスタD28.0ηは拡
大型転字回路l (91の出力との組み合わせを必要と
する48ビツトの出力を得るため、レジスタ028α5
. D28αeの出力を組み合わせ、縮約型転字を行う
縮約型転字回路pc2である。
第6図は第5図に示されたDll!Sの論理構造を算式
で示したもので、一般にはしご型ダイヤグラムと呼ばれ
ているものを示す図で、c!IIIは第5図中入力レジ
スタ(1)に相当する入力部、 ODは同様に初期転字
回路IP(2)に相当する初期転字部rp、磯は同様に
レジスタR32(61に相当する変数Rj(j−0〜1
6)、CBは同様にレジスタ1.32+31に相当する
変数り、1(j−0〜16 )、 cI4はDis (
7)主ルーフヲ成ス変換規則を示す関数f、@は第5図
9初期転字逆変換回路工F (71に相当する初期転字
逆変換IP 。
(ハ)は同様に出力レジスタ(8)に相当する出力部、
@は同様に縮約型転字回路PO2071の出力に相当す
る副キーでめ・る。
次に第5図に基づき動作について説明する。入力データ
を分割し、64ビット単位に入力する入力レジスタfi
+より出力される入力データは32ビツトのフィールド
に分割され、初期転学回路工P(2)により初期転字を
施される。その後、  DEE+アルゴリズムの主ルー
プを成すレジスタL32(31,R32f61に32ビ
ット単位のフィールドに分割されて入力される。まず、
レジスタR32(61の出力32ビツトが拡大型転字回
路E(9)に入力され、32ビツト長の入力データの半
分について、転字出力が48ビツト長になるよう繰シ返
し規則的な変換が行われる。4×8ビツトのそれぞれに
対しては、1番目、4番目、5番目、8番目のビットが
入力される。この転字においては、出力ビットの1番目
は入力ビットの32番目に、出力ビットの2番目は入力
ビットの1番目に一致する。以下、同様である。残りの
出力はレジスタR32(6)からレジスタL32(3)
へ直接転送され、以下の変換則によってその内容が決定
される。拡大型転字回路K (91から48ビツトの出
力が排他的論理和回路αqK#され、縮約型転字回路p
c2αηの出力である暗号キーによって各ビットがモジ
ュロ2の演算を施され、各ビットの選択と組み合わされ
る。排他的論理和回路α1の出力48ビツトは、8個の
6ビツト入力、4ビツト出力のSボックス群より構成さ
れるSホックスミ1Jに8個の6ビツトセグメントに分
割され、各6ビツトが1つの8ボツクスへ入力される。
slからS8までのSボックスはそれぞれ別個の換字表
に基づき換字処理を行った後、それぞれ4ビツトの換字
結果を出力する@SSボックス群より出力された8×4
ビツトの換字結果は転字回路PHへ入力するために32
ビツトのフィールドに集められる。転字回路Pα3では
前記32ビツトのフィールドをビットを繰り返さず、移
動させずそのまま32ビツトを出力させる@この転字に
おいて、出力ビットの1番目は入力ビットの16番目、
出力ピットの2番目は入力ビットの7番目に一致する。
以下同様である。DFiElアルゴリズムの主ループを
完了するために、転字回路PQ3からの出力32ビツト
は排他的論理和回路(5)によってレジスタ′L32(
3)の前の内容とモジュロ2の加算を施され、その出力
32ビツトがレジスタR32t6)へ記憶される。
この演算の際、レジスタL32131と132(610
割シ当てが衡突することを防ぐために、排他的論理和回
路(5)とレジスタR32161との間に中間レジスタ
’l’FiMP32 (41を設け、中間データを一時
記憶してタイミングの整合を取る。
以上で述べた主ループのサイクルは16回繰シ返された
後、レジスタR32(61とL32(3)の内容がR3
2(6)、  L32t31の順に64ビツトのブロッ
クに組み合わされる。次に既に述べた初期転学回路IP
(2)と逆の処理を行う初期転学逆変換回路IF (7
1により逆変換が施され、出力レジスタ(8)に記憶さ
れ。
64ビット単位に暗号化出力が出力される。
一方、暗号キーは56ビツトの内容と8ビツトのパリテ
ィビットから成る64ビツトのデータとして、キーレジ
スタ0へ入力される。キーレジスタa3に対する入力の
後、8ビツトに1ビツト付加されたパリティビットが除
かれた56ビツトの内容のみが縮約型転字回路PCIQ
4)へ入力される。縮約型転字の構造は、初期転字回路
IP(2)の構造と類似しており、同様の変換処理を行
う。ここではレジスタ028Qjへの入力ビットの第1
番目は暗号キーの51番目のビットに、シフトレジスタ
D28σUの入力ビツトの第1番目は暗号キーの63番
目のビットに一致する。この操作から出力される56ビ
ツトの出力は、28ビツトの2つのフィールドに分割さ
れ、それぞれ、28ビツト長のレジスタa28(Is、
  シフトレジスタD28(18へ入力される。
D280eは循環シフトレジスタであり、暗号化に対し
ては16回のアルゴリズム主ループの実行に際して1ビ
ツト又は2ビツトの位置のいずれかによって左に循環す
る。次に028+Isの内容28ビツトと、主ループ毎
に左に循環した内容を記憶したシフトレジスタD28α
θの内容28ビツトの計56ビツトのブロックを形成し
、縮約型転字回路pc2g71へ入力される。縮約型転
字回路pc2σDは56ビツトの入力を、拡大型転字回
路E(9)の出力48ビツトとの組み合わせを必要とす
る48ビツトの転字出力を生成する。この処理において
、出力ビットの1番目は入力ビットの14番番目用力ビ
ットの2番目は入力ビットの177番目相当する。以下
同様である。縮約型転字回路pa2αのは16自のアル
ゴリズムの主ループ1回毎に46ビツト長の副キーを生
成する。平文化に対しては、  DKSアルゴリズムに
おいては暗号化と同一の課程によって実行される。ただ
し、副キーの生成に対しては、シフトレジスタD28(
Iblが暗号化の場合は左へ循環するのに対し、右へ循
環する。
以上のアルゴリズムの動作方式を第6図に基づいて説明
する。入力−へ入力された64ビツトのデータは、まず
、初期転字を施され、32ビツトのフィールドに2分割
された後、変数LQ c!3. RQ c!X6に各フ
ィールドが格納される。次に48ビツトの副キーに1鰭
が変換則fに従いRQ @の出力と組み合わされ、変数
LQ(ハ)の内容とモジュロ2の加算を施され、変数R
j g3へ格納される。一方、変数Li @にはR(1
@の内容がそのまま格納される。
この一連の処理がアルゴリズムの主ループ1回を示し、
この処理を16回繰り返し、その結果を変数L1b@、
  R16(ハ)へ格納する。最後に+L16I23と
R16@の内容を入れ換えた後、初期換字逆変換IP−
1c!9を施され、64ビツトの暗号化出力■を得る。
第6図において、主ループ毎の変数Lj(ハ)。
Rj@の内容は暗号化、平文化とも同一でラシ。
平文化の場合、副キーの順序が暗号化と逆となるのみで
ある。
以上よシ、暗号化の場合は次式が成立する。
L5−Rj−1 R3−Lj−1+2 Pj Pj−F(Rj−1、Kj) (j−1〜16) 演算子+2がモジュロ2の加算を示すことから。
Rj−1−Lj 1j−1−R,1”2 F(Rj−1y’j)上式より
Lj−1−Rj+27(Lj、Kj) となシ、主ループのj回目から見た(j−1)回目の状
態が完全に示される。以上よ’)、に16!  Ki5
+・・・、に1の副キーを連続的に使用してl116.
 R16よ’) LJ I ROまでの平文化が可能で
あることが示される。
〔発明が解決しようとする問題点〕
従来の暗号化回路は以上のように構成されていたので処
理が複雑で、高速処理に向かず、ハードウェア規模が増
大し、また、伝送路誤シに弱いことがあるなどの問題点
があった。更に、従来の暗号化回路は平文、すなわち文
字等をバイナリ−コードに変換したものを対象としたも
ので、動画/静止画や音声等の高能率符号化データなど
の出力データが、はばランダムなビット列に対してはそ
の方式が本質的になじまないなどの問題点があったO この発明は上記のような問題点を解消するためになされ
たもので、動画/静止画や音声等の高能率符号化伝送装
置に適合し、かつ簡単な構成で効果的な暗号化が可能な
暗号化装置を得ることを目的とする。
〔問題点を解決するための手段〕
この発明に係る暗号化装置は、ははランダムなパターン
を取る動画/静止画、音声等の高能率符号化データを暗
号キーによって示される生成多項式のスクランブラによ
って効果的に暗号化を行う装置を簡易に構成したもので
ある。
〔作用〕
この発明における暗号キーによって示される生成多項式
のスクランブラは同一の伝送装置を持つ第3者の不正な
受信を防止し、同一の伝送装置を持たない第3者の不正
なデータ解読の試みに対しては前記高能率符号化データ
のランダム性、および入力信号が数値的には無意味であ
ることと相まって、完全な保護を可能とする。
〔発明の実施例〕
以下、この発明の一実施例を図について説明する。第1
図において、(11のは入力データ、 (ios)は入
力タイミングに従って入力データ(110)を1ビツト
ツつ記憶するm個のラッチからなるmビットのシフトレ
ジスタ、 (102)はシフトレジスタ(103)の各
段0タップ係数を入力し、スクランブラの生成多項式を
決定するm個の乗算器からなる乗算回路。
(101)はこの乗算回路(102)の各タップ出力を
入力データ(110)が1ビツト入力される毎に排他的
論理和を求め、フィードバックデータを算出するm個の
加算器、(12のは出力データ、 (104)はフレー
ム同期信号(130)によシ、伝送フレーム単位にシフ
トレジスタ(105)の内容を所定の値にリセットする
リセット回路である〇 第2図において、 (210)は入力データ、 (20
3)は入力タイミングに従って入力データ(210)を
1ピツトづつ記憶するm個のラッチからなるシフトレジ
スタ、 (202)はシフトレジスタ(203)の各段
のタップ系数を入力し、デスクランブラの生成多項式を
決定するm個の乗算器からなる乗算回路、 (201)
はこの乗算回路(202)の各タップ出力を入力データ
(210)が1ビツト入力される毎に排他的論理和を求
め、フィードバックデータを算出するm個の加算器、 
(220)は出力データ、 (204)はフレーム同期
信号(250)に基づき、伝送フレーム単位にシフトレ
ジスタ(205)をリセットするリセット回路である。
第3図において、 (310)は画像入力信号、 (5
11)は画像符号化回路、 (320)は音声入力信号
、 (321)は音声符号化回路、 (312)は画像
符号化回路(311)と音声符号化回路(321)の符
号化出力を多重化する画像・音声多重化回路、 (40
0)は画像・音声多重化回路(312)の出力をシステ
ム制御回路(301)より出力される暗号キー(302
)によってタップ系数を求め、スクランブラの生成多項
式を決定し、それに従って暗号化を行う第1図の構成に
よる暗号化回路、(313)は暗号化回路(400)(
7)暗号化出力とシステム制御回路(301)より出力
される受信側に通知する暗号キー等を示すデータを多重
化する制御データ多重化回路、 (314)は制御デー
タ多重化回路(515)の出力を誤り訂正符号化した後
、同期符号を付加して伝送フレームを構成する同期付加
・誤シ訂正符号化回路。
(35のはインターフェース回路、 (315)はイン
ターフェース回路(350)より供給されるクロックに
基づき、送信フレーム同期信号(150)を生成するタ
イミング制御回路、 (334)はインターフェース回
路(350)よシ出力される受信伝送フレームをフレー
ム同期回路(335)よ、9出力される受信フレーム同
期信号(230)に基づき、同期分離・誤り訂正復号を
行う同期分離・誤シ訂正復号化回路、 (355)は同
期分離会誤り訂正復号化回路の出力を制御データと暗号
化データに分離する制御データ分離回路、 (SOO)
はシステム制御回路(301)より出力される暗号キー
(304)に基づきタップ係数を決定し、制御データ分
離回路(333)よシ出力される暗号化データをデスク
ランブルし、平文を出力する第2図の構成による平文化
回路、 (552)は平文化回路(500)の出力を画
像データと音声データに分離する画像・音声分離回路。
(531)は画像復号化回路、(63のは画像出力信号
(341)は音声復号化回路、 (340)は音声出力
信号であるQ 第4図において、 (SOO)はnl ビットの同期信
号。
(601)はn2 ビットの制御データ、 (602)
はn3 ビットの音声符号化データ、 (605)はn
4ビツトの画像符号化データ、 (+504)はn5 
ビットの誤り訂正符号である〇 次に第1図に基づき、暗号化動作について説明する。入
力データ(110)はクロックに同期し、まず加算器(
101)によってシフトレジスタ(io5)のフィード
バックデータとモジュロ2の加算を施された後。
シフトレジスタ(10!l)の左端のラッチD1へ記憶
される。シフトレジスタ(i o3)は入力データ(1
10)が1ビツト入力される毎に各ラッチの内容を1ビ
ツトづつ右ヘシフトさせる。すなわち、1ビツト入力さ
れる毎に次式の関係が成立する。m段のシフトレジスタ
(103)の5番目のラッチの内容をDjとする(D、
Qorl、j−1〜rn)’  また、 Ptをこの時
点におけるシフトレジスタ(103)のフィードバック
データ、Xtを入力データ(110)の値とする。
Dl −xt +2 Pt(+2はモジュロ2の加算を
示す) Dj−Dj−1 ここで、シフトレジスタ(10S)に設けられたm段の
タップ(102)と加算器(101)によシ、シフトレ
ジスタのフィードバックデータPtが次式で求められる
Pl、−CIDI +202D2+205D5 +2−
+20mDmここで、この時点でのDlの内容は1ビツ
ト前の時点でのシフトレジスタ(103)のフィードバ
ックデータPt−1と入力データ(110)Xt−1の
モジュロ2の加算結果であるから。
Pt = 01(Xt−+ +2 Pt−+ ) +2
1:!2 (Xt−+ +2 Pt−2)+2− +2
cm(xt−m +2”t−m)となる。このPtを出
力データ(120)に取ると、 Ptは入力データ(i
io) Xl、を周期2m−1の擬似ランダム変数によ
ってスクランブルされたものとなる。
すなわち、出力データ(120)のみを第3者が見ても
一見ランダムなデータとなり、その内容を解読すること
は困難である。だが、出力データ(110)は入力デー
タと1対1に対応するので、入力データ(110)がろ
る一定の相関−IPt¥j定のビットパターンの発生頻
度に偏りを持つ場合、出力に対してもその特長が出現し
、解読の手がかりを与え、十分なデータ保護効果は期待
できない。しかし、この回路を画像・音声等の高能率符
号化データに適用する場合。
画像・音声等の信号は数値的には全く無意味なものでめ
り、符号化出力は入力信号の種々の冗長性を除去して高
能率に符号化することから、そのビットパターンはほぼ
ランダムであると考えられ。
第3者に対する保護効果は十分なものが期待できる。全
く同一の装置を持つ第3者に対しては1乗算器(102
)に与えるタップ系数01を暗号キーによって変化させ
ることにより、C4の組合せが2−1通りとなること、
及びリセット回路(104)によってフレーム同期信号
毎にm段のシフトレジスタ(103)をリセットする初
期値を所定の手順で暗号キーより決定することで、十分
な保護効果が期待できる。
一般に、高能率符号化データは誤りに弱く、1ビツトの
解続誤りも水入に伝播する方式が多数を占めていること
もその理由である。尚1乗算器(102)は具体的には
論理積器にて構成される。
正規の通信者に対しては伝送路誤りがない場合は当然完
全な平文化が可能である。伝送路誤りがめった場合、前
述の式よりmビット間はその影響により平文化出力が誤
るがその時点以後は正常に平文化できる自己同期能力を
有し、伝送フレーム単位にシフトレジスタ(103)を
リセットすることでその影響を軽減することが可能であ
る。
第2図に基づき平文化動作について説明する。
暗号化入力(210)は1ビット単位に暗号化回路と同
一の構成を持つシフトレジスタ(203)に入力される
シフトレジスタ(203)のm段のタップ各段で暗号キ
ーによって暗号化回路と同一のタップ系数を乗算器(2
02)によって乗算され、加算器(201)によシフイ
ードバックデータを各ビット単位に算出し1入力データ
(210)にモジュロ2の加算を行うことで平文化出力
(220)を得る。シフトレジスタ(203)はフレー
ム同期信号(230)毎にリセット回路(204)によ
って暗号化回路と同一の初期値にリセットされる。
第3図に基づき暗号化回路を画像通信システムに適用し
た場合の動作例について説明する。画像入力(310)
および音声入力(320)はそれぞれ画像符号化回路(
311)、音声符号化回路(321)によって高能率符
号化され1画像・音声多重化回路(312)によって多
重化される。多重化出力を暗号化回路(400)によっ
て暗号化し、暗号キー等を示す制御データと制御データ
多重化回路(313)によって多重化され、同期付加・
誤り訂正符号化回路(314)によって誤り訂正符号化
された後、インターフェース回路(350)を通して伝
送フレームを構成し9回線(351)へ送出される。暗
号化回路(400)はシステム制御回路(501)より
出力されるキー入力(303)によって決定される暗号
キー(302)によりタップ系数とリセット後の初期値
に従い、タイミング制御回路(315)からの送信フレ
ーム同期信号(16のを基づいて前述の暗号化動作を行
う。
次に9回線(551)より受信したデータは、インター
フェース回路(350)を通して、同期分離・誤り訂正
復号化回路(334)によって伝送フレーム単位に誤り
訂正復号化が施される。誤り訂正復号化されたデータは
制御データ分離回路(223)によって制御データと暗
号化データに分離され、制御データはシステム制御回路
(301)へ送出され、暗号化データは平文化回路(5
00)へ送出される。システム制御回路(301)は受
信した制御データより、相手側の暗号キー(304)を
求め、平文化回路(son)へ送出する。平文化回路(
500)は暗号化データをフレーム同期回路(335)
より出力される受信フレーム同期信号(230)に基づ
き、暗号キー(304)より決定されるタップ係数と初
期値によって前述の平文化動作を実行する。
平文化回路(50のの出力は画像・音声多重分離回路(
332)によって画像データ、音声データに分離される
。画像データ、音声データはそれぞれ画像復号化回路(
331)、音声復号化回路(341)により復号され。
画像出力(350)、音声出力(340)を得る。
システム制御回路は特定の通信手順に基づき。
通信開始時、又は通信中に相手側と暗号キー(302)
(304)を決定する。これにより、第3者の盗聴に対
しては前述の様に十分な保護が可能である。同一の装置
を持つ第3者の不正な受信に対しては1通信手順及び秘
匿されたマスターキーと所定の手順で組み合わせること
で保護を行う。マスターキー。
初期値決定手順環は打合せによりその都度変更を行うこ
とで更に完全な保護が可能である。
第4図に基づき第3図に示した画像通信システムの伝送
フレーム構成例について説明する01ビツト長の伝送フ
レーム単位に出力されるフレーム同期信号に基づきn6
ビツトの音声符号化データv(、(602)及びn4ビ
ツトの画像符号化データv1(603)が多重化されl
ニー n3 + n4  ビットの暗号化フレームを形
成し、暗号化を施される。暗号化回路はこのlビット毎
に所定の初期値にリセットされ、暗号化を行う。lビッ
トの暗号化データはこの後n2ビツトの制御データ5(
601)と多重化され。
n5ビツトの誤り訂正符号ECC,n1ビツトの同期符
号5ync(600)を付加して1ビツトの伝送フレー
ムを構成する。すなわち、暗号化対象はlビットの暗号
化フレームのみであシ、暗号キー等を伝送する制御デー
タ5(601)及び同期符号5ync (600) 。
誤り訂正符号Zoo (604)には暗号化を行わない
。これにより、暗号キーを相手側に確実に伝送すること
が可能となる。
なお、上記実施例ではシフトレジスタ(105)のフィ
ードバックデータの算出に単純な乗算器(102)と加
算器(ICH)で構成した線形フィードバック方式を用
いたものを示したが、他の一方向性アルゴリズムによる
フィードバック方式でめっでもよい。
また、上記実施例では1画像・音声データのみの多重化
データに対して暗号化を行うものを示したが、他のディ
ジタルデータを更に多重化したデータであってもよく、
上記実施例と同様の効果を奏する。更に、上記実施例で
は、暗号キーを制御データとして伝送を行う場合につい
て説明したが。
別の手段でキーを相手側に通知してもよい。
〔発明の効果〕
以上のように、この発明によれば暗号化装置を簡易なシ
フトレジスタとフィードバックデータ算出部によって構
成したので回路が安価かつ小形にでき、また1画像・音
声等の高能率符号化伝送装置に適した回路構成で十分な
保護が得られる。などの効果がある。
【図面の簡単な説明】
第1図はこの発明の一実施例による暗号化回路の構成を
示す構成図、第2図はこの発明の一実施例による平文化
回路の構成を示す構成図、第3図はこの発明の一実施例
による暗号化回路を適用した画像通信システムの構成例
を示す構成図、第4図は第3図に示した画像通信7ステ
ムの伝送フレーム構成例を説明する図、第5図は従来の
暗号化回路の例であるDBSの論理構成を示す構成図、
第6図は従来の暗号化回路の例であるDH3のアルゴリ
ズムの流れを算式で説明するダイヤグラムである。 (i oi )はm個のモジュロ2の加算を行う加算器
。 (102)は暗号キーによってタッグ係数を決定し乗算
を行5mgIAの乗算器、 (103)はm段のシフト
レジスタ、 (104)はリセット回路、 (201)
はm個のモジュロ2の加算を行う加算器、 (202)
は暗号キーによってタップ係数を決定し乗算を行5m個
の乗算器。 (203)はm段のシフトレジスタ、 (204)はリ
セット回路、 (301)はシステム制御回路、 (3
11)は画像符号化回路、 (521)は音声符号化回
路、 (512)は画像・音声多重化回路、 (400
)は暗号化回路、 (313)は制御データ多重化回路
、 (314)は同期付加・誤り訂正符号化回路、 (
315)はタイミング制御回路、 (350)はインタ
ーフェース回路、 (334)は同期分離・誤り訂正後
場化回路、 (533)は制御データ多重分離回路、 
(335)はフレーム同期回路、 (500)は平文化
回路、 (332)は画像・音声多重分離回路、 (3
31)は画像復号化回路。 (341)は音声復号化回路、 (600)はフレーム
同期符号、 (601)はシステム制御チャンネル、 
(602)は音声チャンネル、 (603)は画像チャ
ンネル、 (604)は誤シ訂正符号チャンネル。 なお9図中同一符号は同一、又は相当部分を示すO

Claims (4)

    【特許請求の範囲】
  1. (1)動画像・静止画像および音声信号等を高能率符号
    化し、他のデータと多重化を行い1対1、1対n、n対
    n(nは1以上の整数)の対地と双方向あるいは片方向
    の通信を行う画像通信システムにおいて暗号キーを所定
    の長さの伝送フレーム単位にタイムスロツトを設けた制
    御データチヤンネルを用いて伝送する手段と、前記制御
    データチヤンネルには暗号化を行わず、前記所定の長さ
    の伝送フレーム単位に前記制御データチヤンネルと同様
    にタイムスロツトを設け、画像および音声データチヤン
    ネル、他のデイジタルデータチヤンネルにのみ前記所定
    の長さの伝送フレーム単位に暗号化を行う手段と、前記
    制御データチヤンネルを用いて伝送する暗号キーを保護
    する手段とを備えた暗号化装置。
  2. (2)所定の長さの伝送フレーム単位に暗号化を行う手
    段において、入力クロツクに同期して1クロツク毎に1
    ビツトを入力し、同時に入力直前に記憶していたビツト
    を次段へシフトするm段(mは2以上の整数)のシフト
    レジスタと、前記シフトレジスタのm個のタツプ毎に少
    くともmビツト以上の暗号キーに基づくm次のタツプ係
    数を乗ずるm個の乗算器と、前記m個の乗算器より出力
    されるmビツトの出力を直列にモジユロ2の加算を行5
    (m−1)段の加算器と、前記(m−1)個の加算器の
    最終段の出力を前記入力クロツクに同期して平文である
    入力ビツトにモジユロ2の加算を行い、暗号化ビツトお
    よび前記m段のシフトレジスタの入力ビツトを求める加
    算器と、前記所定の長さの伝送フレーム毎に前記m段の
    シフトレジスタを前記暗号キーに基づくmビツトの初期
    値に初期化するリセツト回路を備えた暗号化回路および
    、前記入力クロツクに同期して、1クロツク毎に前記暗
    号化ビツトを入力し、同時に入力直前に記憶していたビ
    ツトを次段へシフトするm段のシフトレジスタと、前記
    m段のシフトレジスタのm個のタツプ毎に前々記少くと
    もmビツト以上の暗号キーに基づくm次のタツプ係数を
    乗ずるm個の乗算器と、前記m個の乗算器のmビツトの
    出力を直列にモジユロ2の加算を行う(m−1)段の加
    算器と、前記(m−1)段の加算器の最終段の出力を前
    記入力クロツクに同期して前記暗号化ビツトとモジユロ
    2の加算を行い平文化ビツトを算出する加算器と、前々
    記所定の長さの伝送フレーム毎に前記暗号キーに基づく
    mビツトの初期値に初期化するリセツト回路を備えた平
    文化回路とを備えたことを特徴とする特許請求の範囲第
    1項記載の暗号化装置。
  3. (3)暗号キーを保護する手段において、制御データチ
    ヤンネルを用いて伝送する暗号キー自身には暗号化を行
    わず、制御データの通信手順および予め打合せによつて
    決定し、秘匿しておいたマスターキーと前記暗号キーを
    所定の手続で組合せ、通信中に使用する実際の暗号キー
    を保護する構成としたことを特徴とする特許請求の範囲
    第1項記載の暗号化装置。
  4. (4)1対n、n対nの全2重通信モードにおいて、n
    対地中のl対地(l≦n)のみと通信を行う場合、制御
    データチヤンネルを通して通信を行う対地を選択し、通
    信を行わない対地に対しては所定の制御データの通信手
    順によつて前記通信を行わない対地間との送受信の伝送
    制御手順を停止することにより通信に無関係な第3者が
    盗聴を行うことを防止することを特徴とする特許請求の
    範囲第1項記載の暗号化装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07115639A (ja) * 1993-10-19 1995-05-02 Nec Corp ディジタル圧縮映像信号のスクランブル送信装置 およびスクランブル解除受信装置
JP2003046497A (ja) * 1994-10-28 2003-02-14 Sony Corp 有料コンテンツ信号処理装置、システム及び方法
JP2003264550A (ja) * 1994-10-28 2003-09-19 Sony Corp デイジタル信号送受信システム及びデイジタル信号受信装置

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