JPH05500298A - 暗号化装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 暗号化装置 発明の分野 本発明は、一般にデータの暗号化に関する。

一般に、企業は無線通信および電話通信を用いてデータを送信する。このデータ は企業の業務に関する場合があり、機密にしなければならない。このように送信 されるデータは通信当事者の競合企業に受信され、その競合企業にとって利益に なるようにおよび／または通信当事者にとって損害となるように利用されること がありうる。

この問題の１つの解決策として、送信する前にデータを暗号化し、受信後にその データを解読する方法がある。通常、この暗号化はキーとデータを処理する多項 式とを用いて暗号化回路で行なわれる。暗号化回路の一例を第１図に示す。暗号 化すべきデータは、シフト・レジスタを介して順次クロックされる。特定のシフ ト・レジスタ出力はフィードバックされ、前段の出力と排他的論理和（ＸＯＲ） がとられる。多項式が判定され、その段階はフィードバックされる。キーは、シ フト・レジスタの初期状態を決定する。

この回路の出力は、原データを表す暗号化データであるが、原データについて指 示を与えない。暗号化データが受信されると、同じ回路とデータを暗号化するた めに用いられた同一キーおよび多項式とを用いて解読される。

理想的には、当事者のみが、データを暗号化するために用いるキーと多項式とを 有し、データを解読できることが望ましい。しかし、多項式は変化しないので、 そのコードを不正解読する知識と設備を有する競合当事者にはそれを解読する十 分な時間がある。別の問題として、フィードバック路を変えることにより多項式 を変更した場合、シフト・レジスタ内のデータを旧暗号を用いてシフト・アウト してからでないと新たな暗号化を開始することができないことが挙げられる。ま た、暗号化すべきデータを順次シフトすることにより、データを回路に入力する 時間と暗号化データとして出力される時間との間に遅延が生じる。そのため、プ ログラム可能なキーと多項式とを用いて、当事者以外にとって暗号解読を困難に する、実質的に遅延のない暗号化回路が必要になる。

発明の概要 本発明は、実質的にゼロ遅延の暗号／解読機能を提供する。この装置は、２つの メモリ装置、論理積装置、シフト・レジスタおよび排他的論理和装置によって構 成される。第１メモリ装置の各出力は、シフト・レジスタの入力に結合される。

第２メモリ装置の各出力は各論理積装置の入力に結合され、論理積回路の出力は シフト・レジスタの入力に結合される。シフト・レジスタの最終段の出力は、各 論理積装置の入力に結合される。シフト・レジスタの前段の出力は排他的論理和 装置の入力に結合され、この排他的論理和装置の他方の入力は論理和装置の出力 に結合される。各排他的論理和装置の出力は、シフト・レジスタの次段の入力に 結合される。シフト・レジスタの最初の８段の各出力は、排他的論理和装置の各 入力に結合される。暗号化装置の入力の各ビットは、排他的論理和装置の入力に 結合される。

キーは第１メモリ装置にロードされ、多項式は第２メモリ装置にロードされる。

入力データをどのようにして暗号化するかを決定するために用いられるキーと多 項式とは、送信される暗号化データの受信側に知らされている。このキーはシフ ト・レジスタにロードされ、各ビットが排他的論理和装置によってシフト・レジ スタの次段にシフトされる。シフト・レジスタの最後の８段の出力は、入力デー タと排他的論理和がとられる。これら排他的論理和装置の出力が暗号化データと なる。

図面の簡単な説明 第１図は、データ暗号化のための従来技術のブロック図である。

第２図は、本発明のブロック図である。

第３図は、典型的なシステム用途に用いられる本発明のブロック図である。

第４Ａ図は、システム用途で用いられる多項式のメモリ。

マツプである。

第４Ｂ図は、システム用途で用いられるキーのメモリ・マツプである。

第５図は、暗号化情報フォーマットである。

第６図は、本発明の別の実施例を示す。

好適な実施例の詳細な説明 本発明の暗号化回路は、実質的にゼロ遅延で音声およびデータを暗号化し解読す ることができる。これは、従来技術のようにシフト・レジスタを介して暗号／解 読すべき入力データをシフトしないことによって実現される。回路における唯一 の遅延は、排他的論理和（ＸＯＲ）ゲート（１０５）に伴う遅延である。また、 本発明は、新たな値をそれぞれのレジスタにロードすることにより、キーと多項 式とを簡単に変更できる。

好適な実施例では、暗号化／解読回路は、２つのレジスタ、すなわちキー用のレ ジスタ（ｌ　Ｏｌ）と多項式用のレジスタ（１０２）とを有する。前もって定め られたキーと多項式とは、データを暗号化するかどうか、およびデータをどのよ うにして暗号化するかを決定する。キーと多項式とが共にゼロの場合、暗号器／ 解読器は暗号／解読を行なわずにデータを送出する。キーと多項式のいずれかが ノン・ゼロ値である場合、回路は異なる値に対して異なる暗号／解読を行なう。

キー・レジスタ（１０１）の各出力ビットは、並列ローディング・シフト・レジ スタ（ｌ　Ｏ４）の入力に接続される。シフト・レジスタ（１０４）は、キー内 のビット数と同じ長さでなければならない。好適な実施例では、キーおよび多項 式は、３２ビツト長である。別の実施例では、異なる長さのキーおよび多項式で もよく、その場合も適正に動作する。

多項式レジスタ（１０２）の各出力ビットは、３人力の論理積ゲート（１０３） の入力に接続される。各論理積ゲート（１０３）の第２人力は、ディセーブル（ ｄｉｓａｂｌｅ）ラインに接続され、このディセーブル・ラインはキー・レジス タのクリア入力に接続される。このディセーブルはキー・レジスタ（１０１）を クリアし、多項式をディセーブルにして、入力データが暗号／解読なしに暗号器 回路を通って送信できるようにする。各論理積ゲー）　（１０３）の第３人力は 、シフト・レジスタ（１０４）の最終段の出力に接続される。

シフト・レジスタ（１０４）の各出カビノドは、対応する論理積ゲート　（１０ ３）の出力と排他的論理和がとられる。排他的論理和ゲートの出力は、シフト・ レジスタ（１０４）の次段のシフト・イン入力である。好適な実施例では、シフ ト・レジスタ（１０４）の最後の８段の出力は、暗号／解読するべき入力データ と排他的論理和がとられる。

別の実施例では、シフト・レジスタの任意の８段を排他的論理和ゲートへの入力 として用いることができる。これらの排他的論理和ゲート（１０５）の出力は、 暗号／解読データである。

データの暗号／解読を開始するためには、キー・レジスタにロードする値を定義 しなければならない。この値は、前もって定義されたキー値でも、修正子と共に 排他的論理和演算によって修正された前もって定義されたキーでもよい。修正子 は、暗号化回路に入るデータ列内で暗号化されるデータの位置またはフレーム番 号でもよい。キー値、修正子および多項式は、送信装置と受信装置の両方に知ら されており、当事者以外のレシーバがこれらの値を受信することを防いでいる。

この回路は、まずキー・レジスタ（１，０１）にキーまたはその修正された値を ロードし、多項式レジスタ（１ｏ　２）にその値をロードすることにより動作す る。次に、データを暗号化する前にキー・レジスタの内容がシフト・レジスタ（ １０４）にロードされる。

多項式は、どの時点でシフト・レジスタ（１０４）のある段の出力をシフト・レ ジスタ（１０４）の最終段の出力と排他的論理和をとるがを決定する。任意の多 項式ビット位置におけるバイナリ「１」は、このレジスタ・ビットを、論理積ゲ ート（１０３）を介してフィードバックされた最終段（１０４）の出力と排他的 論理和をとることを可能にする。この排他的論理和演算の出力は、次のクロック ・サイクルにおいてシフト・レジスタ（１０４）の次段にシフト入力される。入 力データの各バイトが暗号化され、出方された後、シフト・レジスタはクロック され、その内容を１ビツトだけシフト・ダウンし、入力データの次のバイトを暗 号／解読する。

好適な実施例では、シフト・レジスタは一度に１ビツトだけシフトされる。別の 実施例では、シフト・レジスタは一度に１バイトだけシフトすることができる。

また別の実施例では、シフト・レジスタをクロックするレートはプログラム可能 でもよい。

第３図は、典型的な通信ネットワークにおける本発明の詳細な説明し、ここでデ ータおよび／またはデジタル化音声は、第１装置（３００）と第２装置（３２０ ）との間で時分割多重方式（ＴＤＭ）フレームにおいて送出される。

メモリ（３０５）は、暗号化に用いられるキーと多項式とを格納する。パケット ・スイッチは、パケット・スイッチ・バス（３０１）を介して暗号化データを無 線インタフェース（３０３）、電話インタフェース（３０４）またはバス（３０ １）上の他のインタフェースに送出する。これらのインタフェースは、同様なイ ンタフェース（３０３，３０４）を有する受信装置（３２０）にデータを送出す る。受信装置（３２０）は、着信データを解読するため同一の暗号化装置を有す る。

第４Ａ図および第４Ｂ図は、このようなシステムの多項式（第４Ａ図）およびキ ー（第４Ｂ図）の可能なメモリ・マツプを示す。キーおよび多項式のメモリ・ア ドレス（３０５）は、第５図に示される暗号化情報ワードによって受信装置に送 られる。暗号化情報ワード内のキー・アドレス（５０１）および多項式アドレス （５０２）は、データを暗号化するために用いる予定のキーおよび多項式のメモ リ（３０５）マンブ内のロケーションを示す。これにより、同一ロケーションに 保存された同一キーと多項式とから成る同一メモリ・マツプを有する受信装置は データをどのように解読するかを知ることができる。フレーム番号Ｘ０Ｒ（５０ ３）は、キーの最下位ビットがＴＤＭフレーム番号と排他的論理和をとるべきが どうかを受信装置に知らせる。

フレーム番号は、２つの装置（３００，３２０）間で同期がとられる。好適な実 施例では、「１」は排他的論理和をとるべきであることを示し、「０」はキーを そのまま変更せずに用いるべきであることを示す。

第３図に示されるネットワークの信号帯域幅が第１装置（３００）から第２装置 （３２０）への情報転送用に割り当てられている場合、キー／多項式アドレス情 報は帯域幅割当情報内で制御装置によって送出される。帯域幅は必要に応じて再 割当が行なわれるので、キーおよび多項式はランダムに変更される。装置（３２ ０，３００）が情報を転送している場合、帯域幅割当メツセージ内のアドレスに よって指定されたキーおよび多項式が用いられる。これにより、各情報転送で必 要に応じて異なるキー／多項式の組み合わせを用いることが可能になる。他の実 施例では、第１装置（３００）から第２装置（３２０）あるいは第２装置から第 １装置に暗号化制御メツセージをランダムに送出することにより、キーおよび多 項式は変更できる。

本発明の別の実施例を第６図に示す。この実施例は２つの多項式、すなわち乗算 多項式および除算多項式を用いる。

好適な実施例について説明してきた上記の手順は、この別の実施例にも適用され るが、ただし第２多項式は第２多項式レジスタにロードしなければならない。第 ２多項式の出力は、ディセーブル信号と、シフト・レジスタの第１段への入力と 論理積がとられる。論理積ゲートの出力は、好適な実施例の場合と同様に、第１ 多項式とシフト・レジスタの出力と排他的論理和がとられる。第２多項式を加え ることにより、当事者以外のレシーバは２つの絶えず変化する多項式を解読しな ければならないので、機密性が強化され絶えず変化するキーとプログラム可能な 多項式とを用いることにより、システムの機密性が向上する。当事者以外の受信 者が多項式を解読する頃には、データを暗号化するために新しいキーと多項式と が用いられている。当事者以外のレシーバは、常に暗号化回路よりも一歩遅れる ことになり、データおよび／デジタル化音声の解読は非常に困難になる。

本発明の実質的なゼロ遅延は、従来技術の場合の暗号器への入力と暗号器からの 出力との間にあったタイム・ギャップを防止している。本発明の別の利点は、現 在暗号化されているデータがシフト・レジスタからシフト・アウトされるのを待 たずに、任意の時点でキーと多項式とを変更できることである。これにより、キ ーと多項式とを変更できる頻度を高くし、システムの機密性を向上することが可 能になる。

口 要約書 実質的なゼロ遅延動作を行なう暗号化回路が提供される。

プログラム可能なキーと多項式とを用いて、暗号化アルゴリズムを絶えず変更し て、当事者以外の受信者がデータを解読することを阻止することができる。キー （１０１）および多項式（１０２）はレジスタにロードされる。次に、キーはシ フト・レジスタにロードされ、プログラム可能なレートで排他的論理和ゲート　 （１０６）を介してシフトされる。排他的論理和ゲートの他方の入力は、ディセ ーブル信号と、多項式レジスタ（ｌ　Ｏ２）と、シフト・レジスタの最終段との 論理積（１０３）の結果である。シフト・レジスタ出力の８ビツトは、暗号化す べき入力データと排他的論理和がとられる。これらの排他的論理和ゲート（１０ ５）の出力は暗号化データとなる。

国際調査報告

Claims (13)

【特許請求の範囲】
1. １．信号源からの入力信号を暗号・解読し、前もって選択されたキー信号と前も って選択された多項式信号とを用いて暗号出力信号または解読出力信号を発生す る装置であって： ａ）少なくとも１つの出力を有する、前もって選択されたキー信号を保存する第 １保存手段； ｂ）各段が１つの出力と、第１保存手段の１つの出力に結合されたロード入力と を有する少なくとも１つの段から成るシフト・レジスタ手段； ｃ）少なくとも１つの出力を有する、前もって選択された多項式信号を保存する 第２保存手段；ｄ）第２保存手段の少なくとも１つの出力と、シフト・レジスタ 手段の少なくとも１つの出力とを論理的に合成し、シフト・レジスタ手段の少な くとも１つの段の入力に結合された少なくとも１つの出力を有する第１論理合成 手段；および ｅ）シフト・レジスタ手段の少なくとも１つの出力と、入力信号とを論理的に合 成する第２論理合成手段であって、該第２論理合成手段の出力が暗号または解読 出力信号である第２論理合成手段； によって構成されることを特徴とする装置。
2. ２．第１論理合成手段が、少なくとも１つの論理積ゲートである請求項１記載の 装置。
3. ３．第２論理合成手段が、少なくとも１つの排他的論理和ゲートである請求項１ 記載の装置。
4. ４．シフト・レジスタ手段の最終段の出力が、第１論理合成手段の入力に結合さ れる請求項１記載の装置。
5. ５．第１論理合成手段の入力と、第１保存手段の入力とに結合されたディセーブ ル手段から成る請求項１記載の装置。
6. ６．シフト・レジスタ手段の少なくとも１つの段が複数の排他的論理和ゲートの 第１入力に結合され、第１論理合成手段の少なくとも１つの出力が複数の排他的 論理和ゲートの第２入力に結合され、排他的論理和ゲートの出力がシフト・レジ スタ手段の少なくとも１つの段に結合される請求項１記載の装置。
7. ７．信号源からの入力信号を暗号・解読し、前もって選択されたキー信号と、前 もって選択された除算多項式信号と前もって選択された乗算多項式信号とを用い て暗号出力信号または解読出力信号を発生する装置であって；ａ）少なくとも１ つの出力を有する、前もって選択されたキー信号を保存する第１保存手段； ｂ）各段が１つの出力と、１つのシフト入力と、第１保存手段の１つの出力に結 合された１つのロード入力とを有する少なくとも１つの段から成るシフト・レジ スタ手段；ｃ）少なくとも１つの出力を有する、前もって選択された除算多項式 信号を保存する第２保存手段；ｄ）第２保存手段の少なくとも１つの出力と、シ フト・レジスタ手段の少なくとも１つの出力とを論理的に合成し、シフト・レジ スタ手段の少なくとも１つの段のシフト入力に結合された少なくとも１つの出力 を有する第１論理合成手段； ｅ）少なくとも１つの出力を有する、前もって選択された乗算多項式信号を保存 する第３保存手段；ｆ）第１論理合成手段の少なくとも１つの出力の１つの出力 と、第３保存手段の少なくとも１つの出力とを論理的に合成する第２論理合成手 段；および ｇ）シフト・レジスタ手段の少なくとも１つの出力と、入力信号とを論理的に合 成する第３論理合成手段であって、該第３論理合成手段の出力が暗号または解読 出力信号である第３論理合成手段； によって構成されることを特徴とする装置。
8. ８．第１および第２論理合成手段が、論理積ゲートである請求項７記載の装置。
9. ９．第３論理合成手段が、排他的論理和ゲートである請求項７記載の装置。
10. １０．シフト・レジスタ手段の最終段の出力が第１論理合成手段の入力に結合さ れる請求項７記載の装置。
11. １１．第２論理合成手段の入力に結合される，シフト・レジスタ手段の少なくと も１つの段の第１段への入力から成る請求項７記載の装置。
12. １２．第１論理合成手段の入力と、第２論理合成手段の入力と、第１保存手段の 入力とに結合されるディセーブル手段から成る請求項７記載の装置。
13. １３．ａ）前もって選択されたキーと、前もって選択された多項式と、暗号化信 号とから成る信号を信号源から受信する手段； ｂ）前もって選択されたキーと、前もって選択された多項式と、暗号化信号とか ら成る信号を送信する手段；および ｃ）プロセッサ，メモリおよび暗号化装置から成るバケット・スイッチによって 構成される通信ネットワークであって、該暗号化装置が： 少なくとも１つの出力を有する、前もって選択されたキー信号を保存する第１保 存手段と；各段が出力と、第１保存手段の出力に結合された入力とを有する少な くとも１つの段から成るシフト・レジスタ手段と； 少なくとも１つの出力を有する、前もって選択された多項式を保存する第２保存 手段と； 第２保存手段の少なくとも１つの出力と、シフト・レジスタ手段の少なくとも１ つの出力とを論理的に合成し、シフト・レジスタ手段の少なくとも１つの段に結 合される少なくとも１つの出力を有する第１論理合成手段と；シフト・レジスタ 手段の少なくとも１つの出力と暗号化信号とを論理的に合成し、その出力が解読 出力信号である第２論理合成手段とを具備してなる暗号化装置；によって構成さ れることを特徴とする通信ネットワーク。