JPS6340372B2 - - Google Patents
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- Publication number
- JPS6340372B2 JPS6340372B2 JP54170004A JP17000479A JPS6340372B2 JP S6340372 B2 JPS6340372 B2 JP S6340372B2 JP 54170004 A JP54170004 A JP 54170004A JP 17000479 A JP17000479 A JP 17000479A JP S6340372 B2 JPS6340372 B2 JP S6340372B2
- Authority
- JP
- Japan
- Prior art keywords
- phase
- frequency
- input
- output
- filter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は磁気デイスク装置において磁気ヘツド
位置決めのための位置信号の読取りに用いる信号
のための位相同期回路（PLL）に関する。
位置決めのための位置信号の読取りに用いる信号
のための位相同期回路（PLL）に関する。
磁気デイスク装置は小型化、高記録密度化を達
成するために、データデイスク面の線記録密度及
びトラツク密度を増大させる傾向にあるが、トラ
ツク密度の増加に対して問題となるのが、磁気ヘ
ツドの位置決め精度である。この問題に対して、
データデイスク面にも位置情報を書き込むセクタ
サーボ方式が提唱されている。
成するために、データデイスク面の線記録密度及
びトラツク密度を増大させる傾向にあるが、トラ
ツク密度の増加に対して問題となるのが、磁気ヘ
ツドの位置決め精度である。この問題に対して、
データデイスク面にも位置情報を書き込むセクタ
サーボ方式が提唱されている。
第１図は従来用いられてきた専用サーボ面を持
つサーボとセクタサーボを組合わせた方式におけ
るデイスク装置断面図である。１はスピンドル、
２，３は各々データデイスク、サーボデイスクで
ある。更に４，５はデータヘツド、サーボヘツド
である。
つサーボとセクタサーボを組合わせた方式におけ
るデイスク装置断面図である。１はスピンドル、
２，３は各々データデイスク、サーボデイスクで
ある。更に４，５はデータヘツド、サーボヘツド
である。
このような方式において、データデイスク面２
上のトラツクは第２図ａに示すデータフオーマツ
トで位置情報や記録データが書き込まれる。即ち
第２図ａのデータトラツクにおいて、SYCは同
期パルス領域、IDはシリンダーナンバー、セク
タナンバー、フラツグ等の領域、Dataはデータ
情報領域、ID CRC、Data CRCはそれぞれID、
Dataの誤りチエツク領域として使用される。
Gapはデータ間ギヤツプ、SSは位置信号領域で
ある。一方第２図ｂはサーボデイスク３上のフオ
ーマツトのうちインデツクスＩ、セクタインデツ
クスSIを示している。SSは位置信号領域である。
上のトラツクは第２図ａに示すデータフオーマツ
トで位置情報や記録データが書き込まれる。即ち
第２図ａのデータトラツクにおいて、SYCは同
期パルス領域、IDはシリンダーナンバー、セク
タナンバー、フラツグ等の領域、Dataはデータ
情報領域、ID CRC、Data CRCはそれぞれID、
Dataの誤りチエツク領域として使用される。
Gapはデータ間ギヤツプ、SSは位置信号領域で
ある。一方第２図ｂはサーボデイスク３上のフオ
ーマツトのうちインデツクスＩ、セクタインデツ
クスSIを示している。SSは位置信号領域である。
基本的な磁気ヘツドの位置決め制御は、サーボ
デイスク上の位置信号（第２図ｂには図示してい
ない）によるコアース制御（所定トラツクへ磁気
ヘツドを移動させるトラツクアクセス動作）と移
動されたデータデイスク上の位置信号によるフア
イン制御（デイスクの取り付け誤差、温度分布の
差によるトラツクの偏心に対しても磁気ヘツドを
該所定トラツクに保持させるトラツク追従動作）
によつて行われる。
デイスク上の位置信号（第２図ｂには図示してい
ない）によるコアース制御（所定トラツクへ磁気
ヘツドを移動させるトラツクアクセス動作）と移
動されたデータデイスク上の位置信号によるフア
イン制御（デイスクの取り付け誤差、温度分布の
差によるトラツクの偏心に対しても磁気ヘツドを
該所定トラツクに保持させるトラツク追従動作）
によつて行われる。
一方、デイスク上の位置信号領域SSには、隣
接トラツクと相異なる位置にポジシヨンパルスが
書き込まれており、これらのパルスを基準クロツ
クでゲートしてピーク値の差を取り、目標トラツ
クからのヘツドの位置誤差量を得ている。したが
つて、正確なヘツド位置の検出には、回転変動に
同期したゲート用基準クロツクが不可欠である。
本発明はかかる基準クロツクを得るための位相同
期回路（PLL）に関するものである。そして、
かかるデータデイスク上の位置信号読取りのため
のゲート用基準クロツクは、位置信号SSに先立
つギヤツプＧに書き込まれたall“１”パターンの
周波数に、PLLの電圧制御発振器の出力周波数
が同期するよう引込み動作を行うことによつて得
られる。故にこのギヤツプＧが長ければ、引込み
は確実に行われるが、ギヤツプＧの占める割合が
増加すれば、デイスク面効率が悪化し、装置とし
て大容量化を阻害することになる。
接トラツクと相異なる位置にポジシヨンパルスが
書き込まれており、これらのパルスを基準クロツ
クでゲートしてピーク値の差を取り、目標トラツ
クからのヘツドの位置誤差量を得ている。したが
つて、正確なヘツド位置の検出には、回転変動に
同期したゲート用基準クロツクが不可欠である。
本発明はかかる基準クロツクを得るための位相同
期回路（PLL）に関するものである。そして、
かかるデータデイスク上の位置信号読取りのため
のゲート用基準クロツクは、位置信号SSに先立
つギヤツプＧに書き込まれたall“１”パターンの
周波数に、PLLの電圧制御発振器の出力周波数
が同期するよう引込み動作を行うことによつて得
られる。故にこのギヤツプＧが長ければ、引込み
は確実に行われるが、ギヤツプＧの占める割合が
増加すれば、デイスク面効率が悪化し、装置とし
て大容量化を阻害することになる。
以上の背景から、本発明の目的は、データデイ
スク面に書込まれた位置信号の読取りに用いる基
準クロツク発生のための位相同期応答特性を向上
させることにより、デイスク面の効率を高め、か
つ周波数同期後は回路を安定にさせる手段を含む
位相同期回路を提供することである。
スク面に書込まれた位置信号の読取りに用いる基
準クロツク発生のための位相同期応答特性を向上
させることにより、デイスク面の効率を高め、か
つ周波数同期後は回路を安定にさせる手段を含む
位相同期回路を提供することである。
そして本発明にかかる位相同期回路は、位相比
較器、フイルタ、電圧制御発振器（VCO）から
構成され、入力周波数の変動に追従する周波数発
振を行なう位相同期回路において、 入力周波数の変動に追従する位相同期回路Ａ
と、これと並列に接続された位相ロツク専用ルー
プをもつ位相同期回路Ｂからなり、これら両同期
回路のVCO制御電圧を互いのフイルタ出力の一
定の割合に加算とし、位相同期回路Ａに連続する
周波数を入力し、位相同期回路Ｂは常に周波数引
き込み状態にあり、離散的に入力する周波数変動
に対し、位相引き込みのみを行うようにしたこと
を特徴としたものである。
較器、フイルタ、電圧制御発振器（VCO）から
構成され、入力周波数の変動に追従する周波数発
振を行なう位相同期回路において、 入力周波数の変動に追従する位相同期回路Ａ
と、これと並列に接続された位相ロツク専用ルー
プをもつ位相同期回路Ｂからなり、これら両同期
回路のVCO制御電圧を互いのフイルタ出力の一
定の割合に加算とし、位相同期回路Ａに連続する
周波数を入力し、位相同期回路Ｂは常に周波数引
き込み状態にあり、離散的に入力する周波数変動
に対し、位相引き込みのみを行うようにしたこと
を特徴としたものである。
以下本発明の実施例につき説明する。
第３図が本発明の実施例ブロツク図である。
今デイスクの回転変動に伴う、サーボデイスク
からの同期信号の周波数及び位相をφ1（入力端
子T1への入力）とすると、これに追従するPLL
回路Ａを有し、位相比較器１、低域フイルタ２、
電圧制御発振器（VCO）６で構成されている。
このVCO６の出力Ｎ・・φ1はφ1に同期される
ように動作する。更に位相比較器４、VCO３、
フイルタ５から構成されるPLL回路Ｂを有しこ
れは、VCO３出力φ2をデータデイスク面から離
散的に入力されるキヤツプ部Ｇのall“１”の記録
から読取られる信号のφ2（入力端子T2への入力）
に高速で応答同期させるものである。
からの同期信号の周波数及び位相をφ1（入力端
子T1への入力）とすると、これに追従するPLL
回路Ａを有し、位相比較器１、低域フイルタ２、
電圧制御発振器（VCO）６で構成されている。
このVCO６の出力Ｎ・・φ1はφ1に同期される
ように動作する。更に位相比較器４、VCO３、
フイルタ５から構成されるPLL回路Ｂを有しこ
れは、VCO３出力φ2をデータデイスク面から離
散的に入力されるキヤツプ部Ｇのall“１”の記録
から読取られる信号のφ2（入力端子T2への入力）
に高速で応答同期させるものである。
PLL回路において、周波数位相比較器１の出
力は、サーボデイスク面上から得られる同期パル
スに一致させるため周波数変動幅を十分ふくむキ
ヤプチヤーレンジを有する。そしてサーボデイス
ク面上から同期パルスは、常に与えられるので、
回路のループゲインを低く取り、系の応答時間を
長くし、安定性を高めることができる。
力は、サーボデイスク面上から得られる同期パル
スに一致させるため周波数変動幅を十分ふくむキ
ヤプチヤーレンジを有する。そしてサーボデイス
ク面上から同期パルスは、常に与えられるので、
回路のループゲインを低く取り、系の応答時間を
長くし、安定性を高めることができる。
一方PLL回路Ｂにおいて、位相比較器４は、
VCO３の出力周波数とデータ面から入力される
周波数の位相差を比較し、位相引込みを行なうよ
うにする。なお周波数変動に対する追従動作はフ
イルタ２に出力VC1によつて行われる。
VCO３の出力周波数とデータ面から入力される
周波数の位相差を比較し、位相引込みを行なうよ
うにする。なお周波数変動に対する追従動作はフ
イルタ２に出力VC1によつて行われる。
第４図ａは入力端子入力PI（φ1）、VCO６の出
力PV（及び）、PI−ｖ（及びPI・PV）は比較
器１の入力を示している。ここで、分周器８の分
周比１／Ｎにおいて簡単のためＮ＝１と考える。
力PV（及び）、PI−ｖ（及びPI・PV）は比較
器１の入力を示している。ここで、分周器８の分
周比１／Ｎにおいて簡単のためＮ＝１と考える。
従つて、VCO６の出力と、分周器８の出力は
等しい。
等しい。
第４図ｂは、入力端子入力PI′（φ2）、VCO３
の出力PV′（及びV′）、比較器４の入力（PI
Ｖ）′（及び（PI・PV）′）を示している。
の出力PV′（及びV′）、比較器４の入力（PI
Ｖ）′（及び（PI・PV）′）を示している。
更に比較器１はその入力PI・PVとの差を出力
しフイルタ２により制御電圧VC1となる。
しフイルタ２により制御電圧VC1となる。
そして第５図ｂに示すように、PI・VとPI・
PVの差のフイルタ２を通つた出力がINC（位相進
み）となる場合、VC1はV0を中心に正方向に増加
する。
PVの差のフイルタ２を通つた出力がINC（位相進
み）となる場合、VC1はV0を中心に正方向に増加
する。
一方、比較器４では（PI・V）′と（PI・
PV）′との差がとられ、フイルタ５により制御電
圧VC2が得られる。VC2は第５図ｃに示すように
（PI・V）′と（PI・PV）′の差のフイルタ５を通
つた出力がDEC（位相遅れ）となる場合、０を中
心に増加する。
PV）′との差がとられ、フイルタ５により制御電
圧VC2が得られる。VC2は第５図ｃに示すように
（PI・V）′と（PI・PV）′の差のフイルタ５を通
つた出力がDEC（位相遅れ）となる場合、０を中
心に増加する。
更に、電圧制御発振器VCO３，６は第５図ａ
のように制御電圧に対し発振周波数が変化する。
のように制御電圧に対し発振周波数が変化する。
位相同期用パルスの入力がない場合、又は入力
周波数の位相φ1，φ2がまつたく同一の場合、位
相比較器４の出力は０となり、PLL回路Ｂはオ
ープンループの状態で動作する。すなわちVCO
３，VCO６の出力はまつたく同一周波数及び位
相で動作する。
周波数の位相φ1，φ2がまつたく同一の場合、位
相比較器４の出力は０となり、PLL回路Ｂはオ
ープンループの状態で動作する。すなわちVCO
３，VCO６の出力はまつたく同一周波数及び位
相で動作する。
次にギヤツプ部Ｇのall“１”パターンを読取り
入力周波数の位相φ2がφ1と一致しない時は、フ
イルタ５に出力VC2が生じ、このVC2は入力側の
VC1と加算される。
入力周波数の位相φ2がφ1と一致しない時は、フ
イルタ５に出力VC2が生じ、このVC2は入力側の
VC1と加算される。
前述の如く、位相比較器４の特性は第４図ｂ、
第５図ｃに示されるように、位相同期状態でフイ
ルタ５の出力が０となるように設定してあり、
PLL回路Ｂでは位相引込みのみを行わせるよう
にする。またフイルタ５の出力VC2は通常用いら
れるようにVCO３の出力信号位相φ01と入力信号
位相φ2の差を減少させる極性とする。
第５図ｃに示されるように、位相同期状態でフイ
ルタ５の出力が０となるように設定してあり、
PLL回路Ｂでは位相引込みのみを行わせるよう
にする。またフイルタ５の出力VC2は通常用いら
れるようにVCO３の出力信号位相φ01と入力信号
位相φ2の差を減少させる極性とする。
すなわち第３図において、VC2は閉ループＡ
（VCO６、分周器８、位相比較器１、フイルタ
２）及び閉ループＢ（フイルタ５、アンプ７、
VCO３位相比較器４）を通るので、位相進み及
び位相遅れの信号が前述の如く第５図ｃの関係と
なる。（閉ループ一段の場合と比べ位相進み、位
相遅れ信号が逆）、このようにPLL回路Ｂは位相
同期のみを行わせるため離散的な入力に対して、
高速で応答することができる。さらに、位相同期
の動作時には、位相誤差信号VC2閉ループＡのみ
ならず、閉ループＢにおいても誤差（φ01−φ2）
を減少させる方向に働らき全体のループゲインが
大きくなる。
（VCO６、分周器８、位相比較器１、フイルタ
２）及び閉ループＢ（フイルタ５、アンプ７、
VCO３位相比較器４）を通るので、位相進み及
び位相遅れの信号が前述の如く第５図ｃの関係と
なる。（閉ループ一段の場合と比べ位相進み、位
相遅れ信号が逆）、このようにPLL回路Ｂは位相
同期のみを行わせるため離散的な入力に対して、
高速で応答することができる。さらに、位相同期
の動作時には、位相誤差信号VC2閉ループＡのみ
ならず、閉ループＢにおいても誤差（φ01−φ2）
を減少させる方向に働らき全体のループゲインが
大きくなる。
位相同期がかかつた後はモータの回転変動によ
る周波数変動のみが存在し、VC2〓０で閉ループ
Ｂはオープンの状態でPLL回路Ｂから見たルー
プゲインは閉ループＡによる特性で決まる。この
ように上述のPLL回路を用いれば周波数変動に
追従するPLL回路Ａと組合わせ離散的に入力さ
れる信号に高速で応答させることができる。
る周波数変動のみが存在し、VC2〓０で閉ループ
Ｂはオープンの状態でPLL回路Ｂから見たルー
プゲインは閉ループＡによる特性で決まる。この
ように上述のPLL回路を用いれば周波数変動に
追従するPLL回路Ａと組合わせ離散的に入力さ
れる信号に高速で応答させることができる。
第６図は本発明の一実施例であり、第３図原理
ブロツク図を実際の回路におきかえたものであ
る。第３図と同一のものには同一番号を付してあ
る。ここで、サーボデイスクからの同期パルスは
端子T1にデータデイスクからの入力信号は端子
T2にそれぞれ入力される。端子T4の出力はφ2、
端子T3の出力はφ1となる。なおこの回路におい
てサーボデイスクの周期パルスはデータデイスク
からの入力信号の１／Ｎの周波数であるとする。
アンプ７のゲイン−Ａはこの周波数差の補正用に
用いられる。９，１０はインバータであり、第４
図で説明したV、V′を作成するものである。
アンドゲート１１，１２はPI・V、PI・PVを作
成し、アンドゲート１３，１４は（PI・PV）′、
（PI・V）′を作成するものである。
ブロツク図を実際の回路におきかえたものであ
る。第３図と同一のものには同一番号を付してあ
る。ここで、サーボデイスクからの同期パルスは
端子T1にデータデイスクからの入力信号は端子
T2にそれぞれ入力される。端子T4の出力はφ2、
端子T3の出力はφ1となる。なおこの回路におい
てサーボデイスクの周期パルスはデータデイスク
からの入力信号の１／Ｎの周波数であるとする。
アンプ７のゲイン−Ａはこの周波数差の補正用に
用いられる。９，１０はインバータであり、第４
図で説明したV、V′を作成するものである。
アンドゲート１１，１２はPI・V、PI・PVを作
成し、アンドゲート１３，１４は（PI・PV）′、
（PI・V）′を作成するものである。
今、第７図ａのようにが中心周波数0に一致
し位相同期がかかつた場合にはVC2＝０で閉ルー
プＢはオープンの状態でPLL回路Ｂから見たル
ープゲインは閉ループＡによる特性で決まる。
が中心周波数0からすれ位相同期がかかつた場合
には図７ｂのように＞0ではPI・VとPI・PV
の関係からわかるようにVC1の出力は中心周波数
からの差を補正すべくVC1＜V0となる。
し位相同期がかかつた場合にはVC2＝０で閉ルー
プＢはオープンの状態でPLL回路Ｂから見たル
ープゲインは閉ループＡによる特性で決まる。
が中心周波数0からすれ位相同期がかかつた場合
には図７ｂのように＞0ではPI・VとPI・PV
の関係からわかるようにVC1の出力は中心周波数
からの差を補正すべくVC1＜V0となる。
一方（PI・V）′と（PI・PV）′の関係からわ
かるようにVC2の出力はφ2がφ1と図の様な位相差
をもつ時、VFO３の出力周波数を減少させる方
向に働き位相比較器４の出力はVC2＜０となる。
すなわち閉ループＡにおいてVC1−Ａ・VC2＞VC1
＞０であるからVCO６の出力をに一致させる
方向に働き、フイードバツクループは漸近安定に
近ずく。逆にP1′が点線で示される状態になると
VC2＞０となり、PLL回路Ａが必ずしも安定な動
作をしなくなる。第７図ｃに示すように0＞で
も同様である。ここで重要な点はが中心周波数
0よりはずれた場合φ2に位相許容範囲Ａがあり、
それは第７図ｄに示すようにロツクレンジのロツ
ク許容範囲Ｂから決定されることである。
かるようにVC2の出力はφ2がφ1と図の様な位相差
をもつ時、VFO３の出力周波数を減少させる方
向に働き位相比較器４の出力はVC2＜０となる。
すなわち閉ループＡにおいてVC1−Ａ・VC2＞VC1
＞０であるからVCO６の出力をに一致させる
方向に働き、フイードバツクループは漸近安定に
近ずく。逆にP1′が点線で示される状態になると
VC2＞０となり、PLL回路Ａが必ずしも安定な動
作をしなくなる。第７図ｃに示すように0＞で
も同様である。ここで重要な点はが中心周波数
0よりはずれた場合φ2に位相許容範囲Ａがあり、
それは第７図ｄに示すようにロツクレンジのロツ
ク許容範囲Ｂから決定されることである。
以上詳述したように、本発明によりギヤツプ長
を大きくせずに、PLL回路応答特性を向上させ
ることができ、かつ回路を安定に動作させること
ができ、効果として得るところ大である。
を大きくせずに、PLL回路応答特性を向上させ
ることができ、かつ回路を安定に動作させること
ができ、効果として得るところ大である。
第１図はサーボデイスクとデータデイスクの関
係図、第２図はサーボデイスクとデータデイスク
面の記録フオーマツト、第３図は本発明の実施例
原理図、第４図及び第５図は第３図の動作説明
図、第６図は第３図原理図に対する実際回路図、
第７図は第６図の動作説明図を示す。 図において、１，４は位相比較器、２，５は低
域フイルタ、３，６は電圧制御発振器、８は１／
Ｎ分周器。
係図、第２図はサーボデイスクとデータデイスク
面の記録フオーマツト、第３図は本発明の実施例
原理図、第４図及び第５図は第３図の動作説明
図、第６図は第３図原理図に対する実際回路図、
第７図は第６図の動作説明図を示す。 図において、１，４は位相比較器、２，５は低
域フイルタ、３，６は電圧制御発振器、８は１／
Ｎ分周器。
Claims (1)
- 【特許請求の範囲】 １ 位相比較器、フイルタ、電圧制御発振器
（VCO）から構成され、入力周波数の変動に追従
する周波数発振を行なう位相同期回路において、 入力周波数の変動に追従する位相同期回路Ａ
と、これと並列に接続された位相ロツク専用ルー
プをもつ位相同期回路Ｂからなり、これら両同期
回路のVCO制御電圧を互いのフイルタ出力の一
定の割合の加算とし、位相同期回路Ａに連続する
周波数を入力し、位相同期回路Ｂは常に周波数引
き込み状態にあり、離散的に入力する周波数変動
に対し、位相引き込みのみを行うようにしたこと
を特徴とする位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17000479A JPS5691537A (en) | 1979-12-26 | 1979-12-26 | Phase synchronizing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17000479A JPS5691537A (en) | 1979-12-26 | 1979-12-26 | Phase synchronizing circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5691537A JPS5691537A (en) | 1981-07-24 |
| JPS6340372B2 true JPS6340372B2 (ja) | 1988-08-10 |
Family
ID=15896799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17000479A Granted JPS5691537A (en) | 1979-12-26 | 1979-12-26 | Phase synchronizing circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5691537A (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143366B2 (ja) * | 1972-05-12 | 1976-11-20 | ||
| JPS527613A (en) * | 1975-07-09 | 1977-01-20 | Oki Electric Ind Co Ltd | Afc system |
| JPS5254312A (en) * | 1975-10-30 | 1977-05-02 | Oki Electric Ind Co Ltd | Frequency synchronization |
| JPS5912214B2 (ja) * | 1976-12-10 | 1984-03-21 | 山水電気株式会社 | 同期信号発生回路 |
-
1979
- 1979-12-26 JP JP17000479A patent/JPS5691537A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5691537A (en) | 1981-07-24 |
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