JPS6339952U - - Google Patents
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- Publication number
- JPS6339952U JPS6339952U JP13330286U JP13330286U JPS6339952U JP S6339952 U JPS6339952 U JP S6339952U JP 13330286 U JP13330286 U JP 13330286U JP 13330286 U JP13330286 U JP 13330286U JP S6339952 U JPS6339952 U JP S6339952U
- Authority
- JP
- Japan
- Prior art keywords
- electronic component
- adjacent
- utility
- large number
- model registration
- Prior art date
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- Pending
Links
- 239000000428 dust Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Insertion, Bundling And Securing Of Wires For Electric Apparatuses (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Lead Frames For Integrated Circuits (AREA)
Description
第１図は本考案の原理説明図、第２図は本考案
の実施例を示す説明図、第３図は従来構造の説明
図である。 第１図において、１はＩＣチツプ、２はリード
ピン、３はオープン端子、５はインピーダンス検
知回路である。
の実施例を示す説明図、第３図は従来構造の説明
図である。 第１図において、１はＩＣチツプ、２はリード
ピン、３はオープン端子、５はインピーダンス検
知回路である。
Claims (1)
- 【実用新案登録請求の範囲】 塵埃を含む環境で使用される電子部品１におい
て、 該電子部品１の多数のリードピン２の間に、互
いに隣合う２つのオープン端子３を設けてなる電
子部品構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13330286U JPS6339952U (ja) | 1986-08-29 | 1986-08-29 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13330286U JPS6339952U (ja) | 1986-08-29 | 1986-08-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6339952U true JPS6339952U (ja) | 1988-03-15 |
Family
ID=31033493
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13330286U Pending JPS6339952U (ja) | 1986-08-29 | 1986-08-29 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6339952U (ja) |
-
1986
- 1986-08-29 JP JP13330286U patent/JPS6339952U/ja active Pending
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