JPS6339208A - 同期検波器 - Google Patents
同期検波器Info
- Publication number
- JPS6339208A JPS6339208A JP18392286A JP18392286A JPS6339208A JP S6339208 A JPS6339208 A JP S6339208A JP 18392286 A JP18392286 A JP 18392286A JP 18392286 A JP18392286 A JP 18392286A JP S6339208 A JPS6339208 A JP S6339208A
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- JP
- Japan
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- output
- clock signal
- capacitor
- switch
- signal
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- 230000001360 synchronised effect Effects 0.000 title claims abstract description 24
- 239000003990 capacitor Substances 0.000 claims abstract description 25
- 238000001514 detection method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000007423 decrease Effects 0.000 description 2
- 230000001427 coherent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
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- Filters That Use Time-Delay Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は同期検汲器、殊にＮ路フィルタな用いた同期検
波器に関する。
波器に関する。
（従来技術）
例えば、信号の有効成分を抽出する場合等には同期検波
器を用いるが、従来同期検波器としては第４図に示す如
く、同期検波すべき信号を帯域Ｐ波器１を介して掛算器
２に入力するとともに、該掛算器２のもう一方の入力端
に基準信号を印加して該部用力から例えば低埴通過型Ｃ
Ｒフィルタ３によってキャリア成分を除去した乗算出力
のみを同期検波信号として抽出するよう構成するのが一
般的であった。
器を用いるが、従来同期検波器としては第４図に示す如
く、同期検波すべき信号を帯域Ｐ波器１を介して掛算器
２に入力するとともに、該掛算器２のもう一方の入力端
に基準信号を印加して該部用力から例えば低埴通過型Ｃ
Ｒフィルタ３によってキャリア成分を除去した乗算出力
のみを同期検波信号として抽出するよう構成するのが一
般的であった。
即ち、従来の同期検波器に於いては所要選択度をもっ九
帯埴Ｐ波器と掛算器が不可欠である。
帯埴Ｐ波器と掛算器が不可欠である。
しかしながら、現在入手可能な掛算器は非直線歪を伴う
うえ、安定性が劣るため、上述し念如き従来の同期検波
器では正確な同期検波出力を得ることができないと云う
問題があった。
うえ、安定性が劣るため、上述し念如き従来の同期検波
器では正確な同期検波出力を得ることができないと云う
問題があった。
（発明の目的）
本発明は上述した如き従来の同期検波器の問題を解決す
るためになされたものでありて、掛算器を使用すること
なくこれを実現することに二って極めて正確かつ安定し
た同期検波出力を得るとともに前記帯域Ｐ波器をも不要
とした同期検波器を提供することを目的とする。
るためになされたものでありて、掛算器を使用すること
なくこれを実現することに二って極めて正確かつ安定し
た同期検波出力を得るとともに前記帯域Ｐ波器をも不要
とした同期検波器を提供することを目的とする。
（発明の概要）
本発明は前記目的を達成するために、基準信号となるク
ロック信号に応答せしめたスイッチとコンデンサとの直
列回路をＮ個含むＮ路フィルタの前記コンデンサの１乃
至Ｎ ／ ２に蓄積された電圧を加算する回路と、前記
コンデ／すの残りのＮ＋１／２乃至Ｎのコンデンサに蓄
積された夫々の電圧を加算する回路とを設け、これら２
つの加算出力を互いに減算した出力から所望の同期検波
出力を導出するよう構成する。
ロック信号に応答せしめたスイッチとコンデンサとの直
列回路をＮ個含むＮ路フィルタの前記コンデンサの１乃
至Ｎ ／ ２に蓄積された電圧を加算する回路と、前記
コンデ／すの残りのＮ＋１／２乃至Ｎのコンデンサに蓄
積された夫々の電圧を加算する回路とを設け、これら２
つの加算出力を互いに減算した出力から所望の同期検波
出力を導出するよう構成する。
又は、前記２つの加算回路のうちいづれか一方の出力を
同期検波信号として導出するよう構成する。
同期検波信号として導出するよう構成する。
（実施例）
以下本発明に図示した実施例に基づいて詳細に説明する
。
。
ある。
同図に於いて４．４′は検波すべき信号の入力端子であ
って、これは抵抗Ｒ２を介してｎ個のスイッチ５−１．
５−２．・・・・・・、５−ｎ夫々の入力端に共通に接
続され、これらスイッチの出力端には夫々コンデンサ６
−１．６−２．・・・・・・、６−ｎを直列に接続する
。即ち前記信号入力端に対し前記コンデンサ６−１ 、
６−２ 、６−３ 、・・・・・、６−ｎはスイッチ゛
５−１．５−２．・・・・・・、５−ｎを介して抵抗Ｒ
２を共通にし＆ＣＲ時定数回路とする。
って、これは抵抗Ｒ２を介してｎ個のスイッチ５−１．
５−２．・・・・・・、５−ｎ夫々の入力端に共通に接
続され、これらスイッチの出力端には夫々コンデンサ６
−１．６−２．・・・・・・、６−ｎを直列に接続する
。即ち前記信号入力端に対し前記コンデンサ６−１ 、
６−２ 、６−３ 、・・・・・、６−ｎはスイッチ゛
５−１．５−２．・・・・・・、５−ｎを介して抵抗Ｒ
２を共通にし＆ＣＲ時定数回路とする。
又、前記スイッチ５−１．５−２．・・・・・・、５−
ｎは夫々制御端子７−１．７−２．・・・・・・、７−
ｎを有し。
ｎは夫々制御端子７−１．７−２．・・・・・・、７−
ｎを有し。
これには図示を省略した回路によってクロック信号を印
加する。
加する。
更に、前記スイッチとコンデンサのｎ ’ＪＡの直列回
路群を前半部ｎ ／ ２と後半部ｎ ／ ２に２分し、
夫々のスイッチとコンデンサとの接続点からの信号を２
つの加算回路８，９に供給すると共に、これら２つの加
算回路８，９の出力を減算回路１０と、抵抗Ｒ番及びコ
ンデンサＣ−ｈとヨ２ より成る低域フィルター１を介して出力端１２に導出す
るよう構成したものである。
路群を前半部ｎ ／ ２と後半部ｎ ／ ２に２分し、
夫々のスイッチとコンデンサとの接続点からの信号を２
つの加算回路８，９に供給すると共に、これら２つの加
算回路８，９の出力を減算回路１０と、抵抗Ｒ番及びコ
ンデンサＣ−ｈとヨ２ より成る低域フィルター１を介して出力端１２に導出す
るよう構成したものである。
以下このようにｒ４成した装置の動作を説明する。
前記抵抗Ｒ２とこれに並列に接続したスインチ５とコン
デンサ０の直列回路Ｎ個から成る回路は一般にＮ路フィ
ルタと称されるもので、その詳細は種々文献２例えば１
９６７年７月２４日発行のＥｌｅｃｔｒｏｎｉｃｓ
（９１頁〜１００頁）等に記載されているから詳細な説
明は省略するが。
デンサ０の直列回路Ｎ個から成る回路は一般にＮ路フィ
ルタと称されるもので、その詳細は種々文献２例えば１
９６７年７月２４日発行のＥｌｅｃｔｒｏｎｉｃｓ
（９１頁〜１００頁）等に記載されているから詳細な説
明は省略するが。
前記スイッチ５−１．５−２．・・・−・・、５−ｎ個
の夫々の制御端子７−１．７−２．・・・・・・、７−
ｎに基準信号に対応したクロック信号を印加すれば、該
基準信号を中心周波数とした帯域フィルタとして機能せ
しめることができる。しかも、このＮ路フィルタによれ
ばインダクタンスＬとコンデンサＣを用いたＬＣフィル
タ、或はＲＣフィルタより他めて大きなＱを得ることが
できるうえ比較的小容量のコンデンサで済むからＩＣ化
するのに都合がよい。
の夫々の制御端子７−１．７−２．・・・・・・、７−
ｎに基準信号に対応したクロック信号を印加すれば、該
基準信号を中心周波数とした帯域フィルタとして機能せ
しめることができる。しかも、このＮ路フィルタによれ
ばインダクタンスＬとコンデンサＣを用いたＬＣフィル
タ、或はＲＣフィルタより他めて大きなＱを得ることが
できるうえ比較的小容量のコンデンサで済むからＩＣ化
するのに都合がよい。
本発明は、このＮ路フィルタの有用性に着目して、これ
を同期検波器の一部として利用するものである。
を同期検波器の一部として利用するものである。
今、スイッチの制御端子７−１．７−２．・・・・・・
。
。
７−ｎ１ｃＮ路フイルタの原理に従って第２図（ａ）に
示すようなりロック信号を印加する。
示すようなりロック信号を印加する。
このクロック信号は基準周波数の一周期を１／Ｎに分割
した一期間づつ高電位を生ずるパルス信号で、これを順
次スイッチの制御端子７−１．７−２．・・・・・・、
７−ｎに印加すると、該パルス信号が印加されたスイッ
チのみが導通し、これに接続されたコンデンサと前記共
通に接続した抵抗Ｒ２とによってＣＲ時定数回路が形成
され入力端子４．４′に供給される信号の瞬時電圧によ
って充電される。この充電はクロックパルスの移行に伴
って１頓次すべてのコンデンサに於いても行なわれ一定
周期ごとに同一コンデンサに繰返し充電される。
した一期間づつ高電位を生ずるパルス信号で、これを順
次スイッチの制御端子７−１．７−２．・・・・・・、
７−ｎに印加すると、該パルス信号が印加されたスイッ
チのみが導通し、これに接続されたコンデンサと前記共
通に接続した抵抗Ｒ２とによってＣＲ時定数回路が形成
され入力端子４．４′に供給される信号の瞬時電圧によ
って充電される。この充電はクロックパルスの移行に伴
って１頓次すべてのコンデンサに於いても行なわれ一定
周期ごとに同一コンデンサに繰返し充電される。
このとき前記クロック信号と入力信号との周波数が一致
したとき各コンデンサには最大電圧が充電され９両者の
周波数差が大きくなるに従ってそれは小さくなるから帯
域フィルタとして作用すること周知の通りである。
したとき各コンデンサには最大電圧が充電され９両者の
周波数差が大きくなるに従ってそれは小さくなるから帯
域フィルタとして作用すること周知の通りである。
今、第２図（ｂｌに示す如くクロック信号と同一周波数
の正弦波が入力端４．４′に印加された場合を考えると
、各コンデンサにはクロック信号パルス期間に印力σさ
れる入力信号の平均電圧ＡＩ、Ａ２ 、Ａ３ 、・・・
・・・Ａｎ が充電され、これらの電圧を加算混合し
た２つの加算回路８，９の出力の減算出力は前記入力信
号の平均電圧即ち、ｅｉを含んだものとなる。
の正弦波が入力端４．４′に印加された場合を考えると
、各コンデンサにはクロック信号パルス期間に印力σさ
れる入力信号の平均電圧ＡＩ、Ａ２ 、Ａ３ 、・・・
・・・Ａｎ が充電され、これらの電圧を加算混合し
た２つの加算回路８，９の出力の減算出力は前記入力信
号の平均電圧即ち、ｅｉを含んだものとなる。
そこでこの減算出力をＲ３，Ｃ２からなる低域フィルタ
１１に印加すると該フィルり出力端１２には前記入力信
号成分が除去されてｅｉのみが出力され、この出力は入
力信号をクロック信号（基準信号）にて同期検波したも
のとなる。
１１に印加すると該フィルり出力端１２には前記入力信
号成分が除去されてｅｉのみが出力され、この出力は入
力信号をクロック信号（基準信号）にて同期検波したも
のとなる。
即ち、このようにして得た電圧ｅｉは入力信号とクロッ
ク信号との周波数及び位相がともに一致したとき最大と
なり以下に示す如く両者の位相差が増大するに応じて減
少する。
ク信号との周波数及び位相がともに一致したとき最大と
なり以下に示す如く両者の位相差が増大するに応じて減
少する。
第２図（ｃｌは入力信号とクロック信号との周波数は同
一であるが互いに位相φがπ／２ずれた場合を示したも
のであって、このときは前記両割算回路８，９の出力は
共に同一値となるから両者の減算値は最小（この場合は
零）となり。
一であるが互いに位相φがπ／２ずれた場合を示したも
のであって、このときは前記両割算回路８，９の出力は
共に同一値となるから両者の減算値は最小（この場合は
零）となり。
結果的に入力信号とクロック信号との位相差φに対する
低域フィルタ１１の出力の変化は第２図（ｄ）に示す如
く、φ＝０にて最大かつ士π／２ごとに最小となる。
低域フィルタ１１の出力の変化は第２図（ｄ）に示す如
く、φ＝０にて最大かつ士π／２ごとに最小となる。
即ち、この出力は２つの信号の同期検波出力として利用
することができる。
することができる。
伺、前記回路の入力端４，４′に印加する信号に直流バ
イアスを与えて、−周期の平均値をＯＶに設定すれば第
２図（ｄｌに示した出力特性図に於ける出力軸目盛は例
えば同図（ｅｌに示す如く出力信号電圧を正又は負とし
て求めることができる。更に、前記減算回路１ｏを加算
回路に置換すれば、入力信号とクロック信号の位相差φ
が零のときに出力零とし、φが正又は負に対応して正か
負の出力するように構成することも可能であろう。
イアスを与えて、−周期の平均値をＯＶに設定すれば第
２図（ｄｌに示した出力特性図に於ける出力軸目盛は例
えば同図（ｅｌに示す如く出力信号電圧を正又は負とし
て求めることができる。更に、前記減算回路１ｏを加算
回路に置換すれば、入力信号とクロック信号の位相差φ
が零のときに出力零とし、φが正又は負に対応して正か
負の出力するように構成することも可能であろう。
上述しｔ実施例では入力信号の一周期間なＮ分割してそ
の各半周期を互いに減算する場合を示したが１本発明は
第３図に示す如く入力信号の半周期間をＮ ／ ２分割
して、その全体の加算出力を求めるようにしてもよい。
の各半周期を互いに減算する場合を示したが１本発明は
第３図に示す如く入力信号の半周期間をＮ ／ ２分割
して、その全体の加算出力を求めるようにしてもよい。
即ち、第３図は本発明の変形実施例を示すブロック図で
あって、前記第１図に示した装置から後半部Ｎ／２路フ
イルタ部と減算回路１０及び加算回路９を取り去ったも
のである。
あって、前記第１図に示した装置から後半部Ｎ／２路フ
イルタ部と減算回路１０及び加算回路９を取り去ったも
のである。
この構成によれば、入力信号の半周期分についてのみコ
ンデンサ６−１．６−２．・・・・・・、６−（ｎ／２
）の充電電圧を導出しその加算出力を求めることになる
が、この場合前記第２図（ａ）乃至（ｃｌから明らかな
如く、入力信号の半周期分の平均電圧が得られ、この電
圧も入力信号とクロック信号との位相差に対応して増減
するから出力電圧は半減するものの前記第１図のものよ
り簡単な構成の同期検器とすることができる。
ンデンサ６−１．６−２．・・・・・・、６−（ｎ／２
）の充電電圧を導出しその加算出力を求めることになる
が、この場合前記第２図（ａ）乃至（ｃｌから明らかな
如く、入力信号の半周期分の平均電圧が得られ、この電
圧も入力信号とクロック信号との位相差に対応して増減
するから出力電圧は半減するものの前記第１図のものよ
り簡単な構成の同期検器とすることができる。
以上の説明に於いて用いたＮ路フィルタはＮ個のスイッ
チとコンデンサとの直列回路を並列接続し九所謂並列・
スイッチド・フィルり（Ｓｈｕｎｔ−ｓｗｉｔｃｈｅｄ
ｆｉｌｔｅｒ ）であるが前記文献にも示されている
如くＮ路フィルタにはこの他直列・スイッチド・フィル
タ（Ｓ ｅｒ ｉｅｓ −ｓｗｉ ｔｃｈｅｄ ＠ ｆ
ｉｌｔｅｒ ）等が提案されているから１本発明に於い
てもこれら他のものも応用可能であり。
チとコンデンサとの直列回路を並列接続し九所謂並列・
スイッチド・フィルり（Ｓｈｕｎｔ−ｓｗｉｔｃｈｅｄ
ｆｉｌｔｅｒ ）であるが前記文献にも示されている
如くＮ路フィルタにはこの他直列・スイッチド・フィル
タ（Ｓ ｅｒ ｉｅｓ −ｓｗｉ ｔｃｈｅｄ ＠ ｆ
ｉｌｔｅｒ ）等が提案されているから１本発明に於い
てもこれら他のものも応用可能であり。
又前記スイッチ実現手段としてもトランジスタ、ＦＥＴ
或は機械的なものいづれのものでもよいこと明らかであ
る。
或は機械的なものいづれのものでもよいこと明らかであ
る。
（発明の効果）
本発明は以上説明し友如〈従来同期検波器を＃Ｉ戊する
際不可欠であった掛算器及び帯域フィルタに換えてＮ路
フィルタを用いて構成するものであるから、従来必然的
に生じていた非直線歪或はドリフト等に基づく動作不安
定さを除去した。極めて正確安定な同期検波器をもたら
すうえで著効を奏する。
際不可欠であった掛算器及び帯域フィルタに換えてＮ路
フィルタを用いて構成するものであるから、従来必然的
に生じていた非直線歪或はドリフト等に基づく動作不安
定さを除去した。極めて正確安定な同期検波器をもたら
すうえで著効を奏する。
第１図は本発明の一実施例を示すブロック図、第２図（
ａｌ乃至（ｅｌはともに前記第１図の動作を説明するた
めの図であって、（ａ）はスイッチを制御するためのク
ロック信号波形図、（ｂ）及び（ｃｌは入力信号波形、
（ｄ）及び（ｅｉは出力電圧制御図、第３図は本発明の
変形実施例を示すブロック図。 第４図は従来の同期検波器の構成を示すブロック図であ
る。 ５−１．５−２．・・・・・−１５−ｎ・・・・・・・
・・スイッチ。 ６−１．６−２．・・・・・・、６−ｎ及びＣ１，Ｃ２
・・・・・・・・・コンデンサ、 ８及び９・・
・・・・・・・加算回路、 １０・・・・・・・
・・減算器。 １１・・・・・・・・・低域フィルタｌ Ｒ
Ｉ Ｒ” ＩＲ２，及びＲ３・・・・・・・・・抵抗器
。 特許出願人 東洋通信機株式会社 第 １ 図 第 Ｚ ｆｇ／ （ｄ） 活 ｚ Ｉ：ｆＪ （ｅ）厄 ３ ｕ 笥 弘 凶
ａｌ乃至（ｅｌはともに前記第１図の動作を説明するた
めの図であって、（ａ）はスイッチを制御するためのク
ロック信号波形図、（ｂ）及び（ｃｌは入力信号波形、
（ｄ）及び（ｅｉは出力電圧制御図、第３図は本発明の
変形実施例を示すブロック図。 第４図は従来の同期検波器の構成を示すブロック図であ
る。 ５−１．５−２．・・・・・−１５−ｎ・・・・・・・
・・スイッチ。 ６−１．６−２．・・・・・・、６−ｎ及びＣ１，Ｃ２
・・・・・・・・・コンデンサ、 ８及び９・・
・・・・・・・加算回路、 １０・・・・・・・
・・減算器。 １１・・・・・・・・・低域フィルタｌ Ｒ
Ｉ Ｒ” ＩＲ２，及びＲ３・・・・・・・・・抵抗器
。 特許出願人 東洋通信機株式会社 第 １ 図 第 Ｚ ｆｇ／ （ｄ） 活 ｚ Ｉ：ｆＪ （ｅ）厄 ３ ｕ 笥 弘 凶
Claims (1)
- 【特許請求の範囲】 １、同期検波器において、基準信号となるクロックに応
答するスイッチと電圧記憶用コンデンサとの直列回路を
Ｎ個含むＮ路フィルタとＮ／２個の前記直列回路の前記
スイッチとコンデンサの接続点から得られるそれぞれの
電圧値の加算値と、他のＮ／２個の前記直列回路の前記
スイッチとコンデンサの接続点から得られるそれぞれの
電圧の加算値との差をとることを特徴とする同期検波器
。 ２、前記Ｎ／２個の前記直列回路の前記スイッチとコン
デンサ接続点から得られるそれぞれの電圧値の加算値を
とることを特徴とする第１項記載の同期検波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183922A JPH0787339B2 (ja) | 1986-08-05 | 1986-08-05 | 同期検波器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61183922A JPH0787339B2 (ja) | 1986-08-05 | 1986-08-05 | 同期検波器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6339208A true JPS6339208A (ja) | 1988-02-19 |
| JPH0787339B2 JPH0787339B2 (ja) | 1995-09-20 |
Family
ID=16144159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61183922A Expired - Lifetime JPH0787339B2 (ja) | 1986-08-05 | 1986-08-05 | 同期検波器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0787339B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5410654A (en) * | 1977-06-24 | 1979-01-26 | Nec Corp | Am detector n-path filter |
-
1986
- 1986-08-05 JP JP61183922A patent/JPH0787339B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5410654A (en) * | 1977-06-24 | 1979-01-26 | Nec Corp | Am detector n-path filter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0787339B2 (ja) | 1995-09-20 |
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