JPS6334791A - バイポ−ラ型記憶装置 - Google Patents
バイポ−ラ型記憶装置Info
- Publication number
- JPS6334791A JPS6334791A JP61177955A JP17795586A JPS6334791A JP S6334791 A JPS6334791 A JP S6334791A JP 61177955 A JP61177955 A JP 61177955A JP 17795586 A JP17795586 A JP 17795586A JP S6334791 A JPS6334791 A JP S6334791A
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- JP
- Japan
- Prior art keywords
- memory cells
- current
- turned
- lines
- cell
- Prior art date
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- Pending
Links
- 210000004027 cell Anatomy 0.000 description 31
- 238000010586 diagram Methods 0.000 description 9
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 7
- 238000001514 detection method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 210000000352 storage cell Anatomy 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、バイポーラ型記憶装置に関し、特に、改良さ
れた書込みが可能な、集積回路化に好適な、フリップフ
ロップ型記憶セルを含むバイポーラ型記憶装置に関する
。
れた書込みが可能な、集積回路化に好適な、フリップフ
ロップ型記憶セルを含むバイポーラ型記憶装置に関する
。
（従来の技術）
従来、バイポーラ型記憶装置においては、初期設定とし
て使用前に記憶内容を全て％Ｏｌまたは％１１とするた
めに通常の書込み動作を全番地に対して実施する必要が
あった。
て使用前に記憶内容を全て％Ｏｌまたは％１１とするた
めに通常の書込み動作を全番地に対して実施する必要が
あった。
（発明が解決しようとする問題点）
上述した従来のバイポーラ型記憶装置においては、電源
投入時の記憶内容は保障されず、通常、記憶内容の信頼
性を向上するため、書込データと共にエラー検出コード
あるいはパリティが書込まれるので、記憶装置の使用前
に初期設定が必要であシ、このため記憶装置の全番地に
対して％Ｏ１または１１１の書込みが行われる。
投入時の記憶内容は保障されず、通常、記憶内容の信頼
性を向上するため、書込データと共にエラー検出コード
あるいはパリティが書込まれるので、記憶装置の使用前
に初期設定が必要であシ、このため記憶装置の全番地に
対して％Ｏ１または１１１の書込みが行われる。
したがって、記憶容量が大きくなってくるにつれてこの
初期設定の時間が長くなって処理能力が低下するという
欠点がある。
初期設定の時間が長くなって処理能力が低下するという
欠点がある。
（問題点を解決するための手段）
本発明のバイポーラ型記憶装置は、上記従来の欠点を除
去するため、ワード線とディジット線とを外部信号によ
シ同時に選択するためのゲート群と、その選択時にフリ
ップフロップ型記憶セルを反転させるための電流切換回
路と、定１！光源とを備えるように構成されている。
去するため、ワード線とディジット線とを外部信号によ
シ同時に選択するためのゲート群と、その選択時にフリ
ップフロップ型記憶セルを反転させるための電流切換回
路と、定１！光源とを備えるように構成されている。
これにより、記憶セル群に同時に１回の書込動作により
同一データを書込むことができるようにされている。
同一データを書込むことができるようにされている。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は本発明によるバイポーラ型記憶装置の一実施例
の構成図である。図において、Ａはワード側アドレスバ
ッファ回路、Ｂはワード側デコーダ回路、Ｃはディジッ
ト側アドレスノ（ツ７ア回路、Ｄはディジット側デコー
ダ回路、Ｅは全セル書込電流／単一セル読出−書込電流
切換回路、Ｆは基準電圧発生回路、Ｇは参照電圧発生回
路、Ｈ，Ｉは書込信号発生回路、Ｊは続出信号発生回路
、Ｋはセンスアンプ、ＧＷ１〜ＧＷｒｎはＯＲゲート、
ＣＤ １〜ＧＤｎはＡＮＤゲート、ｃｔｔ〜Ｃｍｎはフ
リップフロップ型記憶セル、１１は記憶セル保持電流υ
・ｋを示す。
の構成図である。図において、Ａはワード側アドレスバ
ッファ回路、Ｂはワード側デコーダ回路、Ｃはディジッ
ト側アドレスノ（ツ７ア回路、Ｄはディジット側デコー
ダ回路、Ｅは全セル書込電流／単一セル読出−書込電流
切換回路、Ｆは基準電圧発生回路、Ｇは参照電圧発生回
路、Ｈ，Ｉは書込信号発生回路、Ｊは続出信号発生回路
、Ｋはセンスアンプ、ＧＷ１〜ＧＷｒｎはＯＲゲート、
ＣＤ １〜ＧＤｎはＡＮＤゲート、ｃｔｔ〜Ｃｍｎはフ
リップフロップ型記憶セル、１１は記憶セル保持電流υ
・ｋを示す。
第２図は記憶セルＣＩｌ〜ＣｍＨの個々のセルの詳細構
成図である。図において、Ｑ Ｃ１ｌ Ｑ （’！ハ記
憶セルトランジスタ、Ｒｘ 、Ｒｚは抵抗を示す。
成図である。図において、Ｑ Ｃ１ｌ Ｑ （’！ハ記
憶セルトランジスタ、Ｒｘ 、Ｒｚは抵抗を示す。
第８図は全セル書込電流／単一セル読出・書込電流切換
回路Ｅの詳細構成図である。
回路Ｅの詳細構成図である。
第４図は通常動作時と全セル書込時の電圧レベルを示す
図である。
図である。
ワードアドレス端子ＡＷＯ〜Ａ Ｗ １．、ディジット
アドレス１）ＩＩＩ子Ａ Ｄｏ ”’−Ａ Ｄｊ１アド
レスノくツファ回路Ａ、ＣおよびデコーダＢ、Ｄによシ
、ある特定のワード線Ｗ１〜Ｗｍが％ １ルベル、ディ
ジット線Ｄｓ ＊ Ｄｔ−Ｄ、＋’Ｄｎが％Ｑｌルベ
ルとなって特定のセルＣＩｌ〜Ｃｍｎが選択される。
アドレス１）ＩＩＩ子Ａ Ｄｏ ”’−Ａ Ｄｊ１アド
レスノくツファ回路Ａ、ＣおよびデコーダＢ、Ｄによシ
、ある特定のワード線Ｗ１〜Ｗｍが％ １ルベル、ディ
ジット線Ｄｓ ＊ Ｄｔ−Ｄ、＋’Ｄｎが％Ｑｌルベ
ルとなって特定のセルＣＩｌ〜Ｃｍｎが選択される。
いま、記憶セルＣ１１が選択され１いるとすると、読出
時には書込信号発生回路Ｈ，Ｉの出力ＷＣ６＋ｗｃｏ〜
Ｗｃ ｎ＋豆Ｃｎはローレベルとなシ、続出信号発生回
路Ｊの出力ＲＣは選択セルの各々のコレクタ電位の中間
レベルとなる。
時には書込信号発生回路Ｈ，Ｉの出力ＷＣ６＋ｗｃｏ〜
Ｗｃ ｎ＋豆Ｃｎはローレベルとなシ、続出信号発生回
路Ｊの出力ＲＣは選択セルの各々のコレクタ電位の中間
レベルとなる。
全セル書込制御端子ＴがローレベルとするとゲートＧ！
の出力ｖＴはローレベルとなり、選択ディジット線ＤＩ
、Ｄ！ には読出電流ＸＤが供給される。
の出力ｖＴはローレベルとなり、選択ディジット線ＤＩ
、Ｄ！ には読出電流ＸＤが供給される。
いま、記憶セルトランジスタＱＣｓがオン、Ｑｃｌがオ
フとすると、読出し用トランジスタＱＲＩがオフ、ＱＲ
ｔがオンとなり、抵抗Ｒ８！のみ読出し電流が流れてロ
ーレベルとなり、センスアンプにより増幅されて出力端
子より記憶セルの状態を読出すことができる。
フとすると、読出し用トランジスタＱＲＩがオフ、ＱＲ
ｔがオンとなり、抵抗Ｒ８！のみ読出し電流が流れてロ
ーレベルとなり、センスアンプにより増幅されて出力端
子より記憶セルの状態を読出すことができる。
次に、書込み時、続出信号発生回路の出力Ｒｃはローレ
ベルとなシ、書込信号発生回路の出力Ｗｅｅ ＋ Ｗ
Ｃｏ 〜ＷＣｎ ｒ ＷＶＣｒｒハ各に書込＊データに
よυノ・イ、ローレベルとなる。この結果、選択ディジ
ット線電位は書込信号発生回路の出力によυノ・イ、ロ
ーレベルとなり、ノ１イレベルとなったディジット線に
接続されている選択記憶セルのトランジスタがオンとな
シ、ローレベルとなったディジット線に接続されている
選択記憶セルのトランジスタがオフとなυ書込みが完了
する。
ベルとなシ、書込信号発生回路の出力Ｗｅｅ ＋ Ｗ
Ｃｏ 〜ＷＣｎ ｒ ＷＶＣｒｒハ各に書込＊データに
よυノ・イ、ローレベルとなる。この結果、選択ディジ
ット線電位は書込信号発生回路の出力によυノ・イ、ロ
ーレベルとなり、ノ１イレベルとなったディジット線に
接続されている選択記憶セルのトランジスタがオンとな
シ、ローレベルとなったディジット線に接続されている
選択記憶セルのトランジスタがオフとなυ書込みが完了
する。
本発明によると、全セル書込制御信号Ｔを７１イレベル
とすることにより、ゲートＱ ｗ １ ％ Ｇ ｖ ｍ
は全てハイレベルとなり、またゲートＧＤ１〜ＧＤｎは
全てローレベルとなる。すなわち、全ワード線、全ビッ
ト線が選択され、全記憶セルが選択されることになる。
とすることにより、ゲートＱ ｗ １ ％ Ｇ ｖ ｍ
は全てハイレベルとなり、またゲートＧＤ１〜ＧＤｎは
全てローレベルとなる。すなわち、全ワード線、全ビッ
ト線が選択され、全記憶セルが選択されることになる。
また、ゲートＧ、の出力もハイレベルとなシ、読出電流
ＩＤと全セル書込電流Ｉｗが各々のディジット線に供給
される。
ＩＤと全セル書込電流Ｉｗが各々のディジット線に供給
される。
この状態で書込動作をすることにより、全記憶セルに書
込みが行われることになる。つまり、全セル書込電流Ｉ
ｆが各記憶セルの保持電流、すなわちフリップフロップ
がその安定状態を保つための電流、のワード線分の′ｄ
Ｌ流をディジットＨに供給でき、そのディジット線に接
続された記憶セル全てを書込データに応じた双安定状態
にすることができる。
込みが行われることになる。つまり、全セル書込電流Ｉ
ｆが各記憶セルの保持電流、すなわちフリップフロップ
がその安定状態を保つための電流、のワード線分の′ｄ
Ｌ流をディジットＨに供給でき、そのディジット線に接
続された記憶セル全てを書込データに応じた双安定状態
にすることができる。
このようにして、全セル書込制御信号ＴによりＯＲゲー
トＱｗｌ 〜Ｇｗｍ％ＡＮＤゲートＧＤ。
トＱｗｌ 〜Ｇｗｍ％ＡＮＤゲートＧＤ。
〜ＧＤｎおよび全セル書込電流／単一セル読出・書込電
流切換回路Ｅを設けることにより】回の書込動作により
全記憶セルに対して同一のデータを書込むことができる
。
流切換回路Ｅを設けることにより】回の書込動作により
全記憶セルに対して同一のデータを書込むことができる
。
（発明の効果）
以上説明したように本発明は、全セル書込ｔｌｉ！Ｉ御
信号により、全ワード線、全ピット線を同時に選択して
各々のディジット線に全セル書込電流を供給して１回の
書込動作で全記憶セルに対して同一のデータを書込むこ
とが可能になる。
信号により、全ワード線、全ピット線を同時に選択して
各々のディジット線に全セル書込電流を供給して１回の
書込動作で全記憶セルに対して同一のデータを書込むこ
とが可能になる。
これにより、記憶装置の初期設定が容易、かつ、高速に
行うことができる。
行うことができる。
第１図は本発明によるバイポーラ型記憶装置の一実施例
の構成図、第２図は記憶セルの構成図、第３図は全セル
書込電流／単一セル読出・書込電流切換回路の構成図、
第４図は通常動作時と全セル書込時の電圧レベルを示す
図である。 ＣＩｌ〜Ｃｍｎ”・・フリップフロック型記憶セル Ｑｗ１〜Ｇｗｍ、ＧＤＩ〜ＧＤｎ・・ゲート群Ｅ・・・
・・電流切換回路
の構成図、第２図は記憶セルの構成図、第３図は全セル
書込電流／単一セル読出・書込電流切換回路の構成図、
第４図は通常動作時と全セル書込時の電圧レベルを示す
図である。 ＣＩｌ〜Ｃｍｎ”・・フリップフロック型記憶セル Ｑｗ１〜Ｇｗｍ、ＧＤＩ〜ＧＤｎ・・ゲート群Ｅ・・・
・・電流切換回路
Claims (1)
- フリップフロップ型記憶セルを含むバイポーラ型記憶
装置において、ワード線およびディジット線を同時に選
択するためのゲート群と、上記選択時において上記記憶
セルを反転させるための電流切換回路を備え、上記記憶
セルに同時に同一データを書込むことができるようにし
たバイポーラ型記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61177955A JPS6334791A (ja) | 1986-07-29 | 1986-07-29 | バイポ−ラ型記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61177955A JPS6334791A (ja) | 1986-07-29 | 1986-07-29 | バイポ−ラ型記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6334791A true JPS6334791A (ja) | 1988-02-15 |
Family
ID=16040003
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61177955A Pending JPS6334791A (ja) | 1986-07-29 | 1986-07-29 | バイポ−ラ型記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6334791A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475635A (en) * | 1990-10-01 | 1995-12-12 | Motorola, Inc. | Memory with a combined global data line load and multiplexer |
-
1986
- 1986-07-29 JP JP61177955A patent/JPS6334791A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5475635A (en) * | 1990-10-01 | 1995-12-12 | Motorola, Inc. | Memory with a combined global data line load and multiplexer |
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