JPS633450A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS633450A JPS633450A JP61147505A JP14750586A JPS633450A JP S633450 A JPS633450 A JP S633450A JP 61147505 A JP61147505 A JP 61147505A JP 14750586 A JP14750586 A JP 14750586A JP S633450 A JPS633450 A JP S633450A
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- impurity region
- capacitor
- insulating film
- polycrystalline silicon
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に溝キャパシタを含
む半導体記憶装置に関する。
む半導体記憶装置に関する。
従来、半導体記憶装置としては、１個の絶縁ゲート型電
界効果トランジスタ（以下ＭＯＳ）−ランジスタと称す
）とこれに直列に接続された容量部とを持つ、いわゆる
１トランジスタ型記憶セルから構成されるものがある。
界効果トランジスタ（以下ＭＯＳ）−ランジスタと称す
）とこれに直列に接続された容量部とを持つ、いわゆる
１トランジスタ型記憶セルから構成されるものがある。
この記憶装置においては、ＭＯＳトランジスタのゲート
をワード線に接続し、ソース（又はドレイン）をビット
線に接続し、トレイン（又はソース）と接続したキャパ
シタの容量電極下に蓄積された電荷の有無によって情報
を蓄積する機構になっている。
をワード線に接続し、ソース（又はドレイン）をビット
線に接続し、トレイン（又はソース）と接続したキャパ
シタの容量電極下に蓄積された電荷の有無によって情報
を蓄積する機構になっている。
近年、半導体装置の集積化の進展に伴い、素子の微細化
が要請され、半導体基板の表面のみでなく、半導体基板
の中に溝を形成し、溝の側面と底面とを容量部として利
用する方法が提案されている（例えば、特願昭−５０−
５３８８３＞。
が要請され、半導体基板の表面のみでなく、半導体基板
の中に溝を形成し、溝の側面と底面とを容量部として利
用する方法が提案されている（例えば、特願昭−５０−
５３８８３＞。
しかしながら、上述した従来の半導体記憶装置は、容量
部が池の素゛子と接近しているので、空乏層の形成によ
り溝と溝との間のリーク電流が生じやすいこと、α線が
基板中に入ったときにソフトエラーが生じやすいこと、
周辺回路から生じる少数キャリヤによる誤動作が生じや
すいことなどの欠点がある。
部が池の素゛子と接近しているので、空乏層の形成によ
り溝と溝との間のリーク電流が生じやすいこと、α線が
基板中に入ったときにソフトエラーが生じやすいこと、
周辺回路から生じる少数キャリヤによる誤動作が生じや
すいことなどの欠点がある。
本発明の目的は、溝のキャパシタのリーク電流を低減し
、しかもα線によるソフトエラーや周辺回路から生じる
少数キャリヤによる誤動作等を防止することができる動
作が安定した高信頼度の半導体記憶装置を提供すること
にある。
、しかもα線によるソフトエラーや周辺回路から生じる
少数キャリヤによる誤動作等を防止することができる動
作が安定した高信頼度の半導体記憶装置を提供すること
にある。
本発明の半導体記憶装置は、−導電型の半導体基板の表
面から該半導体基板の内部に延在して溝を設け、該溝の
表面に反対導電型領域を設け、前記溝の表面上に誘電体
膜を設け、該誘電体膜を被覆しかつ前記溝を埋込む姿態
に容量電極を設け、前記半導体基板上にトランジスタを
設け、該トランジスタと前記溝との間の前記半導体基板
表面に一導電型の反転防止領域を設け、該反転防止領域
の上部に絶縁膜を設け、該絶縁膜を跨いで前記トランジ
スタのドレイン（又はソース）と前記容量電極とを接続
する導体層を設けて成る。
面から該半導体基板の内部に延在して溝を設け、該溝の
表面に反対導電型領域を設け、前記溝の表面上に誘電体
膜を設け、該誘電体膜を被覆しかつ前記溝を埋込む姿態
に容量電極を設け、前記半導体基板上にトランジスタを
設け、該トランジスタと前記溝との間の前記半導体基板
表面に一導電型の反転防止領域を設け、該反転防止領域
の上部に絶縁膜を設け、該絶縁膜を跨いで前記トランジ
スタのドレイン（又はソース）と前記容量電極とを接続
する導体層を設けて成る。
次に、本発明の実施例を図面を用いて説明する。
第１図（ａ）及び（ｂ）は本発明の一実施例の平面図及
びＡ−Ａ線断面図である。
びＡ−Ａ線断面図である。
この実施例では、ｐ型のシリコン基板１の表面から内部
に延在して溝を設け、この溝の表面にｎ型の不純物領域
３を介してコンタクトの窓１５′で接地線と接続されて
いるｎ型の不純物領域２を設け、溝表面に誘電体膜４を
設けると共にこの誘電体膜４を被覆してしかも溝を埋込
むようにリンをドープした多結晶シリコンで構成される
容量電極５を設け、ソース（又はドレイン）のｎ型の不
純物領域１０がコンタクトの窓１６′を通じてビット線
１６と接続しかつシリコン基板１上にゲート絶縁膜１１
を介して設けたワード線１３をゲートとするＭＯＳ
ＦＥＴをシリコン基板１に設け、ＭＯＳ ＦＥＴのド
レイン（又はソース）の不純物領域９と接続した不純物
領域８と溝のキャパシタの不純物領域２との間のシリコ
ン基板１表面のチャネルストッパ６と絶縁膜７とで構成
される素子分離領域を設け、ＭＯＳ ＦＥＴのドレイ
ン（又はソース）の不純物領域９と容量電極５とがコン
タクトの窓５′を通じて接続するように素子分離領域の
絶縁膜７を跨ぐようにして容量電極５に連らなる多結晶
シリコンを設けている。
に延在して溝を設け、この溝の表面にｎ型の不純物領域
３を介してコンタクトの窓１５′で接地線と接続されて
いるｎ型の不純物領域２を設け、溝表面に誘電体膜４を
設けると共にこの誘電体膜４を被覆してしかも溝を埋込
むようにリンをドープした多結晶シリコンで構成される
容量電極５を設け、ソース（又はドレイン）のｎ型の不
純物領域１０がコンタクトの窓１６′を通じてビット線
１６と接続しかつシリコン基板１上にゲート絶縁膜１１
を介して設けたワード線１３をゲートとするＭＯＳ
ＦＥＴをシリコン基板１に設け、ＭＯＳ ＦＥＴのド
レイン（又はソース）の不純物領域９と接続した不純物
領域８と溝のキャパシタの不純物領域２との間のシリコ
ン基板１表面のチャネルストッパ６と絶縁膜７とで構成
される素子分離領域を設け、ＭＯＳ ＦＥＴのドレイ
ン（又はソース）の不純物領域９と容量電極５とがコン
タクトの窓５′を通じて接続するように素子分離領域の
絶縁膜７を跨ぐようにして容量電極５に連らなる多結晶
シリコンを設けている。
又、溝のキャパシタ上部にも絶縁膜１２を介してワード
線１３が配置されている。
線１３が配置されている。
第２図（ａ）〜（ｆ＞は本発明の半導体記憶装置の製造
方法の一実施例を説明するための工程順に示した半導体
チップの断面図である。
方法の一実施例を説明するための工程順に示した半導体
チップの断面図である。
この実施例は、先ず、第２図（ａ＞に示すように、ｐ型
のシリコン基板１表面のチャネルストッパ６及びフィー
ルドの絶縁膜７として例えば酸化膜を形成し、所定の部
分のみホトレジストを形成してこれをマスクとしてＡｓ
＋イオンを注入してｎ型の不純物領域２′及び８を形成
する。
のシリコン基板１表面のチャネルストッパ６及びフィー
ルドの絶縁膜７として例えば酸化膜を形成し、所定の部
分のみホトレジストを形成してこれをマスクとしてＡｓ
＋イオンを注入してｎ型の不純物領域２′及び８を形成
する。
次いで、第２図（ｂ）に示すように、ｐ型のシリコン基
板１の所定の部分にホトレジストをマスクとして、反応
性イオンエツチング（ＲＩＥ）法により、深さ３〜７μ
ｍの溝を形成してその溝の表面にｎ型の不純物を拡散す
ることによって不純物領域２′を含むｎ型の不純物領域
２を形成する。
板１の所定の部分にホトレジストをマスクとして、反応
性イオンエツチング（ＲＩＥ）法により、深さ３〜７μ
ｍの溝を形成してその溝の表面にｎ型の不純物を拡散す
ることによって不純物領域２′を含むｎ型の不純物領域
２を形成する。
次いで、第２図（ｃ）に示すように、溝表面を覆うよう
に高誘電率の誘電体膜４を形成して、不純物領域８上に
コンタクトの窓５′を開孔する。
に高誘電率の誘電体膜４を形成して、不純物領域８上に
コンタクトの窓５′を開孔する。
次いで、第２図（ｄ）に示すように、多結晶シリコンを
溝を埋込むように堆積しつつリンドープを繰返した後、
エッチバックして、容量電極５を形成すると共に多結晶
シリコンによって容量電極５と不純物領域８とをコンタ
クトの窓５′を通じて接続する。
溝を埋込むように堆積しつつリンドープを繰返した後、
エッチバックして、容量電極５を形成すると共に多結晶
シリコンによって容量電極５と不純物領域８とをコンタ
クトの窓５′を通じて接続する。
次いで、第２図（ｅ）に示すように、多結晶シリコンの
表面を酸化して絶縁膜１２を形成しこれをマスクとして
誘電体膜４を除去して再び酸化してゲート絶縁膜１１を
形成する。
表面を酸化して絶縁膜１２を形成しこれをマスクとして
誘電体膜４を除去して再び酸化してゲート絶縁膜１１を
形成する。
次いで、第２図（ｆ）に示すように、ワード線１３を多
結晶シリコン又はポリサイドで形成したのち、ソース及
びドレインの不純物領域９及び１０をｎ＋型の不純物で
形成し、更にその上に絶縁膜１４ａを堆積してホトレジ
ストをマスクにして、所定の位置にコンタクトの窓１５
′をあけてその上に形成した接地線１５と不純物領域２
とを不純物領域３を介して接続する。
結晶シリコン又はポリサイドで形成したのち、ソース及
びドレインの不純物領域９及び１０をｎ＋型の不純物で
形成し、更にその上に絶縁膜１４ａを堆積してホトレジ
ストをマスクにして、所定の位置にコンタクトの窓１５
′をあけてその上に形成した接地線１５と不純物領域２
とを不純物領域３を介して接続する。
最後に、絶縁膜１４ｂを形成したのち、再び所定の位置
にコンタクトの窓１６′を開孔してその上に形成したビ
ット線１６とソース（又はドレイン）の不純物領域１０
とを接続し、更にその上を絶縁膜１４ｃで覆いかつボン
ディング・パッド用の窓を開孔すれば、第１図（ａ＞及
び（ｂ）に示すような本発明の一実施例の半導体記憶装
置ができる。
にコンタクトの窓１６′を開孔してその上に形成したビ
ット線１６とソース（又はドレイン）の不純物領域１０
とを接続し、更にその上を絶縁膜１４ｃで覆いかつボン
ディング・パッド用の窓を開孔すれば、第１図（ａ＞及
び（ｂ）に示すような本発明の一実施例の半導体記憶装
置ができる。
以上、説明したように本発明によれば、講中に形成され
た高誘電率の誘電体膜で基板と分離した容量電極の多結
晶シリコン中に電荷が蓄えられることになって半導体基
板の影響を直接受けにくくなるため、溝キャパシタのリ
ーク電流を低減し、α線によるソフトエラーや周辺回路
からの少数キャリアの注入等による誤動作を防止し、半
導体記憶装置が高信頼度で安定した動作を保つことがで
きるという効果がある。
た高誘電率の誘電体膜で基板と分離した容量電極の多結
晶シリコン中に電荷が蓄えられることになって半導体基
板の影響を直接受けにくくなるため、溝キャパシタのリ
ーク電流を低減し、α線によるソフトエラーや周辺回路
からの少数キャリアの注入等による誤動作を防止し、半
導体記憶装置が高信頼度で安定した動作を保つことがで
きるという効果がある。
第１図（ａ＞及び（ｂ）は本発明の一実施例の平面図及
びＡ−Ａ線断面図、第２図（ａ）〜（ｆ）は本発明の半
導体記憶装置の製造方法の一実施例を説明するための工
程順に示した半導体チップの断面図である １・・・シリコン基板、２．２′、３・・・不純物領域
、４・・・誘電体膜、５・・・容量電極、５′・・・窓
、６・・・チャネルストッパ、７・・・絶縁膜、８．９
．１０・・・不純物領域、１１・・・ゲート絶縁膜、１
２・・・絶縁膜、１３・・・ワード線、１４ａ、１４ｂ
、 １４ｃｍ・・絶縁膜、１５・・・接地線、１５″
・・・窓、１６・・・ビット線、１６′・・・窓。 代理人 弁理士 内 原 音 び− ・・つ・ （し） 牛１圀 ｄす ＣＣ） ￥ （ｄ） （千） ？ １？］
びＡ−Ａ線断面図、第２図（ａ）〜（ｆ）は本発明の半
導体記憶装置の製造方法の一実施例を説明するための工
程順に示した半導体チップの断面図である １・・・シリコン基板、２．２′、３・・・不純物領域
、４・・・誘電体膜、５・・・容量電極、５′・・・窓
、６・・・チャネルストッパ、７・・・絶縁膜、８．９
．１０・・・不純物領域、１１・・・ゲート絶縁膜、１
２・・・絶縁膜、１３・・・ワード線、１４ａ、１４ｂ
、 １４ｃｍ・・絶縁膜、１５・・・接地線、１５″
・・・窓、１６・・・ビット線、１６′・・・窓。 代理人 弁理士 内 原 音 び− ・・つ・ （し） 牛１圀 ｄす ＣＣ） ￥ （ｄ） （千） ？ １？］
Claims (1)
- 一導電型の半導体基板の表面から該半導体基板の内部
に延在して溝を設け、該溝の表面に反対導電型領域を設
け、前記溝の表面上に誘電体膜を設け、該誘電体膜を被
覆しかつ前記溝を埋込む姿態に容量電極を設け、前記半
導体基板上にトランジスタを設け、該トランジスタと前
記溝との間の前記半導体基板表面に一導電型の反転防止
領域を設け、該反転防止領域の上部に絶縁膜を設け、該
絶縁膜を跨いで前記トランジスタのドレイン（又はソー
ス）と前記容量電極とを接続する導体層を設けたことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147505A JPS633450A (ja) | 1986-06-23 | 1986-06-23 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61147505A JPS633450A (ja) | 1986-06-23 | 1986-06-23 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS633450A true JPS633450A (ja) | 1988-01-08 |
Family
ID=15431883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61147505A Pending JPS633450A (ja) | 1986-06-23 | 1986-06-23 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS633450A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285783B1 (en) | 1996-09-26 | 2001-09-04 | Kabushiki Kaisha Toshiba | Pattern data generating apparatus and method for inspecting defects in fine patterns in a photomask or semiconductor wafer |
-
1986
- 1986-06-23 JP JP61147505A patent/JPS633450A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6285783B1 (en) | 1996-09-26 | 2001-09-04 | Kabushiki Kaisha Toshiba | Pattern data generating apparatus and method for inspecting defects in fine patterns in a photomask or semiconductor wafer |
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