JPS633397B2 - - Google Patents
Info
- Publication number
- JPS633397B2 JPS633397B2 JP58240665A JP24066583A JPS633397B2 JP S633397 B2 JPS633397 B2 JP S633397B2 JP 58240665 A JP58240665 A JP 58240665A JP 24066583 A JP24066583 A JP 24066583A JP S633397 B2 JPS633397 B2 JP S633397B2
- Authority
- JP
- Japan
- Prior art keywords
- shift register
- circuit
- bit
- weakly coupled
- josephson
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/32—Digital stores in which the information is moved stepwise, e.g. shift registers using super-conductive elements
Landscapes
- Shift Register Type Memory (AREA)
Description
〔発明の技術分野〕
本発明は、ジヨセフソン素子を用いたシフトレ
ジスタに関し、特に単相クロツクでシフト駆動で
きる弱結合ジヨセフソン素子を用いたシフトレジ
スタ方式に関する。 〔技術の背景〕 従来、実現が試みられているジヨセフソン素子
論理回路の多くは、トンネル型ジヨセフソン素子
を用いたものである。トンネル型ジヨセフソン素
子は、厚さが20A程度の酸化物層で２枚の超伝導
薄膜を隔てた構造のトンネル接合を有するため、
接合キヤパシタンスが大きくなり、プラズマ振動
と呼ばれる共振現象による誤動作を起し易い。こ
のため、外付け抵抗を用いてプラズマ振動を抑制
する必要があり、回路作成が複雑化するという問
題があつた。 また、従来知られているトンネル型ジヨセフソ
ン素子を用いたシフトレジスタでは、たとえば４
相クロツクなどの多相クロツクを用い、隣接する
素子に順次位相をずらしたシフトパルスを加える
必要があつた。これはシフトレジスタの原理的な
特性に基づくもので、シフト動作の際、隣接ビツ
トを破壊しないようにするためである。しかしこ
の結果、全ビツトのシフトにかなりの時間が必要
となり、動作速度を低下させること及びクロツク
発生回路が複雑となるという問題があつた。 〔発明の目的および構成〕 本発明の目的は、簡単な回路構造をもつととも
に単相クロツク制御可能なジヨセフソン素子を用
いたシフトレジスタを実現することにある。その
ため本発明はキヤパシタンスが無視できる弱結合
型のジヨセフソン素子を使用した梯子型構造の単
相クロツクシフトレジスタとするとともに、さら
に予め各データビツト間に０を挿入しておくこと
により、単相クロツクによるシフト動作時にデー
タビツトが破壊されないようにする。 そして本発明の構成は、それにより、弱結合ジ
ヨセフソン素子を複数個梯子型に継続したシフト
レジスタ回路と、入力データの各ビツト間に０ビ
ツトを挿入したビツトパターンを作成して上記シ
フトレジスタ回路の入力に印加する０ビツト挿入
回路と、シフト時に上記シフトレジスタ回路中の
各弱結合ジヨセフソン素子に単相クロツクパルス
を同時に印加するシフト制御回路と、上記シフト
レジスタ回路から出力されたビツトパターンから
１個おきに現われるデータビツトを抽出するデー
タビツト抽出回路を有することを特徴としてい
る。 〔発明の実施例〕 以下に、本発明の詳細を実施例にしたがつて説
明する。 弱結合ジヨセフソン素子は、２つの超伝導体を
弱く結合させたときに生じるジヨセフソン効果を
利用したもので、トンネル型ジヨセフソン素子と
異なり、ヒステリシス特性をもたないこと、キヤ
パシタンスが小さいことが特徴である。第１図は
トンネル型ジヨセフソン素子の電圧電流特性を示
し、第２図は弱結合ジヨセフソン素子の電圧電流
特性を示す。なお、I0は臨界電流である。両図か
ら明らかなように、弱結合ジヨセフソン素子はト
ンネル型素子にくらべてリニアな特性をもつてい
るために、動的特性が優れ、扱いやすい。 第３図は本実施例で使用される弱結合ジヨセフ
ソン素子の１例として、Alマイクロブリツジ型
ジヨセフソン素子を示したものである。超伝導材
料としては、臨界電流−抵抗積の大きいもの例え
ばNbなどが望ましい。このマイクロブリツジ型
素子は、超伝導薄膜の一部に切り込みを入れて狭
くしたものである。 第４図は、第３図に示したマイクロブリツジ型
ジヨセフソン素子を５個梯子型に結合したシフト
レジスタの１実施例構成図である。図中、１はシ
フトレジスタ、２−０乃至２−４はマイクロブリ
ツジ型ジヨセフソン素子、Ig0乃至Ig4はバイアス
電流、Icはコントロール電流、H1乃至H4は磁束
量子のトラツプを示している。 第５図は、第４図に示すシフトレジスタの等価
回路である。ジヨセフソン素子（＊）と２種類の
インダクタンスＬ，Ｍからなる。キヤパシタンス
は弱結合ジヨセフソン素子を用いるため無視で
き、外付け抵抗も使用されない。 シフトレジスタへの書き込みは、たとえばビツ
ト“１”に対して左端からコントロール電流Icを
単独で与えるか、クロツクパルスIgと同期させる
かにより与え、まずトラツプH1に磁束量子を生
成することによつて行なわれる。他方、ビツト
“０”に対しては、磁束量子の生成を行なわない。
磁束量子は、トラツプの周囲を時計回りに循環電
流Ihが流れ続けることによつて保持される。 トラツプH1の磁束量子を右方へシフトするた
めには、バイアス電流Ig0乃至Ig4をある一定レベ
ルの単相クロツクとして与えられればよく、磁束
量子は右隣りのトラツプH2に転移される。シフ
ト方向はIhの流れる方向に依存している。つまり
図４のIhについて考えてみると、単相クロツクが
加わつた時２−１の素子ではIh＋Igの電流が、２
−０ではIg−Ihの電流が流れることになる。Ih＋
Ig＞I0（臨界電流）の条件がみたされると右側へ
シフトする。 本発明により、予め各データビツトの前後に
“０”が挿入されているため、シフトレジスタ中
で、連続する２つ以上のトラツプに磁束量子が隣
接して蓄えられることはないため、磁束量子のシ
フトの制御は単純化できる。 第４図に示す５素子４段構成のシフトレジスタ
の実施例では、シフトレジスタに蓄えられる磁束
量子の状態は次の７種類に限られる。
ジスタに関し、特に単相クロツクでシフト駆動で
きる弱結合ジヨセフソン素子を用いたシフトレジ
スタ方式に関する。 〔技術の背景〕 従来、実現が試みられているジヨセフソン素子
論理回路の多くは、トンネル型ジヨセフソン素子
を用いたものである。トンネル型ジヨセフソン素
子は、厚さが20A程度の酸化物層で２枚の超伝導
薄膜を隔てた構造のトンネル接合を有するため、
接合キヤパシタンスが大きくなり、プラズマ振動
と呼ばれる共振現象による誤動作を起し易い。こ
のため、外付け抵抗を用いてプラズマ振動を抑制
する必要があり、回路作成が複雑化するという問
題があつた。 また、従来知られているトンネル型ジヨセフソ
ン素子を用いたシフトレジスタでは、たとえば４
相クロツクなどの多相クロツクを用い、隣接する
素子に順次位相をずらしたシフトパルスを加える
必要があつた。これはシフトレジスタの原理的な
特性に基づくもので、シフト動作の際、隣接ビツ
トを破壊しないようにするためである。しかしこ
の結果、全ビツトのシフトにかなりの時間が必要
となり、動作速度を低下させること及びクロツク
発生回路が複雑となるという問題があつた。 〔発明の目的および構成〕 本発明の目的は、簡単な回路構造をもつととも
に単相クロツク制御可能なジヨセフソン素子を用
いたシフトレジスタを実現することにある。その
ため本発明はキヤパシタンスが無視できる弱結合
型のジヨセフソン素子を使用した梯子型構造の単
相クロツクシフトレジスタとするとともに、さら
に予め各データビツト間に０を挿入しておくこと
により、単相クロツクによるシフト動作時にデー
タビツトが破壊されないようにする。 そして本発明の構成は、それにより、弱結合ジ
ヨセフソン素子を複数個梯子型に継続したシフト
レジスタ回路と、入力データの各ビツト間に０ビ
ツトを挿入したビツトパターンを作成して上記シ
フトレジスタ回路の入力に印加する０ビツト挿入
回路と、シフト時に上記シフトレジスタ回路中の
各弱結合ジヨセフソン素子に単相クロツクパルス
を同時に印加するシフト制御回路と、上記シフト
レジスタ回路から出力されたビツトパターンから
１個おきに現われるデータビツトを抽出するデー
タビツト抽出回路を有することを特徴としてい
る。 〔発明の実施例〕 以下に、本発明の詳細を実施例にしたがつて説
明する。 弱結合ジヨセフソン素子は、２つの超伝導体を
弱く結合させたときに生じるジヨセフソン効果を
利用したもので、トンネル型ジヨセフソン素子と
異なり、ヒステリシス特性をもたないこと、キヤ
パシタンスが小さいことが特徴である。第１図は
トンネル型ジヨセフソン素子の電圧電流特性を示
し、第２図は弱結合ジヨセフソン素子の電圧電流
特性を示す。なお、I0は臨界電流である。両図か
ら明らかなように、弱結合ジヨセフソン素子はト
ンネル型素子にくらべてリニアな特性をもつてい
るために、動的特性が優れ、扱いやすい。 第３図は本実施例で使用される弱結合ジヨセフ
ソン素子の１例として、Alマイクロブリツジ型
ジヨセフソン素子を示したものである。超伝導材
料としては、臨界電流−抵抗積の大きいもの例え
ばNbなどが望ましい。このマイクロブリツジ型
素子は、超伝導薄膜の一部に切り込みを入れて狭
くしたものである。 第４図は、第３図に示したマイクロブリツジ型
ジヨセフソン素子を５個梯子型に結合したシフト
レジスタの１実施例構成図である。図中、１はシ
フトレジスタ、２−０乃至２−４はマイクロブリ
ツジ型ジヨセフソン素子、Ig0乃至Ig4はバイアス
電流、Icはコントロール電流、H1乃至H4は磁束
量子のトラツプを示している。 第５図は、第４図に示すシフトレジスタの等価
回路である。ジヨセフソン素子（＊）と２種類の
インダクタンスＬ，Ｍからなる。キヤパシタンス
は弱結合ジヨセフソン素子を用いるため無視で
き、外付け抵抗も使用されない。 シフトレジスタへの書き込みは、たとえばビツ
ト“１”に対して左端からコントロール電流Icを
単独で与えるか、クロツクパルスIgと同期させる
かにより与え、まずトラツプH1に磁束量子を生
成することによつて行なわれる。他方、ビツト
“０”に対しては、磁束量子の生成を行なわない。
磁束量子は、トラツプの周囲を時計回りに循環電
流Ihが流れ続けることによつて保持される。 トラツプH1の磁束量子を右方へシフトするた
めには、バイアス電流Ig0乃至Ig4をある一定レベ
ルの単相クロツクとして与えられればよく、磁束
量子は右隣りのトラツプH2に転移される。シフ
ト方向はIhの流れる方向に依存している。つまり
図４のIhについて考えてみると、単相クロツクが
加わつた時２−１の素子ではIh＋Igの電流が、２
−０ではIg−Ihの電流が流れることになる。Ih＋
Ig＞I0（臨界電流）の条件がみたされると右側へ
シフトする。 本発明により、予め各データビツトの前後に
“０”が挿入されているため、シフトレジスタ中
で、連続する２つ以上のトラツプに磁束量子が隣
接して蓄えられることはないため、磁束量子のシ
フトの制御は単純化できる。 第４図に示す５素子４段構成のシフトレジスタ
の実施例では、シフトレジスタに蓄えられる磁束
量子の状態は次の７種類に限られる。
以上のように、本発明によれば、回路構成が簡
単化でき、また多相クロツクの場合のタイミング
制御が不要なので高速シフト動作が可能となる。
単化でき、また多相クロツクの場合のタイミング
制御が不要なので高速シフト動作が可能となる。
第１図はトンネル型ジヨセフソン素子の−
特性図、第２図は弱結合ジヨセフソン素子の−
特性図、第３図はマイクロブリツジ型ジヨセフ
ソン素子の概要図、第４図は本発明の１実施例の
シフトレジスタの回路構成図、第５図は第４図の
実施例回路の等価回路図、第６図は第４図の実施
例回路の閾値特性図、第７図は本発明の１実施例
の全体構成図である。 図中、１はシフトレジスタ、２−０乃至２−４
はマイクロブリツジ型ジヨセフソン素子、３は０
ビツト挿入回路、４はデータビツト分離回路、５
はシフト制御回路、Ig0乃至Ig4はバイアス電流、Ic
はコントロール電流、I0は臨界電流を示す。
特性図、第２図は弱結合ジヨセフソン素子の−
特性図、第３図はマイクロブリツジ型ジヨセフ
ソン素子の概要図、第４図は本発明の１実施例の
シフトレジスタの回路構成図、第５図は第４図の
実施例回路の等価回路図、第６図は第４図の実施
例回路の閾値特性図、第７図は本発明の１実施例
の全体構成図である。 図中、１はシフトレジスタ、２−０乃至２−４
はマイクロブリツジ型ジヨセフソン素子、３は０
ビツト挿入回路、４はデータビツト分離回路、５
はシフト制御回路、Ig0乃至Ig4はバイアス電流、Ic
はコントロール電流、I0は臨界電流を示す。
Claims (1)
- １ 弱結合ジヨセフソン素子を複数個梯子型に縦
続したシフトレジスタ回路と、入力データの各ビ
ツト間に０ビツトを挿入したビツトパターンを作
成して上記シフトレジスタ回路の入力に印加する
０ビツト挿入回路と、シフト時に上記シフトレジ
スタ回路中の各弱結合ジヨセフソン素子に単相ク
ロツクパルスを同時に印加するシフト制御回路
と、上記シフトレジスタ回路から出力されたビツ
トパターンから１個おきに現われるデータビツト
を抽出するデータビツト抽出回路を有することを
特徴とする弱結合ジヨセフソン素子を用いたシフ
トレジスタ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240665A JPS60131699A (ja) | 1983-12-20 | 1983-12-20 | 弱結合ジヨセフソン素子を用いたシフトレジスタ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58240665A JPS60131699A (ja) | 1983-12-20 | 1983-12-20 | 弱結合ジヨセフソン素子を用いたシフトレジスタ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60131699A JPS60131699A (ja) | 1985-07-13 |
| JPS633397B2 true JPS633397B2 (ja) | 1988-01-23 |
Family
ID=17062875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58240665A Granted JPS60131699A (ja) | 1983-12-20 | 1983-12-20 | 弱結合ジヨセフソン素子を用いたシフトレジスタ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60131699A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54119850A (en) * | 1978-03-09 | 1979-09-18 | Fujitsu Ltd | Shift registr by magnetic flux quantum transfer |
| JPS54119851A (en) * | 1978-03-09 | 1979-09-18 | Fujitsu Ltd | Shift register by magnetic flux quantum transfer |
-
1983
- 1983-12-20 JP JP58240665A patent/JPS60131699A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60131699A (ja) | 1985-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| DE2201150C3 (de) | Ladungsgekoppelte Schaltungsanordnung und Verfahren zur Fortleitung einer Ladung mit hoher Geschwindigkeit | |
| JP3009186B2 (ja) | デグリッチャーを具備する高分解能サンプルクロック発生器 | |
| KR0142572B1 (ko) | 래치수단을 갖는 반도체장치 | |
| JPS633397B2 (ja) | ||
| US4611132A (en) | Circuit utilizing Josephson effect | |
| Gianola | Integrated magnetic circuits for synchronous sequential logic machines | |
| US3045215A (en) | Electrical control circuits | |
| DE68916249T2 (de) | Logikschaltung. | |
| JPH0159771B2 (ja) | ||
| JP3931759B2 (ja) | 超電導分周回路 | |
| Chiang et al. | Hazard-free design of mixed operating mode asynchronous sequential circuits | |
| DE19945451C2 (de) | Digitale Schaltung zum Zählen gleicher Signale in einem Datenwort | |
| Hasuo et al. | Fabrication of DC-SQUIDs and their characteristics for digital applications | |
| JPH06268270A (ja) | Ｎｏｒ型超伝導デコーダ回路 | |
| YAMASHITA et al. | Carousel SQUID as computer devices | |
| JP2611548B2 (ja) | マスクパターンデータのスリット埋め処理方法 | |
| SU982196A1 (ru) | Пороговый элемент | |
| JP2689878B2 (ja) | ジョセフソンラッチ回路 | |
| JPS59165525A (ja) | ジヨセフソン素子を用いた分周器 | |
| SU1080147A1 (ru) | Устройство дл обхода сеточной области | |
| JPS5829198A (ja) | ジヨセフソン・メモリ回路 | |
| JP2665726B2 (ja) | 電荷転送素子を用いた電荷信号の二等分装置 | |
| Cirillo et al. | A vortex–antivortex pairs triggered Josephson shift register | |
| JPH0374051B2 (ja) | ||
| JPH0215898B2 (ja) |