JPS6332648A - 多重プロセッサ・レベル変更同期装置 - Google Patents
多重プロセッサ・レベル変更同期装置Info
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- JPS6332648A JPS6332648A JP62160815A JP16081587A JPS6332648A JP S6332648 A JPS6332648 A JP S6332648A JP 62160815 A JP62160815 A JP 62160815A JP 16081587 A JP16081587 A JP 16081587A JP S6332648 A JPS6332648 A JP S6332648A
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
- G06F13/26—Handling requests for interconnection or transfer for access to input/output bus using interrupt with priority control
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
明細吉の浄書（内容に変更なし）ｔｒｔ）−３ｈ）［発
明の背景］ 本発明はデータ処理システムに関し、特に詳しくはその
ようなシステムに関連した割込装置に関するものである
。
明の背景］ 本発明はデータ処理システムに関し、特に詳しくはその
ようなシステムに関連した割込装置に関するものである
。
［従来技術］
周知の如く、多くのシステムは優先度に基づいて競合し
ている装置からの割込みを行うための割込装置を備える
処理装置を有する。
ている装置からの割込みを行うための割込装置を備える
処理装置を有する。
即ち、これはシステム又は処理装置に対するアクセスの
高優先割込を有している装置を使用可能化させるなめに
、比較された競合している装置に優先割込レベルを割当
てることにより成就される。
高優先割込を有している装置を使用可能化させるなめに
、比較された競合している装置に優先割込レベルを割当
てることにより成就される。
装置の要求が実行された後に、処理装置は現在の割込レ
ベルで新しい割込みを実行するためのレディニス（ｒｅ
ａｄｎｉｅｓｓ）を表示するためにその装置に信号を送
出する。この形式のシステムは、例えば、米国特許第３
，９８４．８２０号公報に開示されている。
ベルで新しい割込みを実行するためのレディニス（ｒｅ
ａｄｎｉｅｓｓ）を表示するためにその装置に信号を送
出する。この形式のシステムは、例えば、米国特許第３
，９８４．８２０号公報に開示されている。
一方、米国特許第３．９’）３，９８１号及び第４．３
７１．９２８号（本願出願人に譲渡された）に記載され
ているような非同期システムバスに接続された装置によ
って発生された外部割込みを実行している間に変更を生
じた時に、初期レベルを困難な問題を生じることなしに
プログラム命令に応答して変更することが可能である。
７１．９２８号（本願出願人に譲渡された）に記載され
ているような非同期システムバスに接続された装置によ
って発生された外部割込みを実行している間に変更を生
じた時に、初期レベルを困難な問題を生じることなしに
プログラム命令に応答して変更することが可能である。
高信頼スイッチングを保証する一つの方法はシステムバ
ス使用が終了しかつその時点でレベル変更ができなくな
る時点を検出する回路を含ませることである。
ス使用が終了しかつその時点でレベル変更ができなくな
る時点を検出する回路を含ませることである。
上記アプローチは多くの回路を必要としかつシングル処
理装置を含んだシステムを限定する。すなわち、一つ以
上の処理装置を含むシステムにおいて、発生が与えられ
ている同じ時点で割込レベルをシステムバスに接続され
ている他の装置に対するスイッチングの適当な通知に変
更することは一つ以上の処理装置のために可能である０
例えば、２つの処理装置によって同時に発生された通知
信号はキャンセルすなわちシステムバス上の各処理装置
の関連した位置決・め（ｐｏｓｉｔｉｏｎｉｎＩｒ）に
依存する他の装置に転送される。
理装置を含んだシステムを限定する。すなわち、一つ以
上の処理装置を含むシステムにおいて、発生が与えられ
ている同じ時点で割込レベルをシステムバスに接続され
ている他の装置に対するスイッチングの適当な通知に変
更することは一つ以上の処理装置のために可能である０
例えば、２つの処理装置によって同時に発生された通知
信号はキャンセルすなわちシステムバス上の各処理装置
の関連した位置決・め（ｐｏｓｉｔｉｏｎｉｎＩｒ）に
依存する他の装置に転送される。
［発明の目的］
本発明は、多重１【処理システムにおいて用いられる割
込み変更装置を提供することを目的とする。
込み変更装置を提供することを目的とする。
また、本発明はシステムに含まれている処理装置の数と
独立した多重処理システムで高精度で動作する割込みレ
ベル変更装置を提供することを目的とする。
独立した多重処理システムで高精度で動作する割込みレ
ベル変更装置を提供することを目的とする。
［発明の要旨コ
上記本発明の目的及び効果は多重処理システムのり照実
施例において成就される。したがって、本発明はシステ
ムに存在する装置に共通する非同期システムバスにイン
ターフェース回路を介して接続されたシステムの各処理
装置のバスインターフェース装置内に含まれる。本装置
は処理装置のレベルレジスタ及び割込回路に接続される
。動作において、本装置は、レベル変更を示すためにコ
ード化された各命令に応答して割込み回路をストアレベ
ル及び処理装置がバスサイクルを承諾している時にそれ
がシステムバスに適用されるとき命令の一部として含ま
れる割込み表示器信号を条件づける。動作のバスサイク
ル中、処理装置は通知信号を同じ命令の部分としてシス
テム内の装置に送出するために動作する。動作のバスサ
イクル中にのみレベルを変更することによって、これは
インターフェースを非同期的に生じている外部的事項か
ら除去する。したがって、唯一の単一処理装置が通知の
可能性を４１Ｆ除している与えられた期間にレベル変更
をすること分保証する０本発明の装置は付加的回路を必
要としない０本発明の装置は現存するバスインターフェ
ース回路を用いることによって成就される。
施例において成就される。したがって、本発明はシステ
ムに存在する装置に共通する非同期システムバスにイン
ターフェース回路を介して接続されたシステムの各処理
装置のバスインターフェース装置内に含まれる。本装置
は処理装置のレベルレジスタ及び割込回路に接続される
。動作において、本装置は、レベル変更を示すためにコ
ード化された各命令に応答して割込み回路をストアレベ
ル及び処理装置がバスサイクルを承諾している時にそれ
がシステムバスに適用されるとき命令の一部として含ま
れる割込み表示器信号を条件づける。動作のバスサイク
ル中、処理装置は通知信号を同じ命令の部分としてシス
テム内の装置に送出するために動作する。動作のバスサ
イクル中にのみレベルを変更することによって、これは
インターフェースを非同期的に生じている外部的事項か
ら除去する。したがって、唯一の単一処理装置が通知の
可能性を４１Ｆ除している与えられた期間にレベル変更
をすること分保証する０本発明の装置は付加的回路を必
要としない０本発明の装置は現存するバスインターフェ
ース回路を用いることによって成就される。
本願発明は実施例と図面により理解されるがこれに限定
されるものではない。
されるものではない。
ＬＩＪのシスームの百８
第１図は複数のサブシステム１４〜１８ｎｅ含む多重処
理システム（マルチプロセッシングシステム〉を示す、
第１図は多数の中央サブシステム１４ａ〜１４ｎ、メモ
リーサブシステム１６及び多数の周辺サブシステム１８
ａ〜１８ｎを含む、各サブシステムは、その装置又はそ
れに関連した複数の装置に非同期方法でシステム１２上
の他の装置に対しての要求を命令、割込みデータ又は応
答／状態の形式で転送又は受信させるインターフェース
部を含む、各インターフェース部は米国特許第３．９９
５，２５８の第９図に開示された形式のバスインターフ
ェースロジック回路を含む。
理システム（マルチプロセッシングシステム〉を示す、
第１図は多数の中央サブシステム１４ａ〜１４ｎ、メモ
リーサブシステム１６及び多数の周辺サブシステム１８
ａ〜１８ｎを含む、各サブシステムは、その装置又はそ
れに関連した複数の装置に非同期方法でシステム１２上
の他の装置に対しての要求を命令、割込みデータ又は応
答／状態の形式で転送又は受信させるインターフェース
部を含む、各インターフェース部は米国特許第３．９９
５，２５８の第９図に開示された形式のバスインターフ
ェースロジック回路を含む。
上述した如く、中央サブシステム１４ａ〜１４ｎのイン
ターフェース部１４−１ａ〜１４−１ｎの各々は本発明
の装置を含む、これらの全てのインターフェース部は同
一に構成されている。したがって、インターフェース部
１４−１のみが第２図を参照して以下に詳述される。
ターフェース部１４−１ａ〜１４−１ｎの各々は本発明
の装置を含む、これらの全てのインターフェース部は同
一に構成されている。したがって、インターフェース部
１４−１のみが第２図を参照して以下に詳述される。
ブシスーム１４−１ａの 雪日
第２図を参照すると判るように、中央サブシステム１４
ａがＣＰＵ領域１４−２とインターフェース領域１４−
１を含んでいる。ｃｐｕ領域１４−２は、マイクロプロ
グラムされた処理ユニットを含んでおり、このユニット
は、コマンド（これはインターフェース領域１４−１の
ボート・レジスタ１４−１０乃至１４−１４へ与えられ
る）の形式で要求を発生し、これと共にバス要求信号Ｂ
ＵＳＲＥＱＯ１０（これはブロック１４−１８のバス要
求回路へ入力として与えられる）を発生するよう動作す
る。
ａがＣＰＵ領域１４−２とインターフェース領域１４−
１を含んでいる。ｃｐｕ領域１４−２は、マイクロプロ
グラムされた処理ユニットを含んでおり、このユニット
は、コマンド（これはインターフェース領域１４−１の
ボート・レジスタ１４−１０乃至１４−１４へ与えられ
る）の形式で要求を発生し、これと共にバス要求信号Ｂ
ＵＳＲＥＱＯ１０（これはブロック１４−１８のバス要
求回路へ入力として与えられる）を発生するよう動作す
る。
示されているように、レジスタ１４−１０乃至１４−１
４は個々に、システム・バス１２のアドレス部分、デー
タ部分及びコマンド部分へ、ブロック１４−２２のドラ
イバ回路１４−２２０乃至１４−２２４を介して結合し
ている。バス要求回路１４−１８からの当方データ・サ
イクル現在信号ＭＹＤＣＮＮＯＯＯにより付勢されると
き、これらドライバ回路はそのＣＰＵバス要求をシステ
ム・バス１２に与える。
４は個々に、システム・バス１２のアドレス部分、デー
タ部分及びコマンド部分へ、ブロック１４−２２のドラ
イバ回路１４−２２０乃至１４−２２４を介して結合し
ている。バス要求回路１４−１８からの当方データ・サ
イクル現在信号ＭＹＤＣＮＮＯＯＯにより付勢されると
き、これらドライバ回路はそのＣＰＵバス要求をシステ
ム・バス１２に与える。
加えて、ブロック１４−２２は、対応する数のレシーバ
回路１４−２２６乃至１４−２３０を含んでおり、これ
らレシーバ回路は、図示のように、ドライバ回路と共に
、システム・バス１２のアドレス部分、データ部分及び
コマンド部分へ結合している。これら回路は、システム
・バス１２からの信号をブロック１４−１６のバス応答
回路並びにブロック１４−２０のレベル・レジスタ及び
割込回路に与える。更に、これらブロック１４−１６及
び１４−２０の回路は、信号を夫々送信及び受信するた
め図示のように結合されている。
回路１４−２２６乃至１４−２３０を含んでおり、これ
らレシーバ回路は、図示のように、ドライバ回路と共に
、システム・バス１２のアドレス部分、データ部分及び
コマンド部分へ結合している。これら回路は、システム
・バス１２からの信号をブロック１４−１６のバス応答
回路並びにブロック１４−２０のレベル・レジスタ及び
割込回路に与える。更に、これらブロック１４−１６及
び１４−２０の回路は、信号を夫々送信及び受信するた
め図示のように結合されている。
インターフェース−１１４−１の看 −説朋一第３ａ図
及び第３ｂ図は夫々、第２図のバス応答回路１４−１６
並びにレベル・レジスタ及び割込回路１４−２０を詳し
く示しており、これが本発明の装置を備えている。まず
最初に第３ａ図を９照すると、ブロック１４−１６の諸
口路は、チャネル・デコーダ回路１４−１６０、システ
ム・バス応答ＰＬＡ１４−１６１、ＮＡＮＤゲート１４
−１６２、複数のＡＮＤゲート１４−１６６乃至１４−
１６８．９ビツト・レジスタ１４−１７０、出力排他的
ＯＲゲート回路１４−１７２、及びＯＲゲート１４−１
７４を含み、図示のように接続されている。これらゲー
ト並びにレジスタは、在来設計のものである。例えば、
レジスタ１４−１７０は、テキサス・インスツルメント
社製造のｒ７４Ａｓ８２３」チップ回路から構成できる
１回路１４−１６１は、アドバンスト・マイクロ・デバ
イセス社製造のｒＡｍＰＬ１６Ｌ８Ｊチップ回路で構成
できる。
及び第３ｂ図は夫々、第２図のバス応答回路１４−１６
並びにレベル・レジスタ及び割込回路１４−２０を詳し
く示しており、これが本発明の装置を備えている。まず
最初に第３ａ図を９照すると、ブロック１４−１６の諸
口路は、チャネル・デコーダ回路１４−１６０、システ
ム・バス応答ＰＬＡ１４−１６１、ＮＡＮＤゲート１４
−１６２、複数のＡＮＤゲート１４−１６６乃至１４−
１６８．９ビツト・レジスタ１４−１７０、出力排他的
ＯＲゲート回路１４−１７２、及びＯＲゲート１４−１
７４を含み、図示のように接続されている。これらゲー
ト並びにレジスタは、在来設計のものである。例えば、
レジスタ１４−１７０は、テキサス・インスツルメント
社製造のｒ７４Ａｓ８２３」チップ回路から構成できる
１回路１４−１６１は、アドバンスト・マイクロ・デバ
イセス社製造のｒＡｍＰＬ１６Ｌ８Ｊチップ回路で構成
できる。
ブロック１４−１６０の回路は、中央サブシステム１４
−２に割当てられた独自のチャネル番号がメモリー・コ
マンド以外に応答してシステム・バス１２に与えられる
時を検出するよう作用する（即ち、信号ＢＳＭＲＥＦＯ
ＯＯ＝１）、これら回路は比較回路を含み、これは、そ
の受信したチャネル番号を内部記憶されたチャネル番号
と比較し、そしてそれらの比較一致検出時にＣＰチャネ
ル信号ＣＰＣＨＡＮＯ１０を２進１にする。
−２に割当てられた独自のチャネル番号がメモリー・コ
マンド以外に応答してシステム・バス１２に与えられる
時を検出するよう作用する（即ち、信号ＢＳＭＲＥＦＯ
ＯＯ＝１）、これら回路は比較回路を含み、これは、そ
の受信したチャネル番号を内部記憶されたチャネル番号
と比較し、そしてそれらの比較一致検出時にＣＰチャネ
ル信号ＣＰＣＨＡＮＯ１０を２進１にする。
ＮＡＮＤゲート１４−１６２は、信号ＣＰＣ）ＩＡＮｏ
ｌｏ、バス・データ優先順位ＯＫ信号ＢＳＤＰＯＫＯＩ
Ｏ、バス・コマンド・パリティ−ＯＫ信号ＢＳＣＰＯに
０１０、及びバス・アドレス・パリティ−ＯＫ信号ＢＳ
ＰＡＯＫＯＩ Ｏを組み合わせて、チャネルＯＫ信号Ｃ
ＨＡＮＯＫＯＯＯを発生する。これは、保全性検査回路
１４−１０（図示せず）が中央サブシステム１４が受信
したその要求の全ての指定された部分が妥当であること
を検証したときに、信号ＣＨＡ Ｎ ＯＫ ＯＯＯを２
進Ｏにする。これは更に、バス・データ・サイクル現在
遅延信号ＢＳＤＣＮＤＯＩＯに応答して諸信号ＰＲ５Ｈ
Ｂ＾０１０゜ＰＲＩＮＴＡＯＩＯ，ＰＲＩＮＴＮＯＩＯ
，及びＰＲ３ＣＦＡＯＩＯの状態を記憶するため、レジ
スタ１４−１７０を付勢する。信号ＢＳＤＣＮ０１０は
アドレスされたサブシステム（スレーブ）がそのチャネ
ル・アドレスを検出できるようになっている時間インタ
ーバルを定める。これ以上の説明については、米国特許
第３，９９５．２５８号を参照してもよい。
ｌｏ、バス・データ優先順位ＯＫ信号ＢＳＤＰＯＫＯＩ
Ｏ、バス・コマンド・パリティ−ＯＫ信号ＢＳＣＰＯに
０１０、及びバス・アドレス・パリティ−ＯＫ信号ＢＳ
ＰＡＯＫＯＩ Ｏを組み合わせて、チャネルＯＫ信号Ｃ
ＨＡＮＯＫＯＯＯを発生する。これは、保全性検査回路
１４−１０（図示せず）が中央サブシステム１４が受信
したその要求の全ての指定された部分が妥当であること
を検証したときに、信号ＣＨＡ Ｎ ＯＫ ＯＯＯを２
進Ｏにする。これは更に、バス・データ・サイクル現在
遅延信号ＢＳＤＣＮＤＯＩＯに応答して諸信号ＰＲ５Ｈ
Ｂ＾０１０゜ＰＲＩＮＴＡＯＩＯ，ＰＲＩＮＴＮＯＩＯ
，及びＰＲ３ＣＦＡＯＩＯの状態を記憶するため、レジ
スタ１４−１７０を付勢する。信号ＢＳＤＣＮ０１０は
アドレスされたサブシステム（スレーブ）がそのチャネ
ル・アドレスを検出できるようになっている時間インタ
ーバルを定める。これ以上の説明については、米国特許
第３，９９５．２５８号を参照してもよい。
信号ＰＲＳＨＢＡＯ１０乃至ＰＲＩＮＴＮｏｌｏは、実
行されるバス・サイクルのタイプを識別し、そしてアク
ノリッジまたは否定アクノリッジの応答信号を発生する
のに使用される。詳しくは、第２半バス・サイクルは、
先に要求した情報がその要求側サブシステムに転送され
るインターバルを定めている。これは、読出動作の如き
２サイクル動作の第２サイクルである。信号Ｂ Ｓ Ｓ
１１１１ Ｃ０１０は、サブシステム（例えばメモリ
ー・サブシステム１６〉が中央サブシステム１４により
先に要求されたデータを転送している時、システム・バ
ス１２から受信される。
行されるバス・サイクルのタイプを識別し、そしてアク
ノリッジまたは否定アクノリッジの応答信号を発生する
のに使用される。詳しくは、第２半バス・サイクルは、
先に要求した情報がその要求側サブシステムに転送され
るインターバルを定めている。これは、読出動作の如き
２サイクル動作の第２サイクルである。信号Ｂ Ｓ Ｓ
１１１１ Ｃ０１０は、サブシステム（例えばメモリ
ー・サブシステム１６〉が中央サブシステム１４により
先に要求されたデータを転送している時、システム・バ
ス１２から受信される。
ＡＮＤゲート１４−１６６及び１４−１６８は、ＰＬＡ
回路１４−１６１からのＣＰＵ割込信号ＰＲＩ ＮＴＲ
０１０、及び第３ｂ図の割込回路１４−２０からのプロ
セッサ・レベル信号ＰＲＬＶＬＳ０１０及びＰＲＬＶＬ
ＳＯＯＯを組み合わせて、アクノリッジ信号及び否定ア
クノリッジ信号ＰＲＩＮＴＡＯ１０及びＰＲＩＮＴＮＯ
ＩＯを発生する。このＣＰＵ割込信号ＰＲＩ ＮＴＲ０
１０及びプロセッサ・レベル信号ＰＲＬＶＬＳＯ１０は
、両方とも２進１であってその割込側サブシステムが現
行動作レベルよりも高い優先順位（即ち、レベル番号値
がより小さい）を持っていることを示すとき、ＡＮＤゲ
ート１４−１６６にアクノリッジ信号ＰＲＩ ＮＴＡＯ
１０を２進１へさせる。その時、プロセッサ・レベル信
号ＰＲＬＶＬＳＯＯＯは２進０である。しかし、プロセ
ッサ・レベル信号ＰＲＬＶＬＳＯＯＯが２進１であって
その割込側サブシステムが現行動作レベルよりも低い優
先順位を持っていることを示しているとき、ＡＮＤゲー
ト１４−１６８は、否定アクノリッジ信号ＰＲＩＮＴＮ
ＯＩＯ’に２進１にさせる。
回路１４−１６１からのＣＰＵ割込信号ＰＲＩ ＮＴＲ
０１０、及び第３ｂ図の割込回路１４−２０からのプロ
セッサ・レベル信号ＰＲＬＶＬＳ０１０及びＰＲＬＶＬ
ＳＯＯＯを組み合わせて、アクノリッジ信号及び否定ア
クノリッジ信号ＰＲＩＮＴＡＯ１０及びＰＲＩＮＴＮＯ
ＩＯを発生する。このＣＰＵ割込信号ＰＲＩ ＮＴＲ０
１０及びプロセッサ・レベル信号ＰＲＬＶＬＳＯ１０は
、両方とも２進１であってその割込側サブシステムが現
行動作レベルよりも高い優先順位（即ち、レベル番号値
がより小さい）を持っていることを示すとき、ＡＮＤゲ
ート１４−１６６にアクノリッジ信号ＰＲＩ ＮＴＡＯ
１０を２進１へさせる。その時、プロセッサ・レベル信
号ＰＲＬＶＬＳＯＯＯは２進０である。しかし、プロセ
ッサ・レベル信号ＰＲＬＶＬＳＯＯＯが２進１であって
その割込側サブシステムが現行動作レベルよりも低い優
先順位を持っていることを示しているとき、ＡＮＤゲー
ト１４−１６８は、否定アクノリッジ信号ＰＲＩＮＴＮ
ＯＩＯ’に２進１にさせる。
これらアクノリッジ信号ＰＲ８ＨＢＡＩＩＯ及びＰＲＩ
ＮＴＡＩＩＯは、検査目的のため排他的ＯＲゲート１４
１７２内で組み合わされ、それによって当方アクノリ
ッジ信号ＭＹＡＣＫＲＯＩＯが、それらアクノリッジ信
号の１方のみが２進１の時のみ発生されるようにする。
ＮＴＡＩＩＯは、検査目的のため排他的ＯＲゲート１４
１７２内で組み合わされ、それによって当方アクノリ
ッジ信号ＭＹＡＣＫＲＯＩＯが、それらアクノリッジ信
号の１方のみが２進１の時のみ発生されるようにする。
否定アクノリッジ信号Ｐ ＲＩ Ｎ Ｔ Ｎ ｌ １０
は、２進１の時、ＯＲゲート１４−１７４に当方否定ア
クノリッジ信号ＭＹＮＡＫＲＯ１０を２進１にさせる。
は、２進１の時、ＯＲゲート１４−１７４に当方否定ア
クノリッジ信号ＭＹＮＡＫＲＯ１０を２進１にさせる。
第３ａ図から判るように、信号ＭＹＡＣＫＲＯ１０及び
ＭＹＮＡＫＲＯ１０はシステム・バス１２へ在来のドラ
イバ回路（図示せず）を介して与えられる。
ＭＹＮＡＫＲＯ１０はシステム・バス１２へ在来のドラ
イバ回路（図示せず）を介して与えられる。
アクノリッジ信号ＰＲ３ＣＦＡＯ１０は、バス信号ＢＳ
ＲＩＮＴＩＩＯ及びＢ５５ＨＢＣＯ１０に応答してＰＬ
Ａ回路１４−１６１により発生される。この信号は、レ
ベル変更コマンドがバス１２に送られたこと（即ち、両
信号ＢＳＲＩＮＴ１１０及びＢ５５ＨＢＣＯ１０が１）
を示すために使用されるにれは、信号ＰＲＩＮＴＡ０１
０と共に第３ａ図の割込回路１６−２０に送られる。
ＲＩＮＴＩＩＯ及びＢ５５ＨＢＣＯ１０に応答してＰＬ
Ａ回路１４−１６１により発生される。この信号は、レ
ベル変更コマンドがバス１２に送られたこと（即ち、両
信号ＢＳＲＩＮＴ１１０及びＢ５５ＨＢＣＯ１０が１）
を示すために使用されるにれは、信号ＰＲＩＮＴＡ０１
０と共に第３ａ図の割込回路１６−２０に送られる。
また、ＰＬＡ回路１４−１６１は、ＣＰＵ割込信号ＰＲ
ＩＮＴＲＯ１０を２進１にして、Ｉ１０割込コマンドが
周辺サブシステムによりシステム・バス１２に与えられ
た結果としての割込の存在を通知する。信号ＰＲＩＮＴ
ＲＯＩＯは、次のプール式に従って発生される。
ＩＮＴＲＯ１０を２進１にして、Ｉ１０割込コマンドが
周辺サブシステムによりシステム・バス１２に与えられ
た結果としての割込の存在を通知する。信号ＰＲＩＮＴ
ＲＯＩＯは、次のプール式に従って発生される。
ＰＲＩＮＴＲＯＩＯ
＝ＢＳＲＩＮＴ１００・Ｂ５５ＨＢＣ１００第３ｂ図は
ブロック１４−２０の回路を更に詳細に示している。こ
れらの回路はバス入力レジスタ１４−２００、レベル変
更コマンドレジスタ１４−２０２、ＣＰＵ Ｉ１０割
込ビジーインジケータレジスタ１４−２０４及びレベル
レジスタ兼コンパレータ回路１４−２０６を含んでいる
。
ブロック１４−２０の回路を更に詳細に示している。こ
れらの回路はバス入力レジスタ１４−２００、レベル変
更コマンドレジスタ１４−２０２、ＣＰＵ Ｉ１０割
込ビジーインジケータレジスタ１４−２０４及びレベル
レジスタ兼コンパレータ回路１４−２０６を含んでいる
。
入力レジスタ１４−２００はバス１２に結合し、バスデ
ータサイクル現在遅延信号ＢＳＤＣＮ０１０によりイネ
ーブルされ信号ＢＳＤＴ１５１０１０乃至ＢＳＤＴ１０
０ＩＯの状態を記憶する。レジスタ１４−２００の出力
信号ＣＰＬＶＬＯＯＩＯ乃至ＣＰＬＶＬ５０１０は、回
路１４−２０６へ一組の入力として供給される。
ータサイクル現在遅延信号ＢＳＤＣＮ０１０によりイネ
ーブルされ信号ＢＳＤＴ１５１０１０乃至ＢＳＤＴ１０
０ＩＯの状態を記憶する。レジスタ１４−２００の出力
信号ＣＰＬＶＬＯＯＩＯ乃至ＣＰＬＶＬ５０１０は、回
路１４−２０６へ一組の入力として供給される。
レベル変換コマンドレジスタ１４−２０２はバス１２に
結合して信号ＢＳＲＩＮＴＩＩＯ及びＢＳＡＤ２３０１
０を受取り回路１４−１６に応答して肯定応答信号ＰＲ
３ＣＦＡＩ １０を受取る。
結合して信号ＢＳＲＩＮＴＩＩＯ及びＢＳＡＤ２３０１
０を受取り回路１４−１６に応答して肯定応答信号ＰＲ
３ＣＦＡＩ １０を受取る。
レジスタ１４−２０２の内容は、信号１３ｓＲＩＮＴ１
１０が２進零のとき零にクリアされる。信号ＰＲ３ＣＦ
ＡＩＩＯに応答して、信号ＢＳＲｒＮＴ１１０及びＢＳ
ＡＤ２３０１０の状態は、信号１１ｓＲｌＮＴ１１０が
２進１のままである期間、レジスタ１４−２０２に記憶
される。出力信号ＰＲＬＶＣＧ０１０及びＰＲＬＶＣＬ
ＯＯＯは、それぞれ、図示されるように、コンパレータ
回路１４−２０６のイイ、−プル入力（ＰＬＥ）に対す
る入力、及び割込インジケータフリップフロツズ１４−
２０４のデータ入力として供給される。
１０が２進零のとき零にクリアされる。信号ＰＲ３ＣＦ
ＡＩＩＯに応答して、信号ＢＳＲｒＮＴ１１０及びＢＳ
ＡＤ２３０１０の状態は、信号１１ｓＲｌＮＴ１１０が
２進１のままである期間、レジスタ１４−２０２に記憶
される。出力信号ＰＲＬＶＣＧ０１０及びＰＲＬＶＣＬ
ＯＯＯは、それぞれ、図示されるように、コンパレータ
回路１４−２０６のイイ、−プル入力（ＰＬＥ）に対す
る入力、及び割込インジケータフリップフロツズ１４−
２０４のデータ入力として供給される。
割込インジケータ１４−２０４は、バスマスタクリヤ信
号ＢＳＮＣＬＲＯＯＯに応答して２進零の状態に予め設
定される。それは１回路１４−１６により２進零から２
進１へ変えられた割込肯定応答信号ＰＲＩＮＴＡＩＩＯ
に応答して、信号ＰＲＬＶＣＬＯＯＯが２進ネから２進
１へ変わるとき２進１の状態に強制される。出力割込ビ
ジー信号ＰＲＬＢＳＹＯ１０はコンパレータ回路１４−
２０６の第２の組の入力（Ｑ＞の最小桁のビットに供給
される。残りの組の入力は接続されてバスからの信号Ｂ
ＳＤＴＩ ０１１０乃至ＢＳＤＴ１５１１０を受取る。
号ＢＳＮＣＬＲＯＯＯに応答して２進零の状態に予め設
定される。それは１回路１４−１６により２進零から２
進１へ変えられた割込肯定応答信号ＰＲＩＮＴＡＩＩＯ
に応答して、信号ＰＲＬＶＣＬＯＯＯが２進ネから２進
１へ変わるとき２進１の状態に強制される。出力割込ビ
ジー信号ＰＲＬＢＳＹＯ１０はコンパレータ回路１４−
２０６の第２の組の入力（Ｑ＞の最小桁のビットに供給
される。残りの組の入力は接続されてバスからの信号Ｂ
ＳＤＴＩ ０１１０乃至ＢＳＤＴ１５１１０を受取る。
レベルレジスタ兼コンパレータ回路１４−２０８は。
上記のように動作して内部レベルレジスタ内に記憶され
た現在レベル番号を割込サブシステムからのレベル番号
と比較するコンパレータ回路を含んでいる。現在割込レ
ベルの優先度が割込サブシステム割込レベルに等しいか
又はそれより大きいとき、回路１４ ２０６はプロセ・
ノサレベル信号ＰＲＬＶＬＳＯ１０を２進１に、信号Ｐ
ＲＬＶＬＳＯＯＯを２進零に強制する。優先度の方が小
さいときには、コンパレータ回路１４−２０６は信号Ｐ
ＲＬＶＬＳＯ１０を２進零に、信号ＰＲＬＶＳ０００を
２進１に強制する０両方のレベルが等しいときには、コ
ンパレータ回路１４−２０６は信号ＰＲＬＶＬＳＯ１０
及びＰＲＬＶＬＳＯＯを２進零に強制する。 第３ａ図
及び第３ｂ図の回路は、様々な回路ブロック（例えば、
７４Ａ８８２３゜７４３１７５．７４ＡＳ８８５等）に
おいて示されたような標準的ＩＡ積回路チップから組み
立てられている。
た現在レベル番号を割込サブシステムからのレベル番号
と比較するコンパレータ回路を含んでいる。現在割込レ
ベルの優先度が割込サブシステム割込レベルに等しいか
又はそれより大きいとき、回路１４ ２０６はプロセ・
ノサレベル信号ＰＲＬＶＬＳＯ１０を２進１に、信号Ｐ
ＲＬＶＬＳＯＯＯを２進零に強制する。優先度の方が小
さいときには、コンパレータ回路１４−２０６は信号Ｐ
ＲＬＶＬＳＯ１０を２進零に、信号ＰＲＬＶＳ０００を
２進１に強制する０両方のレベルが等しいときには、コ
ンパレータ回路１４−２０６は信号ＰＲＬＶＬＳＯ１０
及びＰＲＬＶＬＳＯＯを２進零に強制する。 第３ａ図
及び第３ｂ図の回路は、様々な回路ブロック（例えば、
７４Ａ８８２３゜７４３１７５．７４ＡＳ８８５等）に
おいて示されたような標準的ＩＡ積回路チップから組み
立てられている。
動」ゴＺＩ明−
第５図のタイミング図を参照しながら、第３ａ図及び第
３ｂ図に示されている本発明に従う装置の動作を次に説
明する。第４図は中央サブシステム１４ｍ乃至１４ｎに
よって生成されレベルレジスタの動作を変更しブロック
１６−２０の回路に割込むための特別のコマンドに対す
るバス１１のコマンド、アドレス、データ線のコーディ
ングを示している。
３ｂ図に示されている本発明に従う装置の動作を次に説
明する。第４図は中央サブシステム１４ｍ乃至１４ｎに
よって生成されレベルレジスタの動作を変更しブロック
１６−２０の回路に割込むための特別のコマンドに対す
るバス１１のコマンド、アドレス、データ線のコーディ
ングを示している。
レベル変更コマンドに関し、コマンドバス線ＢＳＲＩＮ
Ｔは、バス線ＢＳＭＲＥＦ及びＢ５５ＨＢＣが２進零に
設定されている間、２進１に設定されなければならない
、対照してみると、外部Ｉ１０割込が第１図のサブシス
テムの１つによって生成されるとき、コマンドバス線は
図示されるようにコード化される。アドレスバス線ＢＳ
ＡＤＯ８乃至ＢＳＡＤ１７は、線ＢＳＡＤ１８−２３が
表１に図示される機能コードの１つを含むためにコード
化されている間コード化され、中央サブシステム自体の
チャネル番号を含む。
Ｔは、バス線ＢＳＭＲＥＦ及びＢ５５ＨＢＣが２進零に
設定されている間、２進１に設定されなければならない
、対照してみると、外部Ｉ１０割込が第１図のサブシス
テムの１つによって生成されるとき、コマンドバス線は
図示されるようにコード化される。アドレスバス線ＢＳ
ＡＤＯ８乃至ＢＳＡＤ１７は、線ＢＳＡＤ１８−２３が
表１に図示される機能コードの１つを含むためにコード
化されている間コード化され、中央サブシステム自体の
チャネル番号を含む。
表から分かるように、バスアドレスビット２３（即ち信
号ＢＳＡＤ２３）の状態は、ＣＰＵ Ｉ１０割込ビジ
ーインジケータフリップフロップ１４−２０４が２進零
にクリヤされるべきであるか否かを規定する０表ｆは外
部割込サブシステムによってフリップフロップ１４−２
０４の通常の設定に関する条件を示している。最後に、
データバス線ＢＳＴＤＴＯ９乃至ＢＳＴＤＴ１５は図示
されているようにコード化される（即ち、ＢＳＴＤＴＯ
９は、ＢＳＴＤＩＯ−１５が新しいレベル番号を含む１
ゴ、零でなければならない、）動作中、割込処理が終了
すると中央サブシステム１４ｍは動作して、第４図に示
されるようにフォーマットされたレベル変更を特定する
コマンドを生成する。即ち、ＣＰＵ領域１４−２はマイ
クロプログラム制御下でアドレス、データ及びコマンド
ビットをレジスタ１４−１０乃至１４−１４にロードす
る。さらに、ＣＰＵ領域１４−２はバス要求信号ＢＳＲ
ＥＱＯ１０を２進１に強制する。
号ＢＳＡＤ２３）の状態は、ＣＰＵ Ｉ１０割込ビジ
ーインジケータフリップフロップ１４−２０４が２進零
にクリヤされるべきであるか否かを規定する０表ｆは外
部割込サブシステムによってフリップフロップ１４−２
０４の通常の設定に関する条件を示している。最後に、
データバス線ＢＳＴＤＴＯ９乃至ＢＳＴＤＴ１５は図示
されているようにコード化される（即ち、ＢＳＴＤＴＯ
９は、ＢＳＴＤＩＯ−１５が新しいレベル番号を含む１
ゴ、零でなければならない、）動作中、割込処理が終了
すると中央サブシステム１４ｍは動作して、第４図に示
されるようにフォーマットされたレベル変更を特定する
コマンドを生成する。即ち、ＣＰＵ領域１４−２はマイ
クロプログラム制御下でアドレス、データ及びコマンド
ビットをレジスタ１４−１０乃至１４−１４にロードす
る。さらに、ＣＰＵ領域１４−２はバス要求信号ＢＳＲ
ＥＱＯ１０を２進１に強制する。
その結果、当方データサイクル現在信号ＭＹＤＣＮＮＯ
ＯＯは、中央サブシステム１４ｍがバスサイクルを与え
られたときインターフェース領域１４−１内に含まれる
優先順位回路網によって２進零に強制される。これらの
回路は図示されていないが、設計的に従来のものであり
米国特許第３，９９５，２５８号に開示された形式のも
のでよい。
ＯＯは、中央サブシステム１４ｍがバスサイクルを与え
られたときインターフェース領域１４−１内に含まれる
優先順位回路網によって２進零に強制される。これらの
回路は図示されていないが、設計的に従来のものであり
米国特許第３，９９５，２５８号に開示された形式のも
のでよい。
そのとき、コード化されたコマンド、データ及びアドレ
スビットはドライバ回路１４−２２０乃至１４−２２４
によってバス１２に供給される。レベル変更コマンドに
関して、コマンドビットは次の様に設定される： ＢＳＭＲＥＦＯＩｏ・０（メモリ要求ではない）；ＢＳ
ＷＲＩＴＯ１０＝Ｘ（関係なし）；ＢＳＬＯＣＫ＝Ｘ（
関係なし）； Ｂ５５ＨＢＣＯ１０＝０（後半バスサイクルでなし）； ＢＳＤＢＷＤＯ１０＝Ｘ（関係なし）；ＢＳＤＢＤＬＯ
１０＝ｘ（関係なし）；ＢＳＢＹＴＥＯ１０＝Ｘ（関係
なし）；及びＢＳＲＩＮＴ＝１（レベル通知変更）。
スビットはドライバ回路１４−２２０乃至１４−２２４
によってバス１２に供給される。レベル変更コマンドに
関して、コマンドビットは次の様に設定される： ＢＳＭＲＥＦＯＩｏ・０（メモリ要求ではない）；ＢＳ
ＷＲＩＴＯ１０＝Ｘ（関係なし）；ＢＳＬＯＣＫ＝Ｘ（
関係なし）； Ｂ５５ＨＢＣＯ１０＝０（後半バスサイクルでなし）； ＢＳＤＢＷＤＯ１０＝Ｘ（関係なし）；ＢＳＤＢＤＬＯ
１０＝ｘ（関係なし）；ＢＳＢＹＴＥＯ１０＝Ｘ（関係
なし）；及びＢＳＲＩＮＴ＝１（レベル通知変更）。
アドレス及びデータビットは第４図の表１において示さ
れるように設定される。アドレスビットＢＳＡＤ２３は
、中央サブシステム１４ｍが工１０ビジーフリップフロ
ップ１４−２０４をリセットすることを望むか否かの関
数として設定されサブシステムは通常動作を再開可能と
なる。
れるように設定される。アドレスビットＢＳＡＤ２３は
、中央サブシステム１４ｍが工１０ビジーフリップフロ
ップ１４−２０４をリセットすることを望むか否かの関
数として設定されサブシステムは通常動作を再開可能と
なる。
第５図から分かるように、コマンドの転送の結果、信号
ＢＳＲＩＮＴＩＩＯ１中央サブシステム１４ａチャネル
番号、レベル番号及び機能コード信号は、信号ＢＳＤＧ
ＮＮＯ１０が生成されるときにバス１２に供給されるこ
ととなり、サブシステム１４ｍにバスサイクルを与える
。（第３ａ図の）回路１４−１６０及び１４−１６１は
、それ自身のチャネル番号を検出しコマンドがレベル変
更コマンドであることを検知したときに動作して信号Ｃ
ＨＡＮＯＫＯＯＯを２進零に、信号ＰＲ５ＣＦ＾０１０
を２進１に強制する。その結果、信号Ｂ５５ＩＩ［１Ｃ
Ｏ１０゜ＰＲ３ＣＦＡＯＩＯ，ＰＲＩＮＴＡＯＩＯ及び
ＰＲＩ ＮＴＮＯ１０はレジスタ１４−１７０にロード
されることとなる。
ＢＳＲＩＮＴＩＩＯ１中央サブシステム１４ａチャネル
番号、レベル番号及び機能コード信号は、信号ＢＳＤＧ
ＮＮＯ１０が生成されるときにバス１２に供給されるこ
ととなり、サブシステム１４ｍにバスサイクルを与える
。（第３ａ図の）回路１４−１６０及び１４−１６１は
、それ自身のチャネル番号を検出しコマンドがレベル変
更コマンドであることを検知したときに動作して信号Ｃ
ＨＡＮＯＫＯＯＯを２進零に、信号ＰＲ５ＣＦ＾０１０
を２進１に強制する。その結果、信号Ｂ５５ＩＩ［１Ｃ
Ｏ１０゜ＰＲ３ＣＦＡＯＩＯ，ＰＲＩＮＴＡＯＩＯ及び
ＰＲＩ ＮＴＮＯ１０はレジスタ１４−１７０にロード
されることとなる。
第５図から分かるように、信号ＰＲＢＳＡＣＫ１１０が
今度は第３ｂ図のレベル変更レジスタ１４−２０２に、
図示されている如く信号ＰＲＬＶＣＬＯＯＯ及びＰＲＬ
ＶＣＧＯｌｏの状態を変えさせる。信号ＰＲＬＶＣＧＯ
１０が２進１に変わったとき、回路１４−２０６をイネ
ーブルしてそのレベルレジスタへ、バス信号ＢＳＤＣＮ
Ｄ０１０に対して応答してバスデータ線ＢＳＤＴＩＯ−
１５からレジスタ１ ＝１−２００に先にロードされた
新しいレベル番号分ロードする。
今度は第３ｂ図のレベル変更レジスタ１４−２０２に、
図示されている如く信号ＰＲＬＶＣＬＯＯＯ及びＰＲＬ
ＶＣＧＯｌｏの状態を変えさせる。信号ＰＲＬＶＣＧＯ
１０が２進１に変わったとき、回路１４−２０６をイネ
ーブルしてそのレベルレジスタへ、バス信号ＢＳＤＣＮ
Ｄ０１０に対して応答してバスデータ線ＢＳＤＴＩＯ−
１５からレジスタ１ ＝１−２００に先にロードされた
新しいレベル番号分ロードする。
信号ＰＲＬＶＣＬＯＯＯｉ、を信号ＢＳＡＤ２３０１０
が２進１のとき、２進０に切り替わると同時にＣＰＵ・
１７０割込みビジー・フリップフロップを２進０状態に
強制する。バス・サイクルの終わりに、信号ＰＲＬＶＣ
ＬＯＯＯとＰＲＬＶＣＧＯ１０はそれらの初期状悪に戻
る。もし変更が要求されなければ、信号ＢＳＡＤ２３０
１０は２進０にセットされる。このとき、中央サブシス
テム１４ａは、バス１２から受け取られる、現在回路１
４−２０６に記憶されているレベルより高い優先順位の
他の外部割り込みを処理する用窓が有る。
が２進１のとき、２進０に切り替わると同時にＣＰＵ・
１７０割込みビジー・フリップフロップを２進０状態に
強制する。バス・サイクルの終わりに、信号ＰＲＬＶＣ
ＬＯＯＯとＰＲＬＶＣＧＯ１０はそれらの初期状悪に戻
る。もし変更が要求されなければ、信号ＢＳＡＤ２３０
１０は２進０にセットされる。このとき、中央サブシス
テム１４ａは、バス１２から受け取られる、現在回路１
４−２０６に記憶されているレベルより高い優先順位の
他の外部割り込みを処理する用窓が有る。
第５図から判るように、次のバス・サイクルの開に中央
サブシステム１４ａは、第１図の他の１つのサブシステ
ムから割り込みを受け取ると同時に操作の割り込みサイ
クルを実行するように動作する。そのとき、ＣＰＵ−Ｉ
／○割り込みビジー・フリップフロップ１４−２０４は
、第５図に示されるように２進１にセットされる。上記
のことから、本発明の装置がいかにして、通常のバス・
インターフェース回路に掻く少ないハードウェアを付加
することによって、信頼できる仕方でＣＰｕレベルを変
更出来ることを保証し得るかが解る。
サブシステム１４ａは、第１図の他の１つのサブシステ
ムから割り込みを受け取ると同時に操作の割り込みサイ
クルを実行するように動作する。そのとき、ＣＰＵ−Ｉ
／○割り込みビジー・フリップフロップ１４−２０４は
、第５図に示されるように２進１にセットされる。上記
のことから、本発明の装置がいかにして、通常のバス・
インターフェース回路に掻く少ないハードウェアを付加
することによって、信頼できる仕方でＣＰｕレベルを変
更出来ることを保証し得るかが解る。
システム バスに間違する優先順位回路を用いることに
よって、各中央サブシステムはどんな外部または内部事
象からの干渉もなしに、レベル変更を実行できる。この
とき、サブシステムは信頼できる同期方式で他のサブシ
ステムへレベル変更を通知できる。
よって、各中央サブシステムはどんな外部または内部事
象からの干渉もなしに、レベル変更を実行できる。この
とき、サブシステムは信頼できる同期方式で他のサブシ
ステムへレベル変更を通知できる。
簡略化のために、ＲＩＮＴ信号がレベル変更コマンドの
定義と通知を与える両方のために用いられた。コマンド
の他のビットが、特定の共有資源（例えば処理装置、メ
モリー等）のアクセスに対して競合する装置からの干渉
なしに実行されるべきレベル変更や状態変更操作を定義
するために用いられ得ることは明らかである。また本発
明は、自己のチャネル番号を特定する処理装置に限定さ
れるものではない、これは、他の処理装置においてレベ
ル変更や状態変更を示し又は強制する処理装置によって
用いられ得る。
定義と通知を与える両方のために用いられた。コマンド
の他のビットが、特定の共有資源（例えば処理装置、メ
モリー等）のアクセスに対して競合する装置からの干渉
なしに実行されるべきレベル変更や状態変更操作を定義
するために用いられ得ることは明らかである。また本発
明は、自己のチャネル番号を特定する処理装置に限定さ
れるものではない、これは、他の処理装置においてレベ
ル変更や状態変更を示し又は強制する処理装置によって
用いられ得る。
更に、本発明の教示は当業者にとって、その操作（例え
ばメモリー・ロッキング）が競合する処理装置によって
同様に逆に影響を受け得る他の装置（例えばメモリー・
サブシステム）に応用できる。
ばメモリー・ロッキング）が競合する処理装置によって
同様に逆に影響を受け得る他の装置（例えばメモリー・
サブシステム）に応用できる。
従って、処理装置という語はレベル変更や状態変更コマ
ンドを発生したり受け取り得るどんな装置も含む。
ンドを発生したり受け取り得るどんな装置も含む。
本発明の教示を離れずに実施例の多くの変更が可能であ
る０例えば、本発明は特定のコマンド形式、標識の数や
形式等によって限定されない。
る０例えば、本発明は特定のコマンド形式、標識の数や
形式等によって限定されない。
当初の特許請求の範囲の記載の精神を電れずに多くの変
更が可能であり、本発明の特定の特徴を他の特徴と切り
離して用いることも可能である。
更が可能であり、本発明の特定の特徴を他の特徴と切り
離して用いることも可能である。
第１図は本願発明の装置に含まれるシステｌ、のブロッ
ク図である。 第２図は本願発明の装置に含まれる第１図の中央サブシ
ステムのブロック図である。 第３ａ図及び第３ｂ図は第２図の中央サブシステム、イ
ンターフェース部の詳細図である。 第４図は本願発明の装置により利用されるリクエストの
フォーマットを示す図である。 第５図は本願発明の装置の動作を説明するのに用いられ
るタイミング・チャートである。 （外４名） 手続補正書（凪 昭和６２年 ９月２日 特許庁長官 小川 邦 夫 殿 ２、発明の名称 多重プロセッサ・レベル変更同期装置 ３、補正をする者 事件との関係 出 願 人 住所 名 称 ハネイウエル・プル・インコーホレーテッド
４、代理人 住 所 東京都千代田区大手町二丁目２番１号新大手
町ビル ２０６号室 ５、補正命令の日付 昭和６２年 ８月２５日 限日
）６、補正の対象
ク図である。 第２図は本願発明の装置に含まれる第１図の中央サブシ
ステムのブロック図である。 第３ａ図及び第３ｂ図は第２図の中央サブシステム、イ
ンターフェース部の詳細図である。 第４図は本願発明の装置により利用されるリクエストの
フォーマットを示す図である。 第５図は本願発明の装置の動作を説明するのに用いられ
るタイミング・チャートである。 （外４名） 手続補正書（凪 昭和６２年 ９月２日 特許庁長官 小川 邦 夫 殿 ２、発明の名称 多重プロセッサ・レベル変更同期装置 ３、補正をする者 事件との関係 出 願 人 住所 名 称 ハネイウエル・プル・インコーホレーテッド
４、代理人 住 所 東京都千代田区大手町二丁目２番１号新大手
町ビル ２０６号室 ５、補正命令の日付 昭和６２年 ８月２５日 限日
）６、補正の対象
Claims (20)
- （１）異なるバス・サイクル・オペレーションの間に複
数のユニットと複数の処理ユニットの各々の間で割り込
みリクエストを非同期に転送するために、システム・バ
スに共通に接続された複数の前記処理ユニットと割り込
みをするユニットとからなるデータ処理システムにおい
て、 前記複数の処理ユニットの各々が、 前記処理ユニットが獲得したバス・サイクル・オペレー
ションの間に前記バスにコマンドを与えるために、前記
バスに接続されたコマンド発生ユニットと、 複数の割り込みレベルの１つを特定する割り込み信号を
含む前記割り込みリクエストを受け取るために、前記バ
スに接続された割り込み処理ユニトと、及び、 前記ユニットからのリクエストに応答して前記バス上に
信号を発生するために、前記割り込み処理ユニットに接
続された応答ユニットと、からなり、 前記応答ユニットは、前記バス・サイクル・オペレーシ
ョンの内の１つの間に前記バスに与えられた前記処理ユ
ニットの内の１つからの割り込みレベルの変更を特定す
るコマンドに応答して出力信号を発生するように動作す
る、前記バスに接続されたデコードユニットを含み、更
に、 前記割り込み処理ユニットが、 前記バスに接続され、現在の割り込みレベルと割り込み
をしているユニットからの前記割り込みレベル信号とを
比較するための比較ユニットを含む、現在の割り込みレ
ベルを記憶するためのユニットを含み、 前記記憶するためのユニットは、前記出力信号によって
条件付けられて、前記レベル変更コマンドの一部として
含まれた前記バスからの前記新しい割り込みレベルに対
応した前記信号を、前記記憶するためのユニットにロー
ドして、前記システム・バスに接続された他のユニット
からの干渉なしに前記ユニットの割り込みレベルを変更
する、ことを特徴とするデータ処理システム。 - （２）前記ユニット各々が、前記システム・バス上の前
記各ユニットの位置によって規定されるような優先順位
によりバス・サイクルの許可を与える信号手段を備えた
特許請求の範囲第１項記載のシステム。 - （３）前記デコード手段が、前記処理ユニットに割り当
てられたチャネル番号が前記処理ユニットの任意のユニ
ットによって前記バスに供給されたことを検出するとき
に、信号を発生するために、前記システム・バスに接続
されたチャネル番号デコーダ手段を含み、 前記コマンドが、前記各処理ユニットに割り当てられた
前記チャネル番号を含むようにコード化さらたアドレス
部を含み、前記チャネル番号デコーダ手段が、前記コマ
ンドに応答して、割り込みレベルに前記変化を生成する
ために前記割り込み処理装置に供給されるように前記出
力信号を生じさせる特許請求の範囲第１項記載のシステ
ム。 - （４）前記処理ユニットのいずれかのユニットが前記各
処理ユニットに対応し、前記チャネル番号が処理ユニッ
ト自体のチャネル番号に対応する特許請求の範囲第３項
記載のシステム。 - （５）前記処理ユニットのいずれかのユニットが、前記
各処理ユニット以外の処理ユニットに対応する特許請求
の範囲第３項記載のシステム。 - （６）前記コマンドが、前記割り込みレベルの前記変化
を特定するためにコード化されたコマンド部分を含み、
前記割り込みユニットの各々が、前記コマンドに応答し
て、引き続くバス・サイクル・オペレーション中に別の
割り込みリクエストの転送を行うノーマル・オペレーシ
ョンを回復するように知らされる特許請求の範囲第１項
記載のシステム。 - （７）前記割り込み処理装置は更に、前記バスと前記記
憶手段とに接続された割り込みインジケータ回路手段を
含み、前記割り込みインジケータ回路手段は、前記コマ
ンドによって特定される状態を切り換えるために前記出
力信号によって条件付けられ、前記割り込みインジケー
タ回路手段は、第１の状態で、前記割り込み処理装置が
割り込みを受けるのを禁じ、第２の状態で、前記割り込
み処理装置に割り込みを受けさせる特許請求の範囲第６
項記載のシステム。 - （８）前記コマンドが、前記割り込みインジケータ回路
手段の状態の変化を特定するためにコード化されたアド
レス部分を含む特許請求の範囲第７項記載のシステム。 - （９）前記割り込み処理装置は更に、前記システム・バ
スと前記記憶手段との間に接続されたレジスタ手段を含
み、前記レジスタ手段は、前記バス・サイクル・オペレ
ーションの前記１サイクル中に、前記記憶手段への供給
のために前記現在の割り込みレベルに対応する信号を記
憶する特許請求の範囲第７項記載のシステム。 - （１０）前記コマンドが更にデータ部分を含み、前記割
り込み処理装置が更に前記出力信号と前記コマンドと前
記コマンドのアドレス部分とを受け取るために前記バス
に接続されたレジスタ装置を含み、該レジスタ装置は前
記コマンド及びアドレス部分に応答して、前記コマンド
の前記データ及びアドレス部分によって特定されたよう
に前記割り込みレベルと状態を変更するべく、前記記憶
する装置と前記割り込み表示回路装置とを夫々条件付け
るための第１と第２の相補的出力信号を発生することを
特徴とする特許請求の範囲第８項記載のシステム。 - （１１）システム・バスに共通に接続された複数のユニ
ットを備え、種々の非同期的に発生されたバス・サイク
ルのオペレーション中に前記複数のユニット間のリクエ
ストを非同期的に転送するデータ処理システムにおいて
、 前記複数のユニットの種々のユニットの各々が、前記バ
スに接続され、前記ユニットに与えられたバス・サイク
ル・オペレーション中に前記バスにコマンドを与えるコ
マンド発生手段と、 前記バスに接続され、多数の状態レベルのいずれかを特
定する信号を含む前記リクエストを受けるレベル処理手
段と、 前記レベル処理手段に接続され、前記ユニットからのリ
クエストに応答して前記バスに信号を発生する応答手段
と、 前記応答手段が前記バスに接続されたデコード手段を含
み、前記デコード手段は、出力信号を発生するために状
態レベルの変化を特定する前記バス・サイクル・オペレ
ーションの１つのサイクル中に前記バスに供給される前
記ユニットの前記種々のユニットの１つからのコマンド
に応答して動作すること、 現在の状態レベルを記憶する手段であって、前記記憶手
段が、前記バスに接続され、前記現在の状態レベルと割
り込みユニットからの状態レベル信号とを比較する比較
手段を含むこと、 前記記憶手段が、前記出力信号によって条件付けられ、
前記システム・バスに接続された任意の他のユニットか
らの干渉を受けずに、ユニットの状態レベルの変化を生
じさせる前記記憶手段への前記状態変化コマンドの一部
として含まれる前記バスからの前記新たな状態レベルに
対応する前記信号をロードすること、 を備えたデコード処理システム。 - （１２）前記ユニット各々が、前記システム・バス上の
前記各ユニットの位置によって規定されるような優先順
位によりバス・サイクルの許可を与える信号手段を備え
た特許請求の範囲第１１項記載のシステム。 - （１３）前記デコード手段が、前記ユニットに割り当て
られたチャネル番号が前記ユニットの任意のユニットに
よって前記バスに供給されたことを検出するときに、信
号を発生するために、前記システム・バスに接続された
チャネル番号デコーダ手段を含み、 前記コマンドが、前記各ユニットに割り当てられた前記
チャネル番号を含むようにコード化さらたアドレス部を
含み、前記チャネル番号デコーダ手段が、前記コマンド
に応答して、割り込みレベルに前記変化を生成するため
に前記割り込み処理装置に供給されるように前記出力信
号を生じさせる特許請求の範囲第１１項記載のシステム
。 - （１４）前記ユニットのいずれかのユニットが前記各ユ
ニットに対応し、前記チャネル番号がユニット自体のチ
ャネル番号に対応する特許請求の範囲第１３項記載のシ
ステム。 - （１５）前記ユニットのいずれかのユニットが、前記各
ユニット意外のユニットに対応する特許請求の範囲第１
３項記載のシステム。 - （１６）前記コマンドが、前記状態レベルの前記変化を
特定するためにコード化されたコマンド部分を含み、前
記割り込みユニットの各々が、前記コマンドに応答して
、引き続くバス・サイクル・オペレーション中に別のリ
クエストの転送を行うノーマル・オペレーションを回復
するように知らされる特許請求の範囲第１１項記載のシ
ステム。 - （１７）前記レベル処理手段は更に、前記バスと前記記
憶手段とに接続されたインジケータ回路手段を含み、前
記インジケータ回路手段は、前記コマンドによって特定
される状態を切り換えるために前記出力信号によって条
件付けられ、前記インジケータ回路手段は、第１の状態
で、前記レベル処理手段がリクエストを受けるのを禁じ
、第２の状態で、前記レベル処理手段にリクエストを受
けさせる特許請求の範囲第１６項記載のシステム。 - （１８）前記コマンドが、前記インジケータ回路手段の
状態の変化を特定するためにコード化されたアドレス部
分を含む特許請求の範囲第１７項記載のシステム。 - （１９）前記レベル処理手段は更に、前記システム・バ
スと前記記憶手段との間に接続されたレジスタ手段を含
み、前記レジスタ手段は、前記バス・サイクル・オペレ
ーションの前記１サイクル中に、前記記憶手段への供給
のために前記現在の状態レベルに対応する信号を記憶す
る特許請求の範囲第１７項記載のシステム。 - （２０）システム・バスに共通に接続された複数のユニ
ットのいずれかのユニットの動作状態を変更し、非同期
的に発生された種々のバス・サイクル・オペレーション
中に、前記複数のユニットの間でリクエストを非同期的
に転送する方法であって、前記複数のユニットの内の種
々のユニットの各々が、前記バスに接続され、前記バス
にコマンドを与えるコマンド発生手段と、前記バスに接
続され、多数の状態レベルのいずれかのレベルを特定す
る信号を含む前記リクエストを受ける動作レベル処理手
段であって現在の状態を記憶する記憶手段と前記現在の
状態を割り込みユニットからの状態レベル信号と比較す
る比較手段とを含む前記動作レベル処理手段と、前記動
作レベル処理手段に接続され、前記ユニットからのリク
エストに応答して前記バスに信号を発生させる応答手段
と、を含む前記方法において、 （ａ）バス・サイクル・オペレーションを要求するステ
ップ、 （ｂ）前記コマンド発生手段によって、前記複数のユニ
ットの１つのユニットの動作状態の変化を特定するコマ
ンドを発生するステップであって、 前記コマンドが少なくとも第１及び第２の部分を含み、
前記第１の部分が状態変化を特定するためにコード化さ
れ、前記第２の部分が新たな動作状態を特定するために
コード化されること、 （ｃ）ステップ（ａ）に応答して許可されたバス・サイ
クル・オペレーション中に、前記コマンドを前記バスに
転送するステップ、 （ｄ）前記ユニットにアドレスされた前記コマンドの前
記コマンド部分に応答して、状態変化を示す出力信号を
発生するために、前記応答手段にデコード手段を含むス
テップ、 （ｅ）前記システム・バスに接続された任意の他のユニ
ットからの干渉を受けずに、前記ユニットの動作状態を
前記コマンドの前記第２の部分によって特定される前記
新たな動作状態に切り換えるために、前記出力信号に応
答して前記記憶手段を条件付けるステップ、 （ｆ）同じバス・サイクル・オペレーション中に、状態
変化が発生してノーマル・オペレーションが回復したこ
とを残りのユニットに知らせるステップ、 を含む前記方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US879858 | 1986-06-27 | ||
| US06/879,858 US4802087A (en) | 1986-06-27 | 1986-06-27 | Multiprocessor level change synchronization apparatus |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6332648A true JPS6332648A (ja) | 1988-02-12 |
| JPH0786865B2 JPH0786865B2 (ja) | 1995-09-20 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP62160815A Expired - Lifetime JPH0786865B2 (ja) | 1986-06-27 | 1987-06-27 | 多重プロセッサ・レベル変更同期装置 |
Country Status (9)
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|---|---|
| US (1) | US4802087A (ja) |
| EP (1) | EP0251234B1 (ja) |
| JP (1) | JPH0786865B2 (ja) |
| AU (1) | AU597674B2 (ja) |
| CA (1) | CA1286415C (ja) |
| DE (1) | DE3780526T2 (ja) |
| ES (1) | ES2033742T3 (ja) |
| MX (1) | MX168705B (ja) |
| YU (1) | YU121287A (ja) |
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- 1987-06-26 DE DE8787109194T patent/DE3780526T2/de not_active Expired - Lifetime
- 1987-06-26 ES ES198787109194T patent/ES2033742T3/es not_active Expired - Lifetime
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- 1987-06-26 CA CA000540644A patent/CA1286415C/en not_active Expired - Lifetime
- 1987-06-27 JP JP62160815A patent/JPH0786865B2/ja not_active Expired - Lifetime
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