JPS6332309B2 - - Google Patents
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- JPS6332309B2 JPS6332309B2 JP11369180A JP11369180A JPS6332309B2 JP S6332309 B2 JPS6332309 B2 JP S6332309B2 JP 11369180 A JP11369180 A JP 11369180A JP 11369180 A JP11369180 A JP 11369180A JP S6332309 B2 JPS6332309 B2 JP S6332309B2
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- JP
- Japan
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- test
- trunk
- memory
- highway
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Links
- 238000012360 testing method Methods 0.000 claims description 90
- 230000015654 memory Effects 0.000 claims description 41
- 238000010998 test method Methods 0.000 claims description 5
- 238000012544 monitoring process Methods 0.000 description 19
- 238000010586 diagram Methods 0.000 description 8
- 238000012545 processing Methods 0.000 description 7
- 230000004913 activation Effects 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 230000000903 blocking effect Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- LZMSXDHGHZKXJD-VJANTYMQSA-N trypanothione disulfide Chemical compound OC(=O)[C@@H](N)CCC(=O)N[C@H]1CSSC[C@H](NC(=O)CC[C@H](N)C(O)=O)C(=O)NCC(=O)NCCCNCCCCNC(=O)CNC1=O LZMSXDHGHZKXJD-VJANTYMQSA-N 0.000 description 3
- 230000009365 direct transmission Effects 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M3/00—Automatic or semi-automatic exchanges
- H04M3/22—Arrangements for supervision, monitoring or testing
- H04M3/24—Arrangements for supervision, monitoring or testing with provision for checking the normal operation
- H04M3/244—Arrangements for supervision, monitoring or testing with provision for checking the normal operation for multiplex systems
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Monitoring And Testing Of Exchanges (AREA)
Description
【発明の詳細な説明】
本発明は、時分割通話路と接続するデイジタル
入トランクの試験方式の改良に関するものであ
る。
入トランクの試験方式の改良に関するものであ
る。
デイジタル入トランクは、後位局からの起動信
号受信待ち状態で起動受信部であるメモリが破壊
されると、他局からの起動信号が発生しても検出
不可能となり障害が潜在化するので、定期試験が
必要である。
号受信待ち状態で起動受信部であるメモリが破壊
されると、他局からの起動信号が発生しても検出
不可能となり障害が潜在化するので、定期試験が
必要である。
従来、この種のデイジタル入トランク試験は、
他局からの試験呼による、あるいは任意のハイウ
エイの上り下りを指定し、この個別線信号や通話
信号の抽出、ならびに試験信号の挿入を行うデイ
ジタル入回線試験架を使用する方式が知られてい
る。
他局からの試験呼による、あるいは任意のハイウ
エイの上り下りを指定し、この個別線信号や通話
信号の抽出、ならびに試験信号の挿入を行うデイ
ジタル入回線試験架を使用する方式が知られてい
る。
第１図にデイジタル入回線試験架DICLTFを用
いた従来方式の要部ブロツク構成図を示す。複数
のハイウエイHW1〜HWoにデイジタル入回線試
験架DICLTFが接続されている。このデイジタル
入回線試験架DICLTFは、試験ハイウエイ
TSTHWを介して監視試験制御装置STCが接続
されている。また、ハイウエイHW1〜HWoに
は、複数のネツトワークNWAおよびNWBが接
続されている。このネツトワークNWAおよび
NWBには、デイジタル入トランクICTが接続さ
れるとともに保持メモリHMが接続されている。
いた従来方式の要部ブロツク構成図を示す。複数
のハイウエイHW1〜HWoにデイジタル入回線試
験架DICLTFが接続されている。このデイジタル
入回線試験架DICLTFは、試験ハイウエイ
TSTHWを介して監視試験制御装置STCが接続
されている。また、ハイウエイHW1〜HWoに
は、複数のネツトワークNWAおよびNWBが接
続されている。このネツトワークNWAおよび
NWBには、デイジタル入トランクICTが接続さ
れるとともに保持メモリHMが接続されている。
このような構成で、従来方式は、監視試験制御
装置STCより後位局に対して閉塞信号を、自局
に対しては、後位局からの呼を擬似した試験信号
（起動、選択数字、通話）を送出することにより、
デイジタル入トランクICTの機能を試験してい
る。
装置STCより後位局に対して閉塞信号を、自局
に対しては、後位局からの呼を擬似した試験信号
（起動、選択数字、通話）を送出することにより、
デイジタル入トランクICTの機能を試験してい
る。
しかし、この従来の方式によると、ハイウエイ
HW単位（120回線）の閉塞あるいは回線単位の
閉塞処理後に試験を実行するための、閉塞単位を
大きく（HW単位）すれば予閉塞時間（試験準備
時間）が長くなり、試験の迅速性が損われる。ま
た、閉塞単位を小さく（回線単位）すれば第２図
に示すデイジタル入回線試験架DICLTFのブロツ
ク図のごとく、個別線信号や通話信号の挿入、抽
出および制御回路付与のためハードウエア量が増
加する欠点を有する。
HW単位（120回線）の閉塞あるいは回線単位の
閉塞処理後に試験を実行するための、閉塞単位を
大きく（HW単位）すれば予閉塞時間（試験準備
時間）が長くなり、試験の迅速性が損われる。ま
た、閉塞単位を小さく（回線単位）すれば第２図
に示すデイジタル入回線試験架DICLTFのブロツ
ク図のごとく、個別線信号や通話信号の挿入、抽
出および制御回路付与のためハードウエア量が増
加する欠点を有する。
なお、第２図でINFはインターフエース、
REGはレジスタ、SELはセレクタ、SCTLはスレ
ープコントローラ、MCTLはマスターコントロ
ーラ、SPSUは通話路装置（ネツトワーク）をそ
れぞれ示す。
REGはレジスタ、SELはセレクタ、SCTLはスレ
ープコントローラ、MCTLはマスターコントロ
ーラ、SPSUは通話路装置（ネツトワーク）をそ
れぞれ示す。
本発明はこの点を改良するもので、デイジタル
入回線試験架を使用せず通常の呼処理を中断させ
ることなく、しかも回線の閉塞処理を必要とせ
ず、迅速性があり、回路構成が簡単で安価なデイ
ジタル入トランクの試験方式を提供することを目
的とする。
入回線試験架を使用せず通常の呼処理を中断させ
ることなく、しかも回線の閉塞処理を必要とせ
ず、迅速性があり、回路構成が簡単で安価なデイ
ジタル入トランクの試験方式を提供することを目
的とする。
本発明は、被試験回線と対応する被試験メモリ
の情報を移し替えるメモリと、この被試験メモリ
へ試験用個別線信号を送出するための試験用出ト
ランクと、この試験用個別線信号を時分割通話路
（ネツトワーク）へ直接送出するための試験用ハ
イウエイとを含むことを特徴とする。
の情報を移し替えるメモリと、この被試験メモリ
へ試験用個別線信号を送出するための試験用出ト
ランクと、この試験用個別線信号を時分割通話路
（ネツトワーク）へ直接送出するための試験用ハ
イウエイとを含むことを特徴とする。
本発明は、複数回線の出力信号が導かれる複数
のハイウエイと、このハイウエイの接続を行うネ
ツトワークと、このネツトワークに接続されたデ
イジタル入トランクとを備え、上記被試験ハイウ
エイまたは上記被試験回線から試験信号を与えて
上記デイジタル入トランクの試験を行うデイジタ
ル入トランク試験方式において、試験信号を発生
する試験用出トランクと、この試験用出トランク
と上記ネツトワークとを接続する試験用ハイウエ
イと、メモリとを備え、被試験回線に対応する上
記デイジタルトランクの受信部の被試験メモリの
内容を上記メモリに移し替えて、空き状態となつ
た上記被試験メモリへは上記試験用出トランクか
らの試験信号の内容を上記試験用ハイウエイを介
して書込み上記デイジタル入トランクの試験を行
うよう構成した。
のハイウエイと、このハイウエイの接続を行うネ
ツトワークと、このネツトワークに接続されたデ
イジタル入トランクとを備え、上記被試験ハイウ
エイまたは上記被試験回線から試験信号を与えて
上記デイジタル入トランクの試験を行うデイジタ
ル入トランク試験方式において、試験信号を発生
する試験用出トランクと、この試験用出トランク
と上記ネツトワークとを接続する試験用ハイウエ
イと、メモリとを備え、被試験回線に対応する上
記デイジタルトランクの受信部の被試験メモリの
内容を上記メモリに移し替えて、空き状態となつ
た上記被試験メモリへは上記試験用出トランクか
らの試験信号の内容を上記試験用ハイウエイを介
して書込み上記デイジタル入トランクの試験を行
うよう構成した。
本発明の一実施例を図面に基づいて説明する。
第３図は本発明方式の一実施例に使用される要
部ブロツク構成図である。この例は、時分割通話
路で構成されるデイジタル交換局に使用されるデ
イジタル入トランクICTの試験方式を示してい
る。第１図で示した従来例と比較すると、デイジ
タル入回線試験架DICLTFを省き、ネツトワーク
NWAおよびNWBに、試験用ハイウエイ
TSTHWを介して監視試験制御装置STCを接続
したところに特徴がある。
部ブロツク構成図である。この例は、時分割通話
路で構成されるデイジタル交換局に使用されるデ
イジタル入トランクICTの試験方式を示してい
る。第１図で示した従来例と比較すると、デイジ
タル入回線試験架DICLTFを省き、ネツトワーク
NWAおよびNWBに、試験用ハイウエイ
TSTHWを介して監視試験制御装置STCを接続
したところに特徴がある。
他の構成については第１図に示した従来例と同
様であるので説明の繰返しを省く。
様であるので説明の繰返しを省く。
このような回路構成において、本回路の一般的
な動作を説明する。各ハイウエイHW1〜HWoに
は、それぞれ120回線のPCM通話信号と、その個
別線信号が与えられる。デイジタル入トランク
ICTは、上りハイウエイHWからの起動信号等を
監視受信トランクSRTで受信する。また、起動
完了信号等を下りハイウエイHWに監視送出トラ
ンクSSTで送出する。監視受信トランクSRTは、
ネツトワークNWAおよびNWBを介して、ハイ
ウエイHW1〜HWoからの全個別線信号を時分割
に受信する。このネツトワークNWAおよび
NWBはメモリスイツチで構成される時分割通話
路で、図外の制御装置により制御される保持メモ
リHMの出力内容でパスを設定する。
な動作を説明する。各ハイウエイHW1〜HWoに
は、それぞれ120回線のPCM通話信号と、その個
別線信号が与えられる。デイジタル入トランク
ICTは、上りハイウエイHWからの起動信号等を
監視受信トランクSRTで受信する。また、起動
完了信号等を下りハイウエイHWに監視送出トラ
ンクSSTで送出する。監視受信トランクSRTは、
ネツトワークNWAおよびNWBを介して、ハイ
ウエイHW1〜HWoからの全個別線信号を時分割
に受信する。このネツトワークNWAおよび
NWBはメモリスイツチで構成される時分割通話
路で、図外の制御装置により制御される保持メモ
リHMの出力内容でパスを設定する。
第４図および第５図は第３図の要部詳細図であ
る。第４図はデイジタル入トランクICT試験実行
前の処理状態を示し、第５図はデイジタル入トラ
ンクICTの試験実行状態を示す。第４図および第
５図において、監視試験制御装置STCの監視用
出トランクSSTおよび試験用出トランクTSSTの
出力が、メモリスイツチMSWを介して、試験用
ハイウエイTSTHWに導かれている。また、デ
イジタル入トランクICT内の監視受信トランク
SRTは、直並列変換装置からの信号を一時記憶
するバツフアＢと、これに接続された３段の一次
メモリM1〜M3と、これらの読出内容が導かれる
多数決保護回路Ａと、この出力が導かれた二次メ
モリMEMとで構成されている。第４図および第
５図で、SIGは各ハイウエイHW1〜HWoからの
個別線信号、STCSIGは監視個別信号、TSTSIG
は試験用個別信号、Ｊはジヤンクタをそれぞれ示
す。
る。第４図はデイジタル入トランクICT試験実行
前の処理状態を示し、第５図はデイジタル入トラ
ンクICTの試験実行状態を示す。第４図および第
５図において、監視試験制御装置STCの監視用
出トランクSSTおよび試験用出トランクTSSTの
出力が、メモリスイツチMSWを介して、試験用
ハイウエイTSTHWに導かれている。また、デ
イジタル入トランクICT内の監視受信トランク
SRTは、直並列変換装置からの信号を一時記憶
するバツフアＢと、これに接続された３段の一次
メモリM1〜M3と、これらの読出内容が導かれる
多数決保護回路Ａと、この出力が導かれた二次メ
モリMEMとで構成されている。第４図および第
５図で、SIGは各ハイウエイHW1〜HWoからの
個別線信号、STCSIGは監視個別信号、TSTSIG
は試験用個別信号、Ｊはジヤンクタをそれぞれ示
す。
このような構成で、本発明の特徴ある動作を説
明する。まず、第４図を用いてデイジタル入トラ
ンクICTの試験実行前の回路動作を説明する。各
ハイウエイHW1〜HWoの各個別線信号SIGは、
保持メモリHMの指示によりネツトワーク
NWA、ジヤンクタＪ、ネツトワークNWBのメ
モリスイツチMSWを通り、デイジタル入トラン
クICTの監視受信トランクSRTへ時分割で送出
される。この各個別線信号SIGは１フレーム単位
に後位局から送られてくる監視信号情報（起動、
…切断）である。監視受信トランクSRTに送出
された個別線信号SIGは、保持メモリHMで指定
された情報に基づく順序で受信される。この１フ
レーム分の個別線信号SIG情報は、監視受信トラ
ンクSRTの一次メモリM1の各ハイウエイHW1〜
HWoに対応したエリアに書込まれる。さらに、
次のフレーム分の個別線信号SIGの受信により、
前個別線信号SIG情報は、一次メモリM2に書込
まれ、新しいフレームの個別線信号SIG情報は一
次メモリM1に書込まれる。このようにして監視
受信トランクSRT内の一次メモリM1〜M3の多数
決論理が施され、その結果となる個別線信号SIG
情報は、二次メモリMEMに書込まれる。この二
次メモリMEMの書込みによる状態変化（例えば
「１」→「０」）により後位局からの起動信号受信
を確認する。この状態変化は図示していない制御
装置からのセンサーにより検出され、制御装置は
この情報に基づき呼処理を進行させる。
明する。まず、第４図を用いてデイジタル入トラ
ンクICTの試験実行前の回路動作を説明する。各
ハイウエイHW1〜HWoの各個別線信号SIGは、
保持メモリHMの指示によりネツトワーク
NWA、ジヤンクタＪ、ネツトワークNWBのメ
モリスイツチMSWを通り、デイジタル入トラン
クICTの監視受信トランクSRTへ時分割で送出
される。この各個別線信号SIGは１フレーム単位
に後位局から送られてくる監視信号情報（起動、
…切断）である。監視受信トランクSRTに送出
された個別線信号SIGは、保持メモリHMで指定
された情報に基づく順序で受信される。この１フ
レーム分の個別線信号SIG情報は、監視受信トラ
ンクSRTの一次メモリM1の各ハイウエイHW1〜
HWoに対応したエリアに書込まれる。さらに、
次のフレーム分の個別線信号SIGの受信により、
前個別線信号SIG情報は、一次メモリM2に書込
まれ、新しいフレームの個別線信号SIG情報は一
次メモリM1に書込まれる。このようにして監視
受信トランクSRT内の一次メモリM1〜M3の多数
決論理が施され、その結果となる個別線信号SIG
情報は、二次メモリMEMに書込まれる。この二
次メモリMEMの書込みによる状態変化（例えば
「１」→「０」）により後位局からの起動信号受信
を確認する。この状態変化は図示していない制御
装置からのセンサーにより検出され、制御装置は
この情報に基づき呼処理を進行させる。
次に第５図を用いて、デイジタル入トランク
ICT試験動作について説明する。この例ではｍ番
目のハイウエイHWnの１回線あるいは全回線
（120回線）を試験する場合について説明する。タ
イプライタまたはCRTから試験種別、ハイウエ
イナンバー、回線ナンバーからなるコマンドを投
入する。これにより、図外の制御装置は監視受信
トランクSRTでのハイウエイHWnの個別線信号
SIG配列を変更するよう保持メモリHMを制御す
る。ここで、監視受信トランクSRTでの個別線
信号SIG配列を変更することは、監視受信トラン
クSRTの一次メモリM1〜M3の書込み位置を変更
することを意味する。上記操作により、ハイウエ
イHWnの個別線信号HWnSIGは監視受信トラン
クSRTのSBYメモリに書込まれ、ハイウエイ
HWnの呼処理は続行される。したがつて、試験
実行前のハイウエイHWnの被試験メモリは空と
なる。この状態で、監視試験制御装置STCの試
験用出トランクTSSTより試験用個別線信号
TSTSIGを試験専用ハイウエイTSTHWを介し
てネツトワークNWAへ送出し、この試験用個別
線信号TSTSIGを被試験メモリに書込むことに
より、ハイウエイHWnのデイジタル入トランク
ICT機能を確認することができる。
ICT試験動作について説明する。この例ではｍ番
目のハイウエイHWnの１回線あるいは全回線
（120回線）を試験する場合について説明する。タ
イプライタまたはCRTから試験種別、ハイウエ
イナンバー、回線ナンバーからなるコマンドを投
入する。これにより、図外の制御装置は監視受信
トランクSRTでのハイウエイHWnの個別線信号
SIG配列を変更するよう保持メモリHMを制御す
る。ここで、監視受信トランクSRTでの個別線
信号SIG配列を変更することは、監視受信トラン
クSRTの一次メモリM1〜M3の書込み位置を変更
することを意味する。上記操作により、ハイウエ
イHWnの個別線信号HWnSIGは監視受信トラン
クSRTのSBYメモリに書込まれ、ハイウエイ
HWnの呼処理は続行される。したがつて、試験
実行前のハイウエイHWnの被試験メモリは空と
なる。この状態で、監視試験制御装置STCの試
験用出トランクTSSTより試験用個別線信号
TSTSIGを試験専用ハイウエイTSTHWを介し
てネツトワークNWAへ送出し、この試験用個別
線信号TSTSIGを被試験メモリに書込むことに
より、ハイウエイHWnのデイジタル入トランク
ICT機能を確認することができる。
なお、試験用個別信号TSTSIGは図外の監視
試験制御装置STCの試験制御回路により任意の
信号パターンを送出できる。また、上記例はあら
かじめ設けた空きメモリSBYメモリを使用した
例を示したが、空き状態のメモリを任意に使用し
てもよい。
試験制御装置STCの試験制御回路により任意の
信号パターンを送出できる。また、上記例はあら
かじめ設けた空きメモリSBYメモリを使用した
例を示したが、空き状態のメモリを任意に使用し
てもよい。
本発明は以上説明したように、デイジタル入ト
ランク試験時には、被試験回線に対応するデイジ
タル入トランクの受信部の被試験メモリの内容を
デイジタル入トランクの受信部に設けた空きメモ
リに書込み、被試験メモリを空き状態とし、この
被試験メモリに試験用出トランクからの試験信号
の内容を試験用ハイウエイを介して書込むことと
した。したがつて、デイジタル入トランク試験時
に、通常の呼処理を中断させることがない。しか
も、回線の閉塞処理を必要としないため、デイジ
タル入トランクの試験を迅速に行うことができ
る。さらに、デイジタル入回線試験架を必要とし
ないので回路構成が複雑とならず、しかも安価と
なる等の効果を有する。
ランク試験時には、被試験回線に対応するデイジ
タル入トランクの受信部の被試験メモリの内容を
デイジタル入トランクの受信部に設けた空きメモ
リに書込み、被試験メモリを空き状態とし、この
被試験メモリに試験用出トランクからの試験信号
の内容を試験用ハイウエイを介して書込むことと
した。したがつて、デイジタル入トランク試験時
に、通常の呼処理を中断させることがない。しか
も、回線の閉塞処理を必要としないため、デイジ
タル入トランクの試験を迅速に行うことができ
る。さらに、デイジタル入回線試験架を必要とし
ないので回路構成が複雑とならず、しかも安価と
なる等の効果を有する。
第１図は従来例方式に使用されるシステムの要
部ブロツク構成図。第２図は上記例のデイジタル
入回線試験架の要部ブロツク構成図。第３図は本
発明一実施例方式に使用されるシステム要部ブロ
ツク構成図。第４図は上記例の試験実行前の状態
を示す詳細図。第５図は上記例の試験状態を示す
詳細図。 HW1〜HWo……ハイウエイ、STC……監視試
験制御装置、TSST……試験用出トランク、M1
〜M3……一次メモリ、MEM……二次メモリ、
SBY……空きメモリ。
部ブロツク構成図。第２図は上記例のデイジタル
入回線試験架の要部ブロツク構成図。第３図は本
発明一実施例方式に使用されるシステム要部ブロ
ツク構成図。第４図は上記例の試験実行前の状態
を示す詳細図。第５図は上記例の試験状態を示す
詳細図。 HW1〜HWo……ハイウエイ、STC……監視試
験制御装置、TSST……試験用出トランク、M1
〜M3……一次メモリ、MEM……二次メモリ、
SBY……空きメモリ。
Claims (1)
- 【特許請求の範囲】 １ 複数回線の出力信号が導かれる複数のハイウ
エイと、 このハイウエイの接続を行うネツトワークと、 このネツトワークに接続されたデイジタル入ト
ランクとを備え、 上記被試験ハイウエイまたは上記被試験回線か
ら試験信号を与えて上記デイジタル入トランクの
試験を行うデイジタル入トランク試験方式におい
て、 試験信号を発生する試験用出トランクと、 この試験用出トランクと上記ネツトワークとを
接続する試験用ハイウエイと、 空きメモリと、 被試験回線に対応する上記デイジタル入トラン
クの受信部の被試験メモリの内容を上記空きメモ
リに移し替え、空き状態となつた上記被試験メモ
リには上記試験用出トランクからの試験信号の内
容を上記試験用ハイウエイを介して書込む手段と を備えたことを特徴とするデイジタル入トランク
試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11369180A JPS5738048A (en) | 1980-08-18 | 1980-08-18 | Digital incoming trunk test system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11369180A JPS5738048A (en) | 1980-08-18 | 1980-08-18 | Digital incoming trunk test system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5738048A JPS5738048A (en) | 1982-03-02 |
| JPS6332309B2 true JPS6332309B2 (ja) | 1988-06-29 |
Family
ID=14618735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11369180A Granted JPS5738048A (en) | 1980-08-18 | 1980-08-18 | Digital incoming trunk test system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5738048A (ja) |
-
1980
- 1980-08-18 JP JP11369180A patent/JPS5738048A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5738048A (en) | 1982-03-02 |
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