JPS63316577A - 電荷転送装置 - Google Patents
電荷転送装置Info
- Publication number
- JPS63316577A JPS63316577A JP62152630A JP15263087A JPS63316577A JP S63316577 A JPS63316577 A JP S63316577A JP 62152630 A JP62152630 A JP 62152630A JP 15263087 A JP15263087 A JP 15263087A JP S63316577 A JPS63316577 A JP S63316577A
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- 238000009825 accumulation Methods 0.000 claims abstract description 12
- 230000007704 transition Effects 0.000 abstract 2
- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 5
- 239000000758 substrate Substances 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 235000002597 Solanum melongena Nutrition 0.000 description 1
- 244000061458 Solanum melongena Species 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- Solid State Image Pick-Up Elements (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ＣｌＣＤ （チャージ・カップルド・デバイ
ス）イメージセンサに関する。
ス）イメージセンサに関する。
本発明は、ＣＣＤイメージセンサにおてい、転送レジス
タ部における最終ビット転送部のポテンシャルが転送状
態から蓄積状態に移る時間をその前段ビット転送部のポ
テンシャルが蓄積状態から転送状態に移る時間よりも早
くするように構成することによって、最終ビット転送部
のダイナミックレンジを大幅に増大できるようにしたも
のである。
タ部における最終ビット転送部のポテンシャルが転送状
態から蓄積状態に移る時間をその前段ビット転送部のポ
テンシャルが蓄積状態から転送状態に移る時間よりも早
くするように構成することによって、最終ビット転送部
のダイナミックレンジを大幅に増大できるようにしたも
のである。
ＣＣＤイメージセンサにおいて、２相駆動の水平転送レ
ジスタ部は第４図に示すように構成されている。即ち、
例えばシリコン半導体基板ｆｉｌ上に絶縁膜（２）を介
して複数の転送電極（３）が転送方向に配列形成され、
隣り合う電極（３）同士が接続されてトランスファ部と
ストレージ部からなる複数ビットの電荷転送部（４）（
（４ｚ）、 （４２）、 （４３）・・・・〕が形
成され、一方及び他方の１つ置きの転送部（４）の電極
（３）が夫々共通接続されて夫々に第５図で示す同一波
形のクロック電圧φＨ１及びψＨ２が与えられ、このク
ロック電圧φＨ１及びφ）２で駆動するようになされる
。最終ビットの転送部（４１）の後段には、基板（１）
上に絶縁膜（２）を介してゲート電極（５）を形成して
なる。水平読み出しゲート部（６）が形成される。
ジスタ部は第４図に示すように構成されている。即ち、
例えばシリコン半導体基板ｆｉｌ上に絶縁膜（２）を介
して複数の転送電極（３）が転送方向に配列形成され、
隣り合う電極（３）同士が接続されてトランスファ部と
ストレージ部からなる複数ビットの電荷転送部（４）（
（４ｚ）、 （４２）、 （４３）・・・・〕が形
成され、一方及び他方の１つ置きの転送部（４）の電極
（３）が夫々共通接続されて夫々に第５図で示す同一波
形のクロック電圧φＨ１及びψＨ２が与えられ、このク
ロック電圧φＨ１及びφ）２で駆動するようになされる
。最終ビットの転送部（４１）の後段には、基板（１）
上に絶縁膜（２）を介してゲート電極（５）を形成して
なる。水平読み出しゲート部（６）が形成される。
ところで、水平転送レジスタ部において、最終ビットの
転送部（４１）のダイナミックレンジは、他のビットの
転送部（４２） 、 （４３） 、・・・・と異なり
、読み出しゲート部（６）のポテンシャルと最終ビット
転送部（４１）におけるストレージ部のポテンシャル差
で決まる。このため、従来では、前段ビット転送部（４
２）から最終ビット転送部（４１）への転送時に最終ビ
ット転送部（４１）が立ち上り切らないうちに（第６図
のポテンシャル図において一点鎖線（７）で示す状態）
前段ビット転送部（４２）から大きな信号電荷（８）が
転送されると、転送部（４１）で蓄積し切れない電荷（
８′）が読み出しゲート部（６）を越えて出てしまう。
転送部（４１）のダイナミックレンジは、他のビットの
転送部（４２） 、 （４３） 、・・・・と異なり
、読み出しゲート部（６）のポテンシャルと最終ビット
転送部（４１）におけるストレージ部のポテンシャル差
で決まる。このため、従来では、前段ビット転送部（４
２）から最終ビット転送部（４１）への転送時に最終ビ
ット転送部（４１）が立ち上り切らないうちに（第６図
のポテンシャル図において一点鎖線（７）で示す状態）
前段ビット転送部（４２）から大きな信号電荷（８）が
転送されると、転送部（４１）で蓄積し切れない電荷（
８′）が読み出しゲート部（６）を越えて出てしまう。
即ち最終ビットを転送部（４１）では原理的に得られる
ダイナミックレンジより小さな信号電荷しか蓄積できな
くなる。また、近年低電圧電源化の傾向に伴い、水平転
送りロック電圧の振幅が小さくなってきたために、最終
ビット転送部（４１）のダイナミックレンジが不足する
ようになってきた。
ダイナミックレンジより小さな信号電荷しか蓄積できな
くなる。また、近年低電圧電源化の傾向に伴い、水平転
送りロック電圧の振幅が小さくなってきたために、最終
ビット転送部（４１）のダイナミックレンジが不足する
ようになってきた。
最終ビット転送部のダイナミックレンジを上げる方法と
しては（ｉ）水平クロック電圧の振幅を上げる方法、（
ｉｉ）最終ビット転送部のストレージ部のチャンネル長
及びチャンネル幅を拡げる方法が考えられる。しかし、
（ｉ）の方法は水平クロック電圧の必要最小振幅を小さ
くしたいという目標に反する。又（ｉｉ ）の方法は最
終ビット転送部（４１）から読み出しゲート部（６）へ
の転送が劣化するために、水平クロック電圧のバイアス
を負側にもっていってポテンシャルを浅くする必要があ
るが、ポテンシャルが浅くなるとダイナミックレンジが
小さくなるという相矛盾することが生ずる。
しては（ｉ）水平クロック電圧の振幅を上げる方法、（
ｉｉ）最終ビット転送部のストレージ部のチャンネル長
及びチャンネル幅を拡げる方法が考えられる。しかし、
（ｉ）の方法は水平クロック電圧の必要最小振幅を小さ
くしたいという目標に反する。又（ｉｉ ）の方法は最
終ビット転送部（４１）から読み出しゲート部（６）へ
の転送が劣化するために、水平クロック電圧のバイアス
を負側にもっていってポテンシャルを浅くする必要があ
るが、ポテンシャルが浅くなるとダイナミックレンジが
小さくなるという相矛盾することが生ずる。
本発明は、上述の点に鑑み、クロック電圧の振幅を上げ
ることなく、或いは最終ビット転送部のストレージ部の
チャンネル長及びチャンネル幅を拡げることなく最終ビ
ット転送部のダイナミックレンジを増加させることがで
きるＣＣＤイメージセンサを提供するものである。
ることなく、或いは最終ビット転送部のストレージ部の
チャンネル長及びチャンネル幅を拡げることなく最終ビ
ット転送部のダイナミックレンジを増加させることがで
きるＣＣＤイメージセンサを提供するものである。
本発明は、ＣＣＤイメージセンサの転送レジスタ部にお
いて、最終ビット転送部（４１）のポテンシャルが転送
状態から蓄積状態に移る時間を、最終ビットの前段ビッ
ト転送部（４２）のポテンシャルが蓄積状態から転送状
態に移る時間よりも早くするように成す。
いて、最終ビット転送部（４１）のポテンシャルが転送
状態から蓄積状態に移る時間を、最終ビットの前段ビッ
ト転送部（４２）のポテンシャルが蓄積状態から転送状
態に移る時間よりも早くするように成す。
即ち、例えば電子を信号電荷とする場合には最終ビット
転送部（４１）に、前段ビット転送部（４２）に与える
クロック電圧の立ち上りより相対的に立ち上りの早いク
ロック電圧与えて駆動する。又、例えばホールを信号電
荷とする場合には最終ビット転送部（４１）に、前段ビ
ット転送部（４２）に与えるクロック電圧の立ち上りよ
り相対的に立ち下りの早いクロック電圧を与えて駆動す
る。
転送部（４１）に、前段ビット転送部（４２）に与える
クロック電圧の立ち上りより相対的に立ち上りの早いク
ロック電圧与えて駆動する。又、例えばホールを信号電
荷とする場合には最終ビット転送部（４１）に、前段ビ
ット転送部（４２）に与えるクロック電圧の立ち上りよ
り相対的に立ち下りの早いクロック電圧を与えて駆動す
る。
最終ビット転送部（４１）のポテンシャルが転送状態か
ら蓄積状態に移る時間を、前段ビット転送部（４２）の
ポテンシャルが蓄積状態から転送状態に移る時間より早
くすることにより、前段ビット転送部（４２）から最終
ビット転送部（４１）への信号電荷の転送時に、最終ビ
ット転送部（４１）に蓄積されるべき信号電荷が読み出
しゲート部（６）を越えて出てゆく現象が少なくなり、
結果的に最終ビット転送部のダイナミックレンジが増大
する。
ら蓄積状態に移る時間を、前段ビット転送部（４２）の
ポテンシャルが蓄積状態から転送状態に移る時間より早
くすることにより、前段ビット転送部（４２）から最終
ビット転送部（４１）への信号電荷の転送時に、最終ビ
ット転送部（４１）に蓄積されるべき信号電荷が読み出
しゲート部（６）を越えて出てゆく現象が少なくなり、
結果的に最終ビット転送部のダイナミックレンジが増大
する。
以下、第１図及び第２図を用いて本発明によるＣＣＤイ
メージセンサの一例を説明する。
メージセンサの一例を説明する。
第１図はＣＣＤイメージセンサにおける２相駆動の水平
転送レジスタ一部を示すもので、第４図と同様に、例え
ばシリコン半導体基板（１）上に絶縁膜（２）を介して
複数の転送電極（３）が転送方向に配列形成され、隣り
合う電極（３）同士が接続されてトランスファ部とスト
レージ部からなる複数ビットの電荷転送部（４）（（４
１）、 （４２）、 （４３）・・・・〕が形成さ
れ、一方の一つ置きの転送部（４，＋）。
転送レジスタ一部を示すもので、第４図と同様に、例え
ばシリコン半導体基板（１）上に絶縁膜（２）を介して
複数の転送電極（３）が転送方向に配列形成され、隣り
合う電極（３）同士が接続されてトランスファ部とスト
レージ部からなる複数ビットの電荷転送部（４）（（４
１）、 （４２）、 （４３）・・・・〕が形成さ
れ、一方の一つ置きの転送部（４，＋）。
（４３） 、 （４ｓ ）・・・・の電極（３）及び
他方の一つ置きの転送部（４２） 、 （４４） 、
（４Ｂ ）・・・・の電極（３）が夫々共通接続さ
れて夫々端子ｔ１及びｔ２が導出される。最終ビットの
転送部（４１）の後段には基板（１）上に絶縁膜（２）
を介してゲート電極（５）を形成してなる水平読み出し
ゲート部（６）が設けられる。
他方の一つ置きの転送部（４２） 、 （４４） 、
（４Ｂ ）・・・・の電極（３）が夫々共通接続さ
れて夫々端子ｔ１及びｔ２が導出される。最終ビットの
転送部（４１）の後段には基板（１）上に絶縁膜（２）
を介してゲート電極（５）を形成してなる水平読み出し
ゲート部（６）が設けられる。
しかして、本例においては、端子ｔ１と最終ビット転送
部（４１）の電極（３）の接続中点とその他の一方の一
つ置きのビットの転送部（４３）。
部（４１）の電極（３）の接続中点とその他の一方の一
つ置きのビットの転送部（４３）。
（４５）・・・・の電極（３）の共通接続点間に直列抵
抗Ｒ５０を介挿して端子ｔ１にクロック電圧φＨ１を与
え、端子ｔ２と他方の一つ置きのビットの転送部（４２
） 、 （４４） 、 （４Ｇ ）・・・・の電極
（３）の共通接続点間に直列抵抗Ｒ３２を全挿入して端
子ｔ２にクロック電圧φＨ２を与える。即ち、電子を信
号電荷とする場合、最終ビ・７ト転送部（４１）の電極
（３）には第２図Ａに示すように立ち上り及び立ち下り
の早いクロック電圧φＨ１を与え、その他の一方の１つ
置きの各転送部（４３） 、 （４５）・・・・の電
極（３）には第２図Ｂに示すように直列抵抗ＲＳｉによ
りある程度波形がなまったφＨ１より立ち上り及び立ち
下りの遅いクロック電圧φｏｒを与える。また、他方の
一つ置きの各転送部（４２）、 （４４）、。
抗Ｒ５０を介挿して端子ｔ１にクロック電圧φＨ１を与
え、端子ｔ２と他方の一つ置きのビットの転送部（４２
） 、 （４４） 、 （４Ｇ ）・・・・の電極
（３）の共通接続点間に直列抵抗Ｒ３２を全挿入して端
子ｔ２にクロック電圧φＨ２を与える。即ち、電子を信
号電荷とする場合、最終ビ・７ト転送部（４１）の電極
（３）には第２図Ａに示すように立ち上り及び立ち下り
の早いクロック電圧φＨ１を与え、その他の一方の１つ
置きの各転送部（４３） 、 （４５）・・・・の電
極（３）には第２図Ｂに示すように直列抵抗ＲＳｉによ
りある程度波形がなまったφＨ１より立ち上り及び立ち
下りの遅いクロック電圧φｏｒを与える。また、他方の
一つ置きの各転送部（４２）、 （４４）、。
（４６）の電極（３）には第２図Ｃに示すように同様に
直列抵抗Ｒ８２によりあの程度波形がなまったφＨ１の
立ち上り及び立ち下りより立ち下り及び立ち上りの遅い
クロック電圧φＨ４を与えるようになす。
直列抵抗Ｒ８２によりあの程度波形がなまったφＨ１の
立ち上り及び立ち下りより立ち下り及び立ち上りの遅い
クロック電圧φＨ４を与えるようになす。
ここで、直列抵抗Ｒ３１及びＲＳ２は電極容量（基板（
１１と電極（３）間の容量、端子ｔ１に接続された電極
と端子ｔ２に接続されて電極間の容量）、水平シフトレ
ジスタ部の転送効率などにより変わるが、例えば１００
前後が良好である。
１１と電極（３）間の容量、端子ｔ１に接続された電極
と端子ｔ２に接続されて電極間の容量）、水平シフトレ
ジスタ部の転送効率などにより変わるが、例えば１００
前後が良好である。
かかる構成によれば、前段ビット転送部（４２）から最
終ビット転送部（４１）へ信号電荷を転送するとき、最
終ビット転送部（４１）に与えられるクロック電圧φ旧
の立ち上りが前段ビット転送部（４２）に与えられるク
ロック電圧φＭ４の立ち下りより早いために、最終ビッ
ト転送部（４１）に蓄積されるべき最終ビット転送部で
のポテンシャルが転送状態から蓄積状に早く移り、従っ
て、信号電荷が読み出しゲート部（６）を超えて出てゆ
きダイナミックレンジが取れなくなる現象が少なくなる
。
終ビット転送部（４１）へ信号電荷を転送するとき、最
終ビット転送部（４１）に与えられるクロック電圧φ旧
の立ち上りが前段ビット転送部（４２）に与えられるク
ロック電圧φＭ４の立ち下りより早いために、最終ビッ
ト転送部（４１）に蓄積されるべき最終ビット転送部で
のポテンシャルが転送状態から蓄積状に早く移り、従っ
て、信号電荷が読み出しゲート部（６）を超えて出てゆ
きダイナミックレンジが取れなくなる現象が少なくなる
。
即ち、クロック電圧の振幅を大きくしたり、或いは最終
ビット転送部（４１）のストレージ部のチャンネル長及
びチャンネル幅を拡げることなく、最終ビットの転送部
のダイナミックレンジを増大することができる。
ビット転送部（４１）のストレージ部のチャンネル長及
びチャンネル幅を拡げることなく、最終ビットの転送部
のダイナミックレンジを増大することができる。
また本例では最終ビットの電極以外の他の電極には直列
抵抗ＲＳ１及びＲ５２を入れることにより、転送部（４
２）、 （４４）、 （４６）・・・・の電極及び
転送部（４３）、 （４５）、 （４，ｖ）・・・
・の電極の負荷を同じにすることができる。
抵抗ＲＳ１及びＲ５２を入れることにより、転送部（４
２）、 （４４）、 （４６）・・・・の電極及び
転送部（４３）、 （４５）、 （４，ｖ）・・・
・の電極の負荷を同じにすることができる。
第３図は本発明の他の例を示すもので、この例では前段
ビット転送部（４２）の電極（３）にのみ抵抗ＲＳ２を
入れ、この前段ビット転送部（４２）に与えるクロック
電圧φＨ２の立ち下りを最終ビット転送部（４１）に与
えるクロック電圧φ旧の立ち上りより相対的に遅くする
ように構成する。この構成においても上例と同様に最終
ビット転送部のダイナミックレンジを増すことが可能で
ある。尚、上例では電子を信号電荷とするＣＯＤイメー
ジセンサに適用したが、ホールを信号電荷とするＣＯＤ
イメージセンサにも適用できる。この場合にはクロック
電圧が立ち下るときに転送部のポテンシャルが蓄積状態
となるもので、クロック電圧は、第２図と位相が逆にな
り、従って最終ビット転送部（４１）には前段ビット転
送部（４２）に与えるクロック電圧の立ち上りより相対
的に立ち下りの早いクロック電圧を与えるようになす。
ビット転送部（４２）の電極（３）にのみ抵抗ＲＳ２を
入れ、この前段ビット転送部（４２）に与えるクロック
電圧φＨ２の立ち下りを最終ビット転送部（４１）に与
えるクロック電圧φ旧の立ち上りより相対的に遅くする
ように構成する。この構成においても上例と同様に最終
ビット転送部のダイナミックレンジを増すことが可能で
ある。尚、上例では電子を信号電荷とするＣＯＤイメー
ジセンサに適用したが、ホールを信号電荷とするＣＯＤ
イメージセンサにも適用できる。この場合にはクロック
電圧が立ち下るときに転送部のポテンシャルが蓄積状態
となるもので、クロック電圧は、第２図と位相が逆にな
り、従って最終ビット転送部（４１）には前段ビット転
送部（４２）に与えるクロック電圧の立ち上りより相対
的に立ち下りの早いクロック電圧を与えるようになす。
従って低電圧電源化の傾向にともなって水平レジスタ部
に与えるクロック電圧の振幅を小さくするようにしたＣ
ＯＤイメージセンサに適用して好適である。
に与えるクロック電圧の振幅を小さくするようにしたＣ
ＯＤイメージセンサに適用して好適である。
本発明によれば、転送レジスタ部において、最終ビット
転送部のポテンシャルが転送状態から蓄積状態に移る時
間を、前段ビット転送部のポテンシャルが蓄積状態から
転送状態に移る時間より早くなるように構成することに
より、クロック電圧の振幅を大きくしたり、或いは最終
ビット転送部のストレージ部のチャンネル長及びチャン
ネル幅を拡げることなく、最終ビット転送部のダイナミ
ックレンジを大幅に増大することができる。
転送部のポテンシャルが転送状態から蓄積状態に移る時
間を、前段ビット転送部のポテンシャルが蓄積状態から
転送状態に移る時間より早くなるように構成することに
より、クロック電圧の振幅を大きくしたり、或いは最終
ビット転送部のストレージ部のチャンネル長及びチャン
ネル幅を拡げることなく、最終ビット転送部のダイナミ
ックレンジを大幅に増大することができる。
第１図は本発明によるＣＣＤイメージセンサの水平転送
レジスタ部の例を示す構成図、第２図Ａ〜Ｃは本発明に
係るクロック電圧波形図、第３図は本発明の他の例を示
す構成図、第４図及び第５図は従来ＣＣＤイメージセン
サの水平転送レジスタ部の構成図及びそのクロック電圧
波形図、第６図は従来例の説明に供するポテンシャル図
である。 （１）は半導体基板、（２）は絶縁膜、（３）は転送電
極、（４１（（４１）、 （４２）、 （ｔ３）・
・・・〕は転送部、Ｒ５□、Ｒ８２は抵抗である。
レジスタ部の例を示す構成図、第２図Ａ〜Ｃは本発明に
係るクロック電圧波形図、第３図は本発明の他の例を示
す構成図、第４図及び第５図は従来ＣＣＤイメージセン
サの水平転送レジスタ部の構成図及びそのクロック電圧
波形図、第６図は従来例の説明に供するポテンシャル図
である。 （１）は半導体基板、（２）は絶縁膜、（３）は転送電
極、（４１（（４１）、 （４２）、 （ｔ３）・
・・・〕は転送部、Ｒ５□、Ｒ８２は抵抗である。
Claims (1)
- 【特許請求の範囲】 転送レジスタ部において、 最終ビット転送部のポテンシャルが転送状態から蓄積状
態に移る時間を、 前記最終ビットの前段ビット転送部のポテンシャルが蓄
積状態から転送状態に移る時間よりも早くして成ること
を特徴とするＣＣＤイメージセンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152630A JP2570296B2 (ja) | 1987-06-19 | 1987-06-19 | 電荷転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62152630A JP2570296B2 (ja) | 1987-06-19 | 1987-06-19 | 電荷転送装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63316577A true JPS63316577A (ja) | 1988-12-23 |
| JP2570296B2 JP2570296B2 (ja) | 1997-01-08 |
Family
ID=15544586
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62152630A Expired - Lifetime JP2570296B2 (ja) | 1987-06-19 | 1987-06-19 | 電荷転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2570296B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04352578A (ja) * | 1991-05-30 | 1992-12-07 | Sanyo Electric Co Ltd | 電荷転送素子 |
| CN100426848C (zh) * | 2005-02-24 | 2008-10-15 | 美格纳半导体有限会社 | 用于减少分配噪声的cmos图像传感器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58103172A (ja) * | 1981-12-16 | 1983-06-20 | Nec Corp | 電荷転送装置 |
| JPS6243172A (ja) * | 1985-08-20 | 1987-02-25 | Sanyo Electric Co Ltd | Ｃｃｄシフトレジスタ装置 |
-
1987
- 1987-06-19 JP JP62152630A patent/JP2570296B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58103172A (ja) * | 1981-12-16 | 1983-06-20 | Nec Corp | 電荷転送装置 |
| JPS6243172A (ja) * | 1985-08-20 | 1987-02-25 | Sanyo Electric Co Ltd | Ｃｃｄシフトレジスタ装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04352578A (ja) * | 1991-05-30 | 1992-12-07 | Sanyo Electric Co Ltd | 電荷転送素子 |
| CN100426848C (zh) * | 2005-02-24 | 2008-10-15 | 美格纳半导体有限会社 | 用于减少分配噪声的cmos图像传感器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2570296B2 (ja) | 1997-01-08 |
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| JP3259573B2 (ja) | 電荷転送装置及びその駆動方法 | |
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