JPS63316167A - 並列処理システム及びその方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ｅ産業上の利用分野］ 本発明は画像等の空間的に関連のあるデータアレイを、
コンピュータ等のプログラム可能な要素の大きなアレイ
を用いて処理及び解析するシステム及び方法に関するも
のである。

［従来の技術］ 従来、簡単なビットシリアルプロセッサの大きなアレイ
を採用しているシステムが多数提案されている。上記ビ
ットシリアルプロセッサの各々はセントラルコントロー
ラからいつでも同じインストラクションを受ける。この
ようなタイプのシステムは「シングル　インストラクシ
ョン　マルチプル　データ（ＳＩＨＤ）　Ｊパラレルプ
ロセッサと呼ばれている。

１つのプロセッサから他のプロセッサへデータを通信す
る方法はいくつかある０例えばに、Ｅ。

８ａｊｃｈｅｒ　　”デザイン　オン　ア　マッシイブ
リイ　パラレル　プロセッサ°’ＩＥ［Ｅトランスアク
ションズ　オン　コンピューターズ　１９８０．９月号
Ｐ、　８３０〜Ｐ、　８４０に書かれているマッシ・イ
ブリイ　パラレル　プロセッサ（塊状並列処理装置）は
、１２８ｘ１２８プロセツサのアレイを有しており、画
像処理は重要な応用例となっている。

ネイバーフッドオペレーション（近隣演算）を必要とす
る命令（インストラクション）が実行されるとき、デー
タは隣り合っているプロセンシングエレメント同志の間
で通信される。１０２４Ｘ１０２４よりも大きいディメ
ンジョンのイメージデータアレイは希ではない。この大
きさのプロセッサアレイは経済的には不可能であるので
、アレイをより小さいデータアレイのサイズに分けなけ
ればならない。その時にプロセッサアレイのサイズに等
しいサイズにする。

この曲にも異なる３１８０プロセツサがある。しかし、
それも又通常はプロセッサアレイよりも大きなデータア
レイであるという問題がある。

通常これらのシステムにおいては、プロセッサに付随さ
れるメモリは全て全イメージを保持するのに大きい訳で
はない、（それは中間的な計算結果のための補助メモリ
容量を有してはいる６）［発明が解決しようとする課Ｂ
］ 従って、大きな補助メモリが必要になる。そして機構は
計算効率を保持するために、小さなサブアレイセグメン
トの入力及び出力を高速で処理できなければならない。

もし十分なメモリが各プロセッサに与えられ、プロセッ
サの集団に付随されるメモリの総和がイメージデータの
大きなアレイの全てを収容できるとしても、ネイバーフ
ッドオペレーションが行われるとき、種々のサブアレイ
の間でのデータ通信の問題が残る。

インストラクション・クロ・ｙクサイクルの間、各プロ
セッサはその付随メモリの出力を受けるので、アレイの
端のプロセッサはネイバーリングサプアレイからデータ
を受けることができない。これは既に全てのメモリが全
てのサブアレイの読み込みに関与しているからである。

従ってサブアレイとネイバーリングサブアレイデータの
両方か計算に必要とされたとき、マルチクロヅクサイク
ルがデータの読み込みに必要となる。

一般には、３１８０プロセツサは、ヒストグラムや、特
徴抽出や、空間的変換、例えばホー・トランス７に一ム
（ｔｌｏｕｃ＋ｈ　ｔｒａｎｓｆｏｒｌＭ）及びフーリ
エ解析のように、データマトリックスの大きなエリアの
解析を必要とする大域プロセスの処理においては効率が
低い。間接アドレス指定は重要な処理概念である。

しかし並列処理を用いるべき環境下において、間接アド
レス指定を実行するに伴う問題が文献に示されている。

例えば、八、Ｌ、Ｆｉｓｈａｒ　＆　Ｐ、Ｔ、ｌＩｉｇ
ｈｎａｎの“リアルタイムイメージ　プロセッシング　
オン　スキャン　ライン　アレイ　プロセッサーズＴＥ
ＥＥ　　ワークショップ　オン　パターン　アナリシス
　アンド　イメージデータベース　マネージメント”１
９８５年１１月　１８−２０日号、Ｐ、　　４８４−Ｐ
、４８９や、Ｐ、Ｅ。

Ｄａｎｉｅｌｓｏｎ　＆　Ｔ、Ｓ、Ｅｒ１ｃｓｓｏｎ　
”ＬＩＰＰプロボーザルズフォーザデザイン　オブ　イ
メージグロセッサアレイ”１１阜Ｐ、　１５７〜１７８
、コンピユーテイング　ストラクチャーズ　フォー　イ
メージプロセッシング（Ｅ（１，Ｈ，Ｊ、　Ｂ、　　タ
フ、アカデミツクプレス　１９８３）である。

間接アドレス指定を使うためには、多量のメモリが必要
とされる。何故なら、間接アドレス指定を用いると都合
のよい参照用テーブル或いはヒストグラム等の応用もス
大量のメモリを必要とするからである。５ｌ）１０プロ
セツサにおいてはメモリは通常プロセッサと同じチップ
の上に集積されている。しかし、技術的にプロセッサと
メモリの両方を１つのチップの上に集積するのには限界
があるので、メモリは間接アドレス指定には小さすぎて
、これらの技術を用いても何も有用な問題を解くことが
できない。

しかしながら、もしメモリがチップの外にあり、１つの
チップの上に多数の集積プロセッサがあるならば、プロ
セッサが処理しなければならないアドレスラインが多す
ぎるので、信号通路の数が強い制限要因となる。

全てのプロセッサが同期的に５ｌ）１０１０セツサアレ
イの中で同じインストラクションを実行するので、１・
１随メモリ中のデータ値に応じて、幾つかの選択された
プロセッサについては、そのインストラクションを実行
させないようにするための方法が必要とされるというこ
とが知られている。

大抵の場合、メモリ書き込み禁止機能は、プログラム可
能なフロヅプフロッグが、成るアレイ内の各メモリに対
する書き込み機能をコントロールする場合に用いられる
。しかしながら、書き込み禁止機能はプロセッサチップ
から１寸前メモリチップへの別のラインを必要とする。

回路チップにおける出力ピンの制限のために、１つのチ
ップの上には、プロセッサを極めて多数集積することは
できない。

また、コスト的に有利なワイドメモリは、８本の別れて
いるデータラインを別々に抑止できないので、使用する
ことができない。

従って、本発明の主な目的はプロセッサの大きな固定ア
レイが、大きなデータアレイを処理できる一方で、デー
タのネイバーフッド及び大域処理を必要とする演算を実
行できるようにする簡単なシステム及び方法を提供する
ことにある。

本発明の他の目的は、在るアレイの中での各５ＩＨＯプ
ロセ・ソサに対し独立して作動するメモリの間接アドレ
ス指定の効果的な方法を提供することにある。

本発明の他の目的は、１０セツサアレイから術れな付随
の入力・出力メカニズム及びメモリへ行くことなしに、
データの大きなアレイを処理する手段を提供することに
ある。

［課題を解決するための手段、作用及び発明の効果コ 本発明は、プロセッシングエレメントのアレイに付随す
るメモリ内に矩形状のデータアレイの全てが保持されて
いるデータアレイの処理を行なう方法に関する。

本発明の方法においては、同一の独立したプロセッサユ
ニットの複数が互いに直列的鎖状に結ばれ、データマト
リックスのコラム毎に１つのプロセッシングエレメント
が在り、各プロセッサユニットはデータマトリックスの
高さの全てを収容するのに十分大きなメモリに接続され
て°いる。同じプロセッシングユニッ１−は隣りのユニ
ットへの接続ラインを有し、隣りのユニット内のネイバ
ーフッドデータと通信できる。

プロセッサユニットは、データをインクレメントするた
め手段として用いられるコードに対応できるアキュムレ
ータ、広帯域通信手段、８×８データサブアレイを転置
するための手段、及び間接アドレス指定をするためのレ
ジスタを備えている。アキュムレータの機能を結合する
ことにより、外部バイトワイドメモリを使用することが
でき、更にもしそうでなければ不可能な演算も可能にな
る。転置手段によりビットシリアルとして通常板われる
データは、パラレルバイトワイドデータに変換され得る
。

更に、プロセッサユニットは、演算において新規なモー
ドを有しており、そこでは並列算術機能が実行される。

また各プロセッサユニット内の２段マルチプレクサは、
参照用テーブル機能及びビットシリアル算術機能を実行
することができる。

上述の問題点及び目的に鑑み、本発明は次のような処理
システムを提供するものである。

即ち、大きいアレイを少なくとも第１及び第２サブアレ
イに細区分することにより、複数の列と少なくと６２ｎ
（ｎはｌより大きい整数）のコラムを有するデータアレ
イからのデータにより、並列処理演算を実行するため処
理システムを提供するものである。上記各サブアレイは
複数の列とｎコラムを有している。上記システムは、ｎ
個の独立したプロセッサユニットのそれぞれの第１及び
第２グループと、そして、ｎ個のメモリ手段のそれぞれ
の第１及び第２グループとを備えており、上記ｎ個のプ
ロセッサユニットの各グループは、複数の接続ラインに
より互いに接続されたｎ個のプロセッサセルのアレイを
有し、また、独立したプロセッサユニットのそれぞれは
１つのプロセッサセルを有し、更にプロセッサユニット
の第１及び第２グループはグループ間でデータを転送す
るための複数の接続ラインにより互いに接続されており
；一方、上記ｎ個のメモリ手段は第１及び第２サブアレ
イにそれぞれ付随するデータのｎコラムを格納するため
のもので、このメモリ手段はデータの１つのコラムを格
納しプロセッサユニットの１つにそれぞれ接続されてい
る。このシステムでは、プロセッサユニットの第１グル
ープは更に、プロセッサユニットの第１グループにｎ個
のメモリ手段の第１グループからのデータ列を並列的に
選択的に演算せしめるための第１手段と、１０セツサユ
ニットの第１グループにｎ個のメモリ手段の第１グルー
プのｎ個のコラムのいずれかからのデータにより並列的
に選択的に演算せしめるための第２手段とを有している
。

同様に、プロセッサユニットの第２グループは更に、そ
れ自身にｎ個のメモリ手段の第２グループの列からのデ
ータにより並列的に選択的に演算せしめるための第１手
段と、それ自身にｎ個のメモリ手段の第２グループのｎ
個のコラムのいずれか１つからのデータに基づき並列に
選択的に演算を行わせしめるための第２手段とを有して
いる。このシステムにおいては、各プロセッサユニット
は好ましくは、互いに直列に接続された独立した１ビッ
トアキユムレータから成るアキュムレータ手段を備え、
各アキュムレータ手段は、複数の接続ラインにより隣り
のプロセッサユニットに付随の少なくとも１つのアキュ
ムレータ手段に接続されている。

本発明の第２の態様によれば、複数の列と少なくと６２
ｎ個のコラム（ｎは１より大きい整数）を有するデータ
アレイからのデータにより並列処理演算を実行するため
処理システム内のデータ転置に関する改善例が示されて
いる。その改善例は、次の３つの組合せから成るもので
ある。即ち、複数の接続ラインにより互いに接続されな
プロセッサセルのアレイを備えるｎ個の独立したプロセ
ッサユニットのアレイと；ｎ個の独立したプロセッサユ
ニットのアレイにより連続的に処理するためにデータを
格納するためのｎ個のメモリ手段のアレイであって、メ
モリ手段のそれぞれがプロセッサユニットのそれぞれに
付随し、メモリ手段のそれぞれがデータの１コラムを格
納するように構成されたメモリ手段のアレイと：データ
のｎビットを転置するため手段であって、該ビットはｎ
個のメモリ手段のアレイとプロセッサユニットのアレイ
との間で転送され、プロセッサユニットのアレイはデー
タの構成を第１フオーマ・／トがらこれに対し垂直な第
２フォーマットへ変える転置手段との組合せである。

本発明の第３の態様によれば、少なくともｎ列とｎコラ
ム（ｎは１より大きい整数）を有するデータアレイから
のデータにより処理演算を並列的に実行するための処理
システムのメモリ手段のアレイと、プロセッサユニット
のアレイとの間で、データを転送する方法が示されてい
る。

上記方法は以下のステップから成る。

（ａ）　ｎ個のメモリ手段のアレイの第１フォーマット
にデータを格納するステップ、 （ｂ）　ｎ個のメモリ手段のアレイの第１フォーマット
に格納されたデータのグループをｎ個のプロセッサユニ
ットのアレイへ第１フォーマットに対し垂直な第２フォ
ーマットへ転送されるデータを転置することにより転送
するステップ。

本発明の第４の態様によれば、少なくとも複数の列とｎ
個のコラム（ｎは１より大きい整数）を有するデータの
アレイからのデータにより処理演算を並列的に実行する
為の処理システムにおける算術演算を実行するための改
善例が示されている。

この改善例は、次の３つの組合せから成る。即ち、複数
の接続部により互いに接続されたｎ個のグロセッサセル
アレイを備えるｎ個の独立した１０セツサユニットのア
レイと８１個のメモリ手段のアレイであり、各メモリ手
段がメモリ手段に付随したプロセッサユニット（プロセ
ッサユニットのアレイがそこに供給されるデータに基づ
き算術演算を実行するための算術手段のアレイを有する
）による処理のためにデータのコラムを格納するメモリ
手段のアレイと；プロセッサユニット間（ｎｌｌｌのプ
ロセッサユニットのアレイはプロセッサユニットのアレ
イに沿って分配されたデータにより算術演算を実行する
ように並列的に動作される）での算術演算の結果でて来
るキャリーに対応するデータを転送するためのキャリー
手段を組合せて成る。

本発明の第５の態様によれば、上記第４の態様で説明し
たタイプの処理システムにおける算術演算を実行するた
めの方法が示されている。その算出演算を実行するため
の方法は以下のステップから成る。

（ａ）少なくとも処理システムの一部として、複数の接
続ラインにより互いに接続されたｎ個のプロセッサユニ
ットのアレイを提供するステップ；（ｂ）もし成る方向
にみて隣にプロセッサユニットが存在すれば、該隣りの
プロセッサユニットへ、プロセッサユニット内の算術演
算の結果として発生するキャリーデータを直ちに、少な
くとも一部として転送することにより、ｎ個のプロセッ
サユニットのそれぞれでＸ術演算を並列的に実行するス
テップとから成る。上記プロセッサユニットのアレイは
、お互いが隣り同士であるプロセッサユニット間でキャ
リーデータを転送するための手段を備えている。

また転送されたキャリーデータは、隣りのプロセッサユ
ニットで実行される算術演算に使用される。

本発明の第６番目のｒｒ！、、様によれば、並列処理演
算を実行するための処理システムのメモリ手段のアレイ
内のデータが、間接的にアドレスされるような改善例が
示されている。この改善例は、次の３つを組み合せて成
る。即ち、複数の接続ラインによりたがいに接続された
プロセッサセルのアレイを有するｎ個の独立したプロセ
ッサユニットのアレイと８１個のメモリ手段のアレイで
あり、各メモリ手段がプロセッサユニットのそれぞれに
より連続的に処理を行うためにデータの１コラムを格納
するよう構成されなアレイと、メモリ手段に格納された
データ値をアクセスすることによりアドレスの外部源か
ら受け取られたアドレスを修正することにより、メモリ
一手段のアレイ内のデータを間接的にアドレスするため
の手段とから成る。

゛本発明の第７の態様によれば、少なくとも複数の列と
ｎ個のコラム（ｎは１より大きい整数）を有するデータ
のアレイからのデータにより、処理演算を並列的に実行
するための処理システムにより連続的に処理を行うため
に、メモリ内のデータをアドレスする方法が示されてい
る。このデータをアドレスする方法は、次の４つのステ
ップから成る。（ａ）少なくとも処理システムの一部と
して、（１）ｎ個のプロセッサユニットのアレイと、（
２）プロセッサユニットのアレイにより連続的に処理を
行うためにデータのアレイからのデータを格納するため
のメモリ手段を提供するステップと；（ｂ）データをメ
モリ手段の第１ｉＩＪ所からプロセッサユニットのアレ
イでロードするステップと；（ｃ）上記第１場所から隔
たったメモリ手段内の第２場所を特定するためにロード
されたデータを使用するステップと；（ｄ）データをメ
モリ手段の指定された第２場所からプロセッサユニット
のアレイヘロードするステップとから成る。

本発明の上述された或いは上述されなかった態様、目的
及び効果は添付図面及び請求の範囲に関連して以下に述
べる詳細な説明より明らかになろう６ ［実施例］ 第１図において、本発明の並列処理システム９は、複数
の同一の独立したネイバーフッドプロセッサユニット１
０ａ〜１ｏｎから成るアレイ１０と、シングルビットワ
イドメモリ１３ａ〜１３ｎから成る付属アレイ１３とか
ら構成されている。各プロセッサユニットにはそれぞれ
１つの１ビットコラムＸ複数列のメモリが付随されてい
る０例えば、上記プロセッサユニット１０ｉには上記メ
モリ１３ｉが付随している。プロセッサユニットは複数
グループ描かれており、各グループは８個のプロセッサ
ユニット、例えば１０ａ〜１０ｈから成る。同様に各グ
ループ８プロセッサユニットから成る上記複数グループ
に付随するメモリのアレイ１３は、好ましくはバイトワ
イドメモリから構成され、このアレイ１３も又複数グル
ープ描かれ、１グループは８個のメモリ、例えばｉ３ａ
〜１３ｈから成る６例えばネイバーフッドプロセッサユ
ニット１０ｂ〜１０ｎは、ネイバーリングデータを自分
自身のすぐ左又は右側のプロセッサユニットからライン
１１；〜１１ｎを通して受け取る。各ネイバーフッドプ
ロセッサユニット１０ａ〜１０ｎは、また双方向データ
転送ライン１２ａ〜１２ｎによって接続された上記メモ
リ１３ａ〜１３ｎに接続している。データ入力装置２０
はライン２１ａを介して第１の上記プロセッサユニット
１０ａに−流れ（ストリーム）のデータを与える。

データはプロセッサユニット内のシフトレジスタで保持
され、出力はデータシフトライン２１１〜２１ｎを介し
連続するプロセッサユニットに移る。

データは上記プロセッサユニット１０ａ〜１０ｎ内のシ
フトレジスタの鎖を通ってシフトされる。そしてそのデ
ータはデータライン２１ｐを通って出力装置２２へ出力
される。ホストコンピュータ（上位計算ｅｌり２５はコ
ントローリング信号をライン２６を介してコントローラ
２７へ送る。ホストコンピュータ２５とコントローラ２
７の両者とも、データを８個のプロセッサユニットから
なる各グループ１０ａ〜１０ｎへライン１５を介して送
り或いは受け取る。ホストコンピュータ２５は、コント
ロールライン１７を介してアドレス選択ユニット（セレ
クタ）１８に接続されており、コントロールライン１７
の上の信号に基づくインストラクションにより、Ｅ記セ
レクタ１８は、１６本のパラレルビットライン３２１を
介してコントローラ２７からアドレス信号を１６ビット
出カライン１９に送り出すか、又は１６ビットライン３
２２を介してホストコンピュータ２５からアドレス信号
を１６ビット出カライン１９へ送るようにする６１６ビ
ットアドレスラインである上記ライン１９は２つの８ビ
ットラインに分けて示してあり、即ち下位アドレスバイ
トライン１４と上位アドレスバイトライン２３である。

下位アドレスバイトライン１４は８プロセッサユニット
の各グループ１０ａ〜１０ｎに接続されており、上記ユ
ニットｔＯａ〜１０ｈはその中の１例である。８個のプ
ロセッサユニットの各グループ（１０ａ〜１０ｈ）は、
例えば８ビットライン２８ａ〜２８ｎを介して、随伴さ
れた上記メモリ１３ａ〜１３ｈに接続している。８ビッ
トライン２８ａ〜２８ｎのビットは上記メモリ１３ａ〜
１３ｈに対し下位アドレスバイトラインとして作用する
。上位アドレスバイトライン２３は８個のメモリから成
る各グループ（１３ａ〜１３ｎ）に接続されている。プ
ロセッサユニット１０８〜Ｉｏｎの全てのグループは、
タロツク及び制御信号をコントローラ２７から制御ライ
ン２９を介して受け取る。

第２図は、１つのプロセッサユニット３０のブロック図
を示しており、上記プロセッサユニット１０８〜１０ｎ
のうちの１つを代表している。プロセッサユニット３０
は右隣り又は左隣りの同じプロセッサユニットへの外部
接続ラインを有している。

プロセッサユニット３０の右側の接続ライン３６〜３８
及び４１〜４４は、例えば第１図に示すプロセッサユニ
ット１０ａ〜１０ｎのうちの１つに付随している接続ラ
イン１１ｉ等の右側の接続ラインに相当する。同様に、
プロセッサユニット３０の左側の接続ライン３４〜３６
及び４１．４３．４５゜４７は、第１図に示した上記プ
ロセッサユニットの１つに付随している、例えば接続ラ
イン１１ａ等の左側接続ラインに相当する。又、第２図
のＩ１０データ接続ライン２１ｅ及び２１ｆは第１図の
データシフトライン２１ａ〜２ｉｐのうち結合されてい
る左右のデータシフトラインの各一対に相当する。

即ち、メモリデータである上記ライン１２ｅは第１図の
結合データ転送ライン１２ａ〜１２ｎの１本に相当し、
ホストデータ接続ライン１５ｅは、第１図のデータバイ
トライン１５を構成する８ビットラインの１本に相当す
る。

左側におけるプロセッサセル３１への接続ラインは、キ
ャリ・イン・ライン３４、ウェスト入力ネイバーライン
３５及びミドルセル出力ライン３６であり、出力ライン
３６はすぐ左の典型的゛なプロセッサへのイーストネイ
バー人力部として作用する。プロセッサセル３１の右側
の接続ラインは、キャリーアウトライン３７、イースト
・ネイバー人カライン３８及びミドルセル出力ライン３
６であり、出力ライン３６はすぐ右の典型的なプロセッ
サへのウエストネイバ入力部として作用する。プロセッ
サセル３１への及びそれからの前記接続ラインの機能及
び目的は、プロセッサセルの後述する詳細な説明により
明らかにする。

１６ビットアキユムレータ５１は２つの同じセクション
から成る。即ち、アキュムレータ上位バイトレジスタ５
４と、アキュムレータ下位バイトレジスタ５５とから成
る。上記アキュムレータ５１は、４つの異なった機能を
有する。即ち、第１は１６ビット双方向パラレルイン、
第２は１６ビット双方向パラレルアウト、第３はライン
４０を介して一方向シリアル入力を受ける１６ビットシ
フトレジスタ、第４はライン６３を介して一方向シリア
ル入力を受ける１６ビットシフトレジスタの機能である
。１６本の入力接続ラインは８ビットライン４５．４７
で、また１６本の出力接続ラインは８ビットライン４１
．４３で構成されている。上記ラインの２つの組は、そ
れぞれデータをイースト（東）へライン４３を介してシ
フトすると共に、データをウェスト（西）からライン４
５．４７を介して、受け取るための上記アキュムレータ
５１、即ち、結合された１６段シフトレジスタのパラレ
ルイン−パラレルアウトボートとして供される。同様に
、８ビットライン４２゜４４から成る１６本の入力接続
ラインと、８ビットライン４１．４３から成る１６本の
出力接続ラインの２つの接続ラインの組は、それぞれそ
の中のデータをウェスト（ライン４１．４３を介して）
ヘシフトすると共に、その中のデータをイースト（ライ
ン４２．４４を介して）から受ける上記アキュムレータ
５１、即ち、結合シフトレジスタのパラレルイン−パラ
レルアウトボートとして作用する。ライン４１〜４４は
、すぐイースト隣りのプロセッサユニット３０内の同様
のアキュムレータに接続している。ライン４５．４１．
４７゜４３はすぐウェスト隣りのプロセッサユニット内
の同様なアキュムレータに接続している。アキュムレー
タ下位バイトレジスタ５５もまたメモリデータラインで
ある上記ライン１２ｅに接続されており、上記ライン１
２ｅはレジスタへの入力として供され、レジスタ５５に
よって接続されたデータの値をインクレメントするにと
ができる。ライン５３上のレジスタ５５のキャリーアウ
ト信号は。

インクシフトし、ているプロセスのオーバフローしてい
るレジスタ５５を上位バイトアキュムレータレジスタ５
４へのキャリー用として作用する。ライン６２はアキュ
ムレータ上位バイトレジスタ５４からのシリアルシフト
出力ラインである。前述のシリアルシフト動作の間、セ
レクタユニット６０は、制御ラインＣ０Ｎ１からの信号
を受けて、ライン６２或いはライン１２ｅの論理状態（
Ｏ又は１）を選択出力ライン６３に通過させ、アキエム
レータ下位バイトレジスタ５５のシリアル入力へ接続す
る。従って、シリアルシフト動作の間、アキュムレータ
下位バイトレジスタ５５へのシリアル入力が、メモレゾ
−タラインである上記ライン１２ｅから或いはアキュム
レータ上位バイトレジスタ５４のシリアル出力用のライ
ン６２から得られることは明らかである。アキュムレー
タ５４．５５の上述の４つの機能のいずれもコマンドラ
インＣＯＮ２から得られたインストラクションによって
選ばれ、それぞれのラインＣ［に１及びＣＬＫ２を介し
てクロ・ｙり信号を受けて駆動される。アキュムレータ
とその機能のより詳しい記述は後にされる。

１６本のアキュムレータ出力ライン４１．４３のうちい
ずれか１本が制御ラインＣ０Ｎ３からのインストラクシ
ョンによってセレクタ５０により選択された１つのアキ
ュムレータラインの論理状態（０又は１）がライン５２
に供給され、それがプロセッザセル３１及び出力セレク
タユニット３３への入力となる。

出力セレクタ３３に接続されるのは、入力信号１５ｅ、
５６．’５２，７１，７２．７３．７４である。

制御ラインＣ０Ｎ３から受け取られたインストラクショ
ンに基づき、セレクタ３３は、これら７つの入力信号の
うちの１つの論理状態を運び且つそれを出力ライン７０
へ送出する。ライン７０は制御ラインＣ０Ｎ６によって
制御されるスリースティトゲート７６へ接続されている
。出力ライン７０上の論理信号は、メモリデータライン
としての上記ライン１２ｃへ移され、もしゲート７６の
出力か制御ラインＣ０Ｎ６に供給された適当なインスト
ラクションによってエナーブルならば、メモリ１３ｅ中
に書き込まれる。もし制御ラインＣ０ＮＧ上のインスト
ラクションがゲート７６に不動状態をとるように命令す
ると、ゲートの出力は高インピーダンス状態にスイッチ
され、従ってメモリ１３ｅはライン１２ｅにアクセスで
き、データを書き込むことが可能となる。基本的には同
じように、各プロセッサユニット１０８〜１０ｎに接続
された７個の異なったデータ源からのデータが複数のメ
モリ１３ａ〜１３ｎのそれぞれのメモリ内へ書き込まれ
る。これらの７つのデータ源は、 （１）ライン１５ｅを介してホストデータバスからのデ
ータ、 （２）ライン５６を介してＩ１０ユニット３２からのデ
ータ、 （３）ライン５２を介してアキュムレータ出力セレクタ
５０による、アキュムレータ５１からの選択出力からの
データ、 （４）ライン７１を介した“コンディション”信号から
のデータ、 （５）ライン７２を介した“ファンクション”信号から
のデータ、 （６）ライン７３を介した“キャリーレジスタ”信号か
らのデータ、 （７）ライン７４を介した“トランスポーズ（転置）“
信号からのデータである。

Ｉ１０ユニット３２は、８ビット・一方向・パラレルイ
ン・パラレルアウト・シリアルイン・シリアルアウト・
レジスタである。パラレル入力は８本の入力ライン２１
ｅから受ける。パラレル出力は８木のライン２１ｆに移
される。ライン２１ｅ及び２１ｆは第１図に示すライン
２１ａ〜２ｉｎの代表的な例であり、それぞれ最も近い
イースト及びウェストのプロセッサユニットに接続され
ている。Ｉ１０ユニット３２へのシリアルイン信号はメ
モリデータラインとしての上記ライン１２ｅから得られ
る。

Ｉ１０ユニット３２からのシリアル出力信号は、ライン
５６を通って出力セレクタ３３へ出力される。パラレル
或いはシリアルシフト機能のどちらかが制御ラインＣ０
Ｎ４上のインストラクションによって選択され、該イン
ストラクションはラインＣしに３上のクロック信号を受
けるとＩ１０ユニット３２内ヘクロックインされる２ データ入力 本発明のシステム９により処理される入力データは、デ
ータ源２０即ちデータ入力装置から来る（第１図参照）
が、好ましくはラスタースキャンフォーマットの形、即
ち入力データがＨの連続的なデータ列のストリームの形
を呈しており、各列がｎデータバイトの長さを有してい
る形か好ましい。従って、処理されるデータがＨ列の高
さとｎバイト幅Ｗとを有するデータマトリックを構成し
ていることが判る。システム９は、列毎に、例えばＣＣ
Ｄスキャン装置等の固体画像化装置の出力バッファから
入って来るデータを受け入れる。このデータの流れは、
ライン２１ａを介してＩ１０シフトレジスタ３２のパラ
レルイン入力へ運ばれる。

バイトの第１列のデータは２つのステップでシステムに
入力される。ステップ１：上記第１列のデータの流れが
全プロセッサユニット１０ａ〜１０ｎの全Ｉ１０シフト
レジスタ３２に完全に記憶されるまで、コントローラ２
７が全Ｉ１０シフトレジスタ３２をイーストへ動機的に
ｎ回りロックする。

ステップ２：バイトの第１列からのビットの第１列はそ
れぞれのライン５６を介し全Ｉ１０シフトレジスタ３２
から読み出され、出力セレクタ３３及びゲート７６を介
し、メモリデータライン１２ａ〜１２ｎへ移される。こ
の読み出し動作の一部として、コントローラ　２７はラ
イン２１、アドレスセレクタ１８、アドレスライン１つ
を介しく第１図参照）、メモリ　１３ａ〜１３ｎへ所望
のアドレスを供給する。同様に、コントローラ２７によ
り、メモリ１３ａ〜１３ｎへ更に連続的にアドレスを供
給することによって、バイトの第１列からの他の７つの
ビット列が記憶される一方、Ｉ１０シフトレジスタ３２
をシリーズ的にラインＣＬＫ３とＣ０Ｎ４を介して同期
的にクロックさせるので、ビットの連続的な列がライン
５６へ読み出される。上述の２つのプロセスはデータマ
トリックスの全ての連続する列がデータ入力装ｒ！１．
２０からメモリ１３ａ〜１３ｎへ送られるまで、繰り返
される。

立二叉ユニ システム９によるデータマトリックスの処理後の結果は
、Ｉ１０シフトレジスタ３２を通って、次の２ステツプ
のプロセスにより出力される。この２ステツプから成る
プロセスは、上述のデータ入力で述べたプロセスの反対
であり、次のようなものである。

ステップ１；第１にコントローラ２７（第１図）は、ラ
イン２１、セレクタ１８．アドレスライン１９を介し、
メモリ１３ａ〜１３ｎへ出力されるべ、きデータビット
の望ましい第１列のアドレスを供給し、これにより、指
定されたメモリアドレスのビットの列が、Ｉ１０シフト
レジスタンス３２のシリアル入力へクロックアップされ
る。

ステップ２；次にコントローラ２７は、トータルｎ回Ｉ
１０シフトレジスタ３２をクロックし、これにより、デ
ータの８ビットがライン２１ｂ〜２１ｐを介しイースト
ヘシフトされる。

その結果、データビットの８列を構成するデータバイト
の全第１列がライン２ｉｐを介して出力デバイス２２へ
入る。上記の２ステツプから成るプロセスは、データマ
トリックスの全ての望まれた列がメモリ１３ａ〜１３ｎ
からデータ出力デバイス２２へ移送されるまで繰り返さ
れる。

メモリ１３ｅからのデータは、ラインＣ０Ｎ７からゲー
ト７８によって受け取られる制御信号により、スリース
テートゲート７８を作動或いはイネーブルすることによ
ってホストデータバスライン１５ｅに伝えられる。同様
に、データはホストコンピュータ２５とメモリ１３ａ〜
１３ｎのどれとの間でも直接読み出され或いは書き込ま
れる。

さて、第３図を参照するに、ここにはプロセッサセル３
１の詳細がブロック図で示されており、幾つかの論理ゲ
ート、フリップフロップ、セレクタ、マルチプレクサが
描かれている。外部コマンド信号は、前綴りＣＨＤでラ
ベル付けをされたラインに受け取られ、クロ信号は同様
に前綴りＣ［にでラベル付けされたラインに受け取られ
る（他の外部信号ラインは他の図で用いらなものと同じ
符号で示しである）。プロセッサセル３１はそれが受け
取るコマンド信号の組み合せに基づき種々の機能状態に
置かれ得る。これによりプロセ・・ｌサセル３１は、種
々の処理機能を行うことができ、その各機能は以下にそ
の詳細が述べられる。

ネイバーフッド２算　理 ネイバーフッド演算処理は数又は要素の全マトリックス
の変換処理であり、そこにおけるマトリックスの各要素
の変換は独立変数として要素の近接ネイバーを用いるも
のであることが良く知られている。システム９を用いて
ネイバーフッド演算処理を行う為には、次のような３つ
のステップが必要とれさる。第１に、データは付随メモ
リ１３ａ−１３０からプロセッサユニット１０ａ−Ｉｏ
ｎへ読込まれなければならない。上記ユニットはそれぞ
れ変換されるべき要素の水平及び垂直方向において最も
近いネイバーデータを保持するのに十分なオン・ボード
・ストレージ（搭載記憶装置）を備えており、それは各
プロセッサユニットに付随されるのが通常である。第２
にプロセッサユニットは幾つかの特定のインストラクシ
ョンに基づきネイバーリングデータの変換を計算し、そ
のデータを修正する。第３に、その修正されたデータは
付随メモリ１３ａ−１３ｎへ書込み戻される。これら３
つのステップはそれぞれ読込サブサイクル、修正サブサ
イクル及び書込サブサイクルと呼ばれる。この３つのス
テップのシーケンスは読込−修正−書込サイクルと呼ば
れ、幾つかの特定のアルゴリズムに基づき、全てのデー
タを完全に処理するまで何回も繰返される。

拡販Ｒ込皇１ 最も近いネイバ処理を含む計算の間、第１の読込み動作
により、信号ビットデータの完全なラインが、第１図に
示すように、メモリ１３ａ−１３ｎからライン１２ａ−
１２ｎを介し、プロセッサユニット１０ａ−１０ｎへと
読込まれる。読込まれるデータは、一時的な記憶の為、
クロック信号Ｃ［に４の制御の下に、それぞれのプロセ
ッサユニットの７ソツプフロツグ内にロードされる。第
３図に描かれているサウス（甫）フリップ７０ツブ８１
はその１つの典型である。フリップフロップ内の各デー
タは、上記メモリ１３ａ−１３ｎに格納されたマトリッ
クスの第１ビット列内のそれぞれ１つのビットに相当す
る。隣りのビット列の第２読込動作は、ラインＣＬＫＡ
上の別のクロック信号に基づき、フリヅ１フロ・ｙグ８
１内に格納された第１ビットをミドル（中央）フリップ
フロップ８２ヘシフトアツプせしめ、一方、データの第
２ビットがフリップフロップ８１を占有する。その後の
全ての読込み動作は読込サブサイクルと呼ばれる。この
初期読込動作はしばしば「パイプライン方式」と称され
る。

９゛み　プ　イクル 次の近接データ列にアクセスする第３読込動作は、同様
に、またデータをシフトさせる結果、フリップフロップ
のグループ８１，８２．８３は３つの近接シングルビッ
トデータ列からのビットを有する。その後の読込サブサ
イクルにより３つの近接データビットの次の組がこのフ
リップフロップの組を占有するようになる。従って、フ
リップフロップ８１〜８３は、ノース（北）及びサウス
（南）方向での成る特定の列に対する最も近いネイバー
データの組を有することになる。当業者には明らかなよ
うに、第３図のプロセッサセル３１のすぐ左及び右隣り
のネイバーリングプロセッサセル３１は、第３図のプロ
セッサセルのイースト及びウエストネイバーに相当する
データビットを含み、ミドルフリップフロップ８２から
の出力ライン３６は、第３図のセルの右及び左隣りのプ
ロセッサセルに対するイースト及びウエストネイバーの
状態をそれぞれ与える。

１皿１エニエヱ西 ネイバーフｙド処理の際、セレクタ８５はコマンドライ
ンＣＨＤＩ上の信号によりインストラクトされ、ライン
３５上のウエストネイバー信号を出力ライン８６へ通過
させる。出力ライン８６は、信号をキャリーＣマルチプ
レクサ８７及びサムＳマルチプレクサ８８の第１アドレ
ス入力へ引渡す。

同時にセレクタ８９は、コマンドラインＣＨＤ２上の信
号によりインストラクトされ、ライン３９上のイースト
ネイバー信号を出力ライン９０へ通す。

出力ライン９０は信号を上記マルチプレクサ８７及び８
８の第２アドレス入力へ引渡す、サウスネイバーの倫理
状態は、フリップフロップ８１によりライン９１へ出力
され、マルチプレクサ８７及び８８の第３アドレス入力
へ引渡される。コマンドラインＣＨＤ３は論理「１」に
セットされており、ＡＮＤゲート９２はその良く知られ
た特性によりライン９３上の信号をライン９４へ効果的
に移す。

これが、ノースフリップフロップ８３により出力された
ノースネイバーの論理状態であり、マルチプレクサ９５
のアドレス入力へ送られる。もし、マルチプレクサ９５
のアドレス入力へ接続されているライン９４が論理「１
」ならば、マルチプレフサ９５はライン９６上の信号（
マルチプレクサ８７からの出力）をその出力ポート及び
ライン９８へ通過させる。もし、このアドレス入力が論
理「０」であるならば、マルチプレクサ９５はライン９
７上の信号（マルチプレクサ８８の出力）をその出力ポ
ート及びライン９８へ通過させる。

当業者には第３図のマルチプレクサ８７．８８及び９５
の配列が、２レベルマルチプレクサを構成していること
が判るであろう、その２レベルマルチグレクサでは、マ
ルチプレクサ８７．８８が第ルベル、マルチプレクサ９
５が第２レベルである。この２レベルマルチプレクサの
協働してなす動作は１６個のとり得る状態を有する「真
理値表」の動作と同一である。この真理値表の論理値は
、それぞれ８本のラインから成るコマンドライン入力Ｃ
ＨＤ４及びＣＨＤ５の状態から引出される。マルチプレ
クサ８７及び８８の出力として選択される成るコマンド
ライン入力は、そのアドレス入力の状態によって決定さ
れる。マルチプレクサ８７．８８及び９５のアドレス入
力へ与えられるアドレスはミドルフリップフロ７プ８２
の状態に対するノース、サウス、イースト及びウエスト
ネイバーの状態を表わす信号から引出されるので、ライ
ン９８上の出力信号が、論理状態の上述のネイバーフッ
ドの一般的な真理値表の変ｍ結果を代表していることは
明らかである。

変換信号９８とミドルセル出力３６はマルチプレクサ１
００の２つのアドレス入力に接続されている。これら２
つのアドレス入力の論理状態は、マルチプレクサ１００
が受け取ったコマンドラインＣ０Ｎ５上の４つの入力信
号の内、いずれをマルチプレクサ１００が選択してライ
ン１０１上の出力として与えられるかを決定する。マル
チプレクサ１００は、従って、ミドルセル出力３６及び
ライン９８上のネイバーフッド変換結果との真理値表変
換を行う。

ライン１０１及びミドルセル出力３６はセレクタ１０２
へ入力される。セレクタ１０２の選択動作は、ライン１
０３上に供給された入力信号の状態によって制御される
。ライン１０３上の論理「０」はライン１０１上の信号
を選択及び通過せしめ、一方、ライン１０３上の論理「
１」はライン３６上のミドルセルからの信号を選択せし
める。セレクタ１０２の出力は機能出力と呼ばれその論
理値はライン１０４へ引渡され或いは強制されて、「フ
ァンクション」フリラグフロップ１０５へ引渡され、そ
こでクロック信号Ｃ［に５の作動に伴いラッチされる。

メモリデータライン１２ｅ上の信号は、クロック信号Ｃ
［に６の作動に伴い、「コンディション」フリップフロ
ップ８０ヘラツチされる。フリラグフロップ８０へ接続
されてその出力状態を支持する出力ライン１０６は、Ａ
ＮＤゲート１０７へ接続されている。コマンドラインＣ
ＨＤ７もまたＡＮＤゲート１０７へ接続されている。コ
ンディションフリップフロップ８０　、　ＡＮＤゲート
１０７及びセレクタ１０２は、コンディショナル・イナ
ープル回路を全体として構成する。この回路においては
、上記コンディションフリップフロップ８０の状態によ
り、ファンクションフリップフロップ１０５がライン１
０１により決定されたセレクタ１０２のファンクション
出力の状態をラッチするか、或いは変換されていない状
態を代表するライン３６を介して受け取ったミドルセル
の状態を用いるかが制御される。このコンディショナル
・イナープル動作は、従って、幾つかのプロセッサセル
３１にコマンドラインＣＨＤ１〜ＣＨＤＯ上のネイバー
フッド変換インストラクションに従うことを選択的に許
す一方、他のセル３１に同様な変換インストラクション
を効果的に無視するようにする手段を提供する。プロセ
ッサセル３１の上記コンディショナル動作は、コマンド
ラインＣ０Ｎ５上の倫理「０」のコマンドにより不動作
とされる。

Δ込ｊ１で江仁乙± 第２図を参照するに、ライン７２上のファンクション出
力状態は、コマンドラインＣ０Ｎ５上のインストラクシ
ョンに基づき出力セレクタ３３によって選択され、これ
によりメモリデータライン１２ｅヘゲ−ドア６を通って
移され、メモリ１３ｅへ書込れる。

ムニ土逍； プール演３！（例えばコンビネーショナル論理演算）は
機能的にはネイバーフッド演算処理に類似しており、主
な相違は、データビットラインのいずれかの（任意の）
ラインが第３図に示すセル３１のフリップフロップ８１
，８２．８３及び８４に書込まれ、ネイバーフッド演算
処理を実行するのに必要とされるデータマトリックスの
近接ビット列からの連続的なデータビットだけでないと
いう点である。プール演算は次のようにシステムリによ
って実行される。成る特定されたアルゴリズムに基づき
、第１図のコントローラ２７はメモリ１３ａ−１３ｎを
アドレスし、４つのデータビット列に連続的に読込を行
わせる一方、ラインＣ［に４をクロックし、その結果プ
ロセッサセル３１のフリップフロラ１８１〜８４（これ
らは４段階シフトレジスタとして接続されている）は、
４つのデータ列を受け取り保持する。その後、セル３１
のそれぞれは、次のように構成及び動作される。セレク
タ８５はコマンドラインＣＨＤＩ上の信号によりインス
トラクトされライン３６上のミドルセル状態を出力ライ
ン８６及びマルチプレクサ８７及び８８の第１アドレス
入力へ通す一方、セレクタ８つはコマンドラインＣＨＤ
２上の信号によりインストラクトされ、ライン１０９上
の「Ｘ」フリ、７グフロツプ８４の出力をその出力及び
ライン９０へ通過させる。ライン９０は、マルチプレク
サ８７及び８８の第２アドレス入力へ接続されている。

ＣＨＤ３は論理「１」にセットされる。ネイバーフッド
演算処理に類似するがこれとは異なり、マルチプレクサ
８７．８８及び９５のこの新しい構成は、フリラグフロ
ップ８１〜８４内に４つの状態の一般的な真理値表変換
を全体として形成する。コマンド信号ＣＨＤ６により、
そのインストラクションは’　Ｍ　Ｊマルチブレフサ１
００をセットし、入力９８の状態だけを出力ライン１０
１へ通す。コンディションフリップフロップ８０．ＡＮ
Ｄゲート１０７及びセレクタ１０２はネイバーフッド変
換におけるコンディショナルイナープル回路と同様に、
コンデイショナルイナープル回路を全体として構成する
。

セレクタ１０２から出て来るプールファンクション出力
状態は、ネイバーフッド演算処理の所で述べたのと同様
に、フリップフロッグ１０５ヘラツチされ、その後メモ
リ１３ｅへ書き戻される。

当業者は上述の記載より以下のことが容易に理解されよ
う。即ち、上述のコントロール及びコマンドオペレーシ
ョンは、プロセッサセル３１に、コマンド６号Ｃ）１０
３、Ｃ）１０４、ＣＨ３Ｓの状態により確立された真理
値表に基づき、任意の４つのデータビット列の組に任意
の真理値表変換を実行せしめることである。

アキュムレータを　いたプール演 もしセレクタ８５がコマンド信号ＣＨＤ１によりインス
トラクトされ、アキュムレータ出力５２の論理状態を出
力ライン８６へ通過させれば、プール変換は演算におい
ててアキュムレータを含むようになる。この構成により
幾つかの演算においては、プロセッサの融通性が高まり
且つより高速になる。

ビットシリアル演算を含む計算サイクルを実行する為に
、キャリーフリ；ｌグフロップ１１４のリセヅト入力へ
接続されたＣＬＫ７コマンドは、瞬間的に起動される（
例えばパルスを受けて）ので、そこでの論理状態を「０
」にセットされる１次に第１データフードの最小有効ビ
ットに相当するデータラインがメモリ１３ａ〜１３ｎか
ら読込まれてサウスフリップフロヅ１８１ヘクロックさ
れる。これはネイバーフッドオペレーション或いはプー
ル演算で述べたものと同様である。次に、第２データワ
ードの最小有効ビットがメモリから読込まれ、結果とし
てミドルフリップフロッグ８２が第１ビットの状態を含
み、サラスフリップフロップ８１が第２ビットの状態を
含む、セレクタ８５は、コマンドラインＣＨＤ１上の信
号によってインストラクトされ、ライン３６上のミドル
フリップフロップ８２の状態を出力ライン８６及びマル
チプレクサ８７．８８の第１アドレス入力ヘパスする一
方、セレクタ８つはコマンドラインＣＨＤ２上の信号に
よってインストラクトされ、ライン１１５上のキャリー
信号（キャリーフリップフロッグ１１４の出力）を、ラ
イン９０及びマルチプレクサ８７及び８８の第２アドレ
ス入力ヘパスする。サラスフリップフロップ８１の出力
ライン９１は、マルチプレクサ８７及び８８への第３ア
ドレス入力である。コマンドラインＣＨＤ５の状態は、
「Ｓ」マルチプレクサ８８がフリップフロップ１１４に
格納されたキャリー人力の値とフリップフロップ８１及
び８２に格納された入力値の成る１とットサム或いは加
算に対し、真理値表を与えるようにセットされる。

詳しくは、コマンドラインＣＨＤ４の状態は、ｒｃ」マ
ルチプレクサ８７がライン９６上の３つの入力値に対す
るキャリープロパゲート値用の真理値表として作用する
ようにセットされる。結果として出て来るキャリープロ
パゲート値及び加算値はそれぞれクロツク信号ＣＬＫ５
及びＣＬＫ８の能動によりキャリーフリラグフロップ１
１４及びファンクションフリップフロップ１０５に格納
される。ファンクションフリップフロップ１０５の状態
は、ライン７２上に出力され、ネイバーフッド演算処理
で行われたようにメモリ１３へ読み返えされる。

次に、同じ第１データワード及び第２データワードから
の次の最小有効ビットがフリップフロプ８１及び８２へ
読込まれ、上述と同じように処理される。新しい算術的
サム値が作られメモリ１３ａ　＞１３ｎへ書込まれ、新
しいキャリープロパゲート値が作られ、フリップフロッ
プ１１４に格納される。上述の処理ステップを繰返すこ
とにより、２つく或いはそれ以上）のデータフードもそ
れがいかなる任意の数のビットを有するデータワードで
も、共に加算される。更に、コンディショナル算術演算
は、上述のシリアル算術処理を用いれば上述のようにコ
ンディショナルフリップフロッ１８０を用いて容易に行
える。

ア　ユムレータを　いたビットシリアルセレクタ８５は
コマンドラインＣＨＤＩ上の信号によりインストラクト
され、アキュムレータ出力ライン５２の論理状態をセレ
クタ８５の出力ライン８６ヘパスする。そしてその結果
出てくる算術演算は、メモリからフリップロフッグ８１
へ書き込まれたデータワードのビットの加算を含む。上
記ワードは、アキュムレータ５１′に予め格納され、ラ
イン５２を介して受け取られる。

Ｌ五盈１ 算術演算の間、セレクタ８９はコマンドラインＣＨＤ２
上の信号によりインストラクトされ、ライン３４上のキ
ャリ・イン信号の論理状態をセレクタ８９の出力ライン
９０ヘパスする。そして、プロセッサセル３１へのキャ
リー人力が左隣りのプロセッサセル３１からライン３４
を介し得られ、キャリー出力はライン３７を介し右隣り
のプロセッサセルへ貫通していく。したがって、正しい
並列算術演算を実行するには連続的に有効ビットが水平
方向に連続となるように、またその際最大有効ビットが
右向きとなるようにデータワードがメモリ及びプロセッ
サユニット内で配列され、並列算術演算を含む計算サイ
クルを実行するには、データビットの第１列がメモリ１
３ｅから読まれ、この際各ビットはサラスフリップフロ
ップ８１ヘクロ・ツクされる６次にデータビットの第２
列がメモリ１３ｅから読まれ、この際各ビットがフリッ
プフロップ８１内ヘクロツクされて、第１データビット
がミドルフリップ７０ツブ８２内ヘクロツクされる。ビ
ットシリアル算術演算の場合のように、サムとキャリー
信号が計算される。しかし、キャリー信号は右へ貫通し
、データワードを含むデータビットのサムは、データビ
ットの第２列がメモリ１３ｅから読まれた後にすぐ安定
（スティブル）となる、ビットシリアル算術演算の場合
のように、各セル３１内の合計結果はファンクションフ
リップフロップ１０５内ヘクロックされ、メモリへ書か
れ得る状態になる。アキュムレータ５１からのデータを
含む並列算術演算及びコンディショナル並列算術演算は
、ビットシリアル算術演算の方法と同じような方法で行
なわれる、ということは明らかである。並列算術演算を
行うとき、オーバフローを避けるためアルゴリズムを書
く際に注意が払わらねばならず、これはキャリー信号が
１つのデータワードから次のデータワードへ事故的に貫
通しないようにする為である、というのは多くのデータ
ワードが同じビットラインに存在するからである。

アキュムレータ 第２図に最もよく示されているように、アキュムレータ
５１は、シリアル入力信号をプロセッサセル３１からラ
イン４０を介して、又、メモリ１３ｅからメモリデータ
ライン１２ｅを介して受け取る。ライン４０上のシリア
ル入力は、第３図に示すようにアキュムレータ入力セレ
クタ１１６から与えられる。上記セレクタ１１６はコマ
ンドラインＣＨＤＳ上の信号によりインストラクトされ
、ライン１２０上のメモリ信号、ライン１０４上のファ
ンクション信号、あるいはライン５２上のアキュムレー
タ出力信号のどれかを選ぶ、選択された入力信号の状態
は、セレクタ１１６の出力及びライン４０へ通過される
。ライン４０は第２図のアキュムレータ５４に接続され
ている。

第４図において、アキュムレータ上位バイトレジスタ５
４が大きな破線枠内に描かれており、８個の１ビットア
キユムレータユニット１２０８〜１２０ｈ′がその中に
存在する。それらのユニットの１つの詳細、即ち１ビッ
トアキユムレータ１２０ａの詳細が小さい破線枠中に描
かれている。池の１ビットアキュムレータ１２０ｂ−１
２０ｈはアキュムレータ１２０ａと構成上同一であるの
で示してない。また、アキュムレータ５１の低位のセク
ション、即ち第２図に示すアキュムレータ下位バイトレ
ジスタ５５は、その内部構造において、レジスタ５４と
同一であることが判る。第４図に戻り、フリップフロッ
プ１２２は、アキュムレータセクション５４内に格納さ
れた８ビットワードの１つのビットの値を格納する。ア
キュムレータセクション５４によって実行される１つの
機能は、その中に格納されたワードの値をインクレメン
トすることである。エクスクル−シブＯＲゲートの良く
知られた特性を用いてエクスクル−シブＯＲゲート１２
４からの出力はそこでインクレメントされたビットの値
を含む一方、その入力はライン４１ａ（フリップフロッ
グ１２２内に格納されたビットの値を供給する）とライ
ン５３で接続された第１キャリー人力（ライン５３は下
位バイトアキュムレータセクション５５からの最後のキ
ャリーライン）とである、良く知られた方法を用いると
、キャリー貫通機能がＡＮＤゲート１２５により実行さ
れ、ライン１２６上のその出力はその次の１ビットアキ
ユムレータ１２０ｂへのキャリーイン信号として供給さ
れるキャリアウド信号である。セレクタ１２７は制御ラ
インＣＯＮ２上の信号によりインストラクトされ出力１
２９として４つの入力信号のうちの選択された１つの値
を通過させる。上記４つの入力信号とは、（１）ライン
１２８を介して供給されたアキュムレータユニット１２
０ｂ内のビットの値、（２１ライン４５を介し供給され
たウェスト側のアキュムレータのビットの値、（３）ラ
イン１２３を介して供給されたインクレメントされた値
、（４）イースト側に位置する隣りのアキュムレータ５
４内のアキュムレータビットからのライン４２ａ上の値
である。選択された入力信号は、ライン１２９を介し、
アキュムレータフリップロフップ１２２へ出力され、そ
の選択された値はクロック信号ＣＬＫ１の作用に伴いフ
リップフロラ１に格納される。

上述の記載より明らかなように、アキュムレータセクシ
ョン５４が適切な制御信号を受けると次の４つの機能を
実行する。（１〕第１−’ｒキャリー力の状態に基づき
、その中に格納された８ビットの値を１ないしゼロだけ
インクレメントする、（２１その中に格納された全ての
８ビット値をイーストへパラレルシフトする、（３）そ
の中に格納された全ての８ビット値をウェストへパラレ
ルシフトする、（４）その中に格納された８ビット値を
下位へシリアルシフトする。そのとき入力ライン４０に
より上位の１ビットアキユムレータ１２０ｈへ供給され
たシリアルシフト入力値はプロセッサセル３１内の種々
のソースから選択される（第３図参照）。

第５図を参照して、プロセッサユニヅト１０ａ〜Ｔｏｎ
は論理的に８ユニットの組として配列されており、更に
破線枠１３０内にその代表組が描かれている。これは次
の３つの理由による６（１］ホストコンピユータデータ
ライン１５は一度に８ビットを読込むことができる、（
２）グループ１３０に付随するメモリはバイトワイドメ
モリ１３２において最も経済的に提供される、（３１＠
！の内部機能が８ビットサイズで最も良く処理されるか
らである。８個のプロセッサユニット３０ａ〜３０ｈは
、左側にアキュムレータ入力及び出力４５ａ、　４１ａ
、　４７ａ及び４３ａを、また右側に４１ｈ〜４４ｈを
有して描かれている。プロセッサユニット３０ａ〜３０
ｈは、メモリ１３２へ８本のデータライン１２ａ〜１２
ｈを介して接続されている。メモリデータライン１２ａ
〜１２ｈは、第１人力としてアキュムレータの左側入力
セレクタ１３５へ接続されており、その隣りのアキュム
レータの低位バイト人力１３４はセレクタ１３５の第２
人力へ接続されている。アキュムレータの左側入力セレ
クタ１３５へ接続されている制御ラインＣ０Ｎａ上のイ
ンストラクションは、第１或いは第２人力のどちらかを
選択させ、その選択された信号を入力ライン４７ａに沿
ってアキュムレータの下位バイトレジスタ５５へ移す（
第２図参照）、プロセットユニット３０ｈのアキュムレ
ータの下位バイトレジスタ５５ｈの８個の出力ビットは
グループ１３０のイースト側のライン４３ｈ上へ出力さ
れ、それぞれがプロセッサ３０ａ〜３０ｈの転置入カフ
０ａ〜７０ｈへ接続される。上記転置入力のそれぞれは
その出力セレクタ３３へ接続されているので（第２図参
照）、もしセレクタ３３がラインＣ０Ｎ３上の信号によ
ってインストラクトされ、転置信号７４を通過させれば
、メモリ１３ｅはその中にアキュムレータレジスタ５５
ｈからのアキュムレータビットを格納する。

第６Ａ図を参照すると、ビット値を８×８格子１４０が
示されている。格子１４０はメモリ１３に格納されるで
あろう垂直バイトの小さなサブアレイを代表しており、
ＡＯ〜Ａ７．ＢＯ〜Ｂ７．Ｃ０〜Ｃ７等はそれぞれ典型
的なバイトである。メモリとアキュムレータの間のデー
タの転置には２つの方法があるが、それぞれトランスポ
ーズイン及びトランスポーズアウトと呼ばれ、以下に説
明する。トランスポーズイン：ラインＣ０Ｎａ上のコマ
ンド信号（第５図参照）は、左側入力セレクタ１３５が
ライン４７ａを介し、メモリデータライン１２ａ〜１２
ｈからの出力をプロセッサユニット１３０ａへ与える選
択動作をなすようにセットされる。もし、格子１４０の
値の８列（水平）がメモリ１３がら最大有効ビットを最
初にして読込まれ、またプロセッサユニット３０８〜３
０ｈの８個の隣り合うアキュムレータセクション５０ａ
−５０ｈがメモリ読込インストラクションと同期してイ
ーストヘクロックするようにコマンドされるならば、格
子１４０からのデータは、第６Ｂ図の格子１４２に示す
ようなトランスポーズされた形で、隣りのアキュムレー
タセクションに水平的に格納される。トランスポーズア
ウト：もし８個の隣り合うセクション５０ａ〜５０ｈ内
のデータが第６Ａ図の格子１４０で表わされたように格
納されているならば、またもしプロセッサユニット３０
ａ〜３０ｈのそれぞの出力セレクタ３３（第２図参照）
が転置人カフ４を選択するようにコマンドされるなら、
８個のアキュムレータイーストシフトと同期された８回
のメモリ書込が実行された後に、格子１４０のデータア
レイは第６Ｂ図の格子１４２に示すようにメモリ内で格
納される。

アキュムレータの低位バイトレジスタ５５ｈの８個のパ
ラレル出力も又、第５図の右端の８本のライン４３ｈを
介し低位アドレスセレクタ１３１へ第１組の入力群とし
て接続される。８本の下位アドレスバイトライン１４（
第１図参照）は、入力の第２組としてセレクタ１３１へ
接続される。制御ラインＣ０Ｎｅ上のインストラクショ
ンにより、セレクタ１３１はライン４３ｈからのアキュ
ムレータ出力信号或いはライン１４上の下位アドレスバ
イト信号のどちらかをライン２８へ通過させる。ライン
２８はバイトワイドメモリ１３２内に在るメモリ１３ａ
〜１３ｈへ運ばれるアドレスの８個の最小有効ビットで
ある。

上述の記述に鑑み、当業者には以下のことが理解できる
と思われる。即ち、コントローラ２７（第１図参照）は
、メモリ１３ａ〜１３ｎをアドレスすることができ、８
個のアキュムレータセクションの内へ、それがプロセッ
サユニット３０ａ〜３Ｏｎ内の８個のプロセッサユニッ
トのどの望まれたグループ１３０であっても、数をロー
ドでき、選択された８個のプロセッサユニットグループ
１３０のイーストアキュムレータセクション５５ｈでロ
ードされた数を再びメモリ１３８〜１３ｎをアドレスす
るのに用いることができる。この種の機能は通常、間接
アドレス指定として知られている。グループ１３０のア
キュムレータセクション内のデータは、イーストヘシフ
トされ、上記グループ内の８個のアキュムレータの全て
に間接アドレスが与えられ、所望の処理を実行するまで
、間接アドレス指定が新しくシフトされた値に対し繰り
返される。この技法の応用は後述する。

第５図のコマンド入力セレクタ１３３は、コントロール
ラインＣ０Ｎ１０上の信号によりインストラクトされ、
下位アドレスバイト１４あるいはライン１２ａ〜１２ｆ
を介して受け取られたメモリ１３ａ〜１３ｎからのバイ
トのどちら°かの状態を、ライン１３８を介してコマン
ド蓄積レジスタ１３７へ通過させる。Ｃしにθ上のクロ
ック信号の作用により入力ライン１３８上のデータがコ
マンド蓄積レジスタ１３７ヘラツチされる。コマンド蓄
積レジスタ１３７は、好ましくはその中に４つのバイト
を格納できる４ステージシフトリジスタである。ライン
ＣＬＫｅ上の４つのクロックサイクルは、従って、コマ
ンドの４つのバイトのの新しい組をコマンド蓄積レジス
タ１３７へ完全に移すことができなければならない。

コマンド蓄積レジスタ１３７に格納されたデータの４つ
のバイトは、コマンドラインＣＨＤ１〜ＣＨＤ８を介し
て出力され、第３図に示すように諸コマンド信号として
作用すると共に、プロセッサセル３１を作動するのに用
いられる。

上述より次のことが明らかである。グループ１３０のプ
ロセッサユニ７ト３０ａ〜３０ｈに対するコマンド蓄積
レジスタ１３７用のデータワードは、ライン１４により
直接下位アドレスバイトから或いはメモリ１３ａ〜１３
ｈから得ることができる。後者の場合、下位アドレスバ
イトラインは下位アドレスレジスタ１３１及びライン２
８を介しメモリ１３ａ〜１３ｈへのアドレスを供給する
。後者の方法によると、プロセッサユニットの異なるグ
ループ１３０はメモリ１３内の異なった場所、例えばメ
モリ１３のそれぞれが指定された部分へ、同時にアクセ
スでき、またメモリ１３内に予め格納された異なったコ
マンドを受け取ることができる。

アブリゲーション（応用例 本発明の新規な特徴の応用例を次に示す、その応用例は
、グループ１３０の８個のお互いに接続されたアキュム
レータ５５ａ〜５５ｈ、転置処理及び間接アドレス指定
を含む。これら３つの応用例に関する以下の記述におい
て、正確なコマンド及び信号の流れに関する詳細な記載
は必要でない、というのは基本的な詳細は既に上述され
ているか或いは上述の記載より容易に理解できるからで
ある。

１旦旦ヱニ１Ａ 参照用テーブル（ルックアップテーブルＬＵＴ）は、通
常データアレイ或いはマトリックス内の各データエレメ
ントが非常に複雑な規則に基づき変換される場合に用い
られる。普通、そのような複雑な規則に基づき全てのデ
ータエレメントを計算するのは非常に時間がかかる。し
かし、もし、そのコンピユーチージョンが、オフライン
で独立変数或いは入力のコンビネーションの収り得るデ
ータ値のそれぞれに対し、またメモリ１３８〜１３ｎ内
に水平バイトとして格納されている結果に対し、一度に
できるならば、プロセッサユニット１３ａ〜１３ｎは各
データポイントに対し格納された参照用テーブルアレイ
からの値を参照するだけでよい、今、述べた技法の一実
施例として、第７Ａ図〜第７Ｃ図に示された次の方法を
考えてみる。第６Ｂ図のように水平フォーマット内のメ
モリ１３内に所望のＩＵＴが格納されているとすると、
ＬＵＴ内の記述項に基づき変換される第６Ａ図に示され
ているような垂直フォーマットのメモリ１３ａ〜１３ｈ
に格納される。第１ステツプは、メモリ１３ａ〜１３ｈ
の８ビット×８ビットのセグメント１４８により代表さ
れる８個の垂直に格納されたデータバイトを、下位バイ
トアキュムレータ５５の８×８グループ１５０へ読込む
一方、アキュムレータ５５を第７Ａ図に示すように、信
号ライン１５２及び矢印１５３により下方へクロック（
クロックダウン）することである。これをするために、
プロセッサセル３１のアキュムレータ入力セレクタ１１
６はライン１２ａ〜１２ｈ上のメモリ１３ａ〜１３ｈの
メモリセグメント１４８からのデータを、ライン４０ａ
〜４０ｈへ通過させる必要がある（第１図及び第２図参
照）。８つのクロックサイクルが必要とされる。その後
、第２ステツプの間は、グループ１５０内に格納された
データバイトが間接アドレスとして用いられる。

この間接アドレスは、メモリスペース１５４をメモリ１
３ａ〜１３ｈヘアドレスする。メモリ１３ａ〜１３ｈで
は、ＬＵＴが第７Ｂ図において、信号ライン１５６によ
りアドレスされる。メモリスペース１５４内の列の数は
、ＩＵＴ内の列の数に等しい。メモリスペース１５４内
のＩＵＴに基づき変換されたデータバイトは、信号ライ
ン１５８によって示すように、メモリから読出され、矢
印１５９によって示すように、アキュムレータグループ
１５０内へ、即ちイーストヘシフトされる。最も右にあ
るデータバイトは、イーストへのシフトの間に消失し、
それに続く右側のエレメントがグループ１５０の一番右
の位置を占める。８つのクロックサイクルがこの第２ス
テツプの間全ての８個のバイトを処理するのに必要とさ
れる。この８つのクロックサイクルの間ＬＵＴ（１５４
）の記述項を参照するこ、とにより変換されたデータは
、イーストヘクロツクされ入力ライン４７ａを介しグル
ープ１５０の最も左のアキュムレータ５５ａヘクロツク
され、その処理においてデータは垂直フォーマットへ転
置され、グループ１５０内で保持される。最後に、信号
ライン１６０により、第７Ｃ図に示すように、グループ
１５０内に保持された新しい変換値は、垂直フォーマッ
トでメモリ１３ａ〜１３ｈへ書き戻される。グループ１
５０のアキュムレータ５５を完全にダウンシフトし全て
の８個の変ＰＡ値を格納させるには、更に８つのクロッ
クサイクルが必要とされる。典型的には変換値はメモリ
セグメント１４８に再格納されるが、場合によってはメ
モリ１３ａ〜１３ｈ内の異なったセグメントへ格納して
もよい。

ヒストグラム ヒストグラムは全データアレイ内でデータ値のグループ
の各値が生ずる回数をカウントすることであり、本発明
の転置及び間接アドレス指定の特徴を用いて効果的に実
行することができる１つの演算である０本発明のシステ
ム９を用いてヒストグラムを作るための好ましいテクニ
ックは、次の如くである。まず、ヒストグラムが付随す
る色々なカウントが累積されるメモリ１３ａ〜１３ｎ内
のエリアはゼロドアウドされる。この例として、第８Ａ
図に示ずメモリ１３ａ〜１３ｈ内のアレイ１７０に垂直
フォーマットとしてデータが在ると考えると、ヒストグ
ラムのカウント値は水平フォーマットに累積される。８
個のデータビットの組が、矢印１７１及び信号ライン１
７２によって第８Ａ図に示すように、バイトアキュムレ
ータグループ１５０内へ（シリアルにダウンシフトされ
て）ロードされる。

グループ１５０の最も右のアキュムレータ５５ｈ内のデ
ータ値は、メモリ１３のメモリセグメント１７７内のメ
モリ位置（列）への信号ライン１７３によって第８Ｂ図
に示すように、間接アドレスとして作用する。メモリセ
グメント１７７は、その特定のデータ値に対するカウン
ト値を有するようになる。

そのカウント値は、インクレメントされ、信号ライン１
７４により、第８Ｂ図に示すように、８ビットワイドプ
ロセツサセル１７５内ヘロードされる。

プロセッサセル１７５は、例えば、プロセッサユニヅト
１０ａ〜１０ｈのプロセッサセル３１ａ〜３柚から構成
される。プロセッサセル１７５におけるカウントは、第
８Ｂ図に示すように、プロセッサセルの水平算術モード
を用いてインクレメントされる。

再び間接アドレス指定を用いるとインクレメントされた
値は、同じメモリ位置（列）に戻される。

即ち、信号ライン１７６及び１７８により第８Ｃ図に示
すように、インクレメントされた値が来た場所に戻され
る。同時にアキュムレータ１５０はイーストヘシフトさ
れ次のデータ値の次のカウントへ用意される。第８Ｂ図
及び第８Ｃ図に示したインクレメントプロセスは全部で
８回起つ、第８Ａ図のステップの間、８個のアキュムレ
ータのグループ１５０内にロードされた全てのデータを
カウントする。例えばメモリ１３ａ〜１３ｎ内で８ビッ
トワイドコラムの幾つかの組として延びるデータマトリ
ックスの全ての列が同じように当時に処理される。

最後に、コラムの各組の全列が処理された後、幾つかの
ヒストグラムが統合整理されるが、このとき８個のコラ
ムの各組に対し１つのヒストグラムが用いられる。更に
、もし垂直フォーマットが必要とされるならば、それら
は転置される。

アキュムレーション 第９Ａ図〜第９Ｃ図は、ここで用いられる１つのアキュ
ムレータのデータフローを示しており、１６ビットの数
がアキュムレータ内に既に存在する値に加算される場合
である。第９Ａ図では、データ即ち、垂直フォーマット
の８個の１６ビット値は、ビットシリアルの形をとるメ
モリ１３ａ〜１３ｎの８ビットワイドの１６列メモリセ
グメント１８８からプロセッサセル１７５へ読込まれる
。同時に１６ビットアキユムレータ１９０は、矢印１９
４により示すように、クロックダウンされ、上向きのシ
グナルフローバス１９５によって示すようにプロセッサ
セル１７５に読込まれ、そこで２つのデータ入力が加算
される。アキュムレータ１９０は、８ビットワイド×８
とットハイのアキュムレータセクション１９２（隣りの
８個のプロセッサユニット３０ａ〜３０ｈのアキュムレ
ータの上位バイトレジスタ５４ａ〜５４ｈである）と、
これに対応する８ｘ８の下位バイトアキュムレータグル
ープ即ちセクション１５０とから成る。セル１７５内で
生成された合計はそれがシフトダウンされる間アキュム
レータ１９０へ読み返される。第９Ｂ図には、もし合計
されるべき次のデータ値がメモリセグメント１８８の異
なるコラムにあるならば、アキュムレータ１９０が任意
にイースト或いはウエストヘシフトされることが描かれ
ている。第９Ａ図及び第９Ｂ図に描かれているステップ
の２つのフェーズ或いはシーケンスは、近く（或いは遠
く）のネイバーからの種々のデータの所望の加算を終了
させるなめには、幾度ら繰返される。イースト或いはウ
ェスト方向へのシフトは、プロセッサユニット１０ａ〜
１０ｎのアレイに沿ったいかなる任意の距離でも値或い
は部分合計を運ぶために用いることが可能である。従っ
て、アキュムレーション機能は、セグメント１８８等の
与えられたメモリセグメント内で実行されるとは限らな
い、第９Ａ図及び第９Ｂ図に示すこのアキュムレーショ
ン手法により、当業者によく知られている「シフトアン
ドアット」という乗算法を用いることにより、たたき込
み或いは種々の掛算因子との合計を処理できる。所望の
データ加算サイクルが全て完了すると、アキュムレータ
１９０の内容は、矢印１９６により第９Ｃ図に示すよう
に、アキュムレータをダウンシフトすることによりメモ
リ１３８〜１３ｎへ格納される。望むならプロセッサセ
ル１７５から出て行くデータの後にアキュムレータ１９
０内へゼロをシフトすることが可能である。ゼロをシフ
トインすることにより、アキュムレータ１９０はデータ
マトリックスの別の列を処理する準備ができたことにな
る。

Ｌ１Ｚヱヱヱグ 第１０Ａ図及び１０８図は本発明のシステム９を用いて
、メモリ内に格納されたデータマトリックスの選択され
たコラム内のビットの数（ナンバ）をカウントする方法
を示している。下位及び上位バイトアキュムレータの結
合組１９０は、第１０Ａ図に示唆されているように、イ
ンクレメントモードに置かれている。アキュムレータの
組１９０はメモリ１３ａ〜１３ｈのバイトワイドメモリ
セグメント２００が読み出されている間クロックされる
。一方、その内の論理ゼロビットはアキュムレータ１９
０の中身を変えない。セグメント２００は任意の数の列
を含むことができることに留意されたい。データの全列
が処理された後では、アキュムレータグループ１９０内
の各１ビットアキユムレータ５１ａ〜５１ｈが、それぞ
れメモリセグメント２００のそれぞれが付随しているデ
ータマトリックスコラムの論理「１」のデータビットの
全ての合計を含むことになる。グループ１９０の１ビッ
トアキユムレータ内の合計はシフトダウンされ、第１０
Ｂ図に示すように１３ａ〜１３ｈの別のバイトワイドメ
モリセグメント２０２へ書込まれる。メモリセグメント
２０２へ格納された合計は、第６Ａ図に示したタイプの
垂直データフォーマットの中に存するが、８ビットの高
さの代りに１６ビットの高さにもなし得ることに注目さ
れたい。

１１皇１ １６列×８ビットワイドのメモリセグメント１８８内の
垂直フォーマントに格納されている数を、信号ライン２
１０で第１１八図に示すようにアキュムレータ１９０内
へまずロードすることにより、１６ビットの定数をデー
タマトリックスの各エレメントに加算できる。一般に、
アキュムレータ１９０内の種々のビット幅×１６ビット
高さのアキュムレータ５４ａ〜５４ｈはそれぞれぞれ異
なった数を含んでいる。次に、ビットシリアル加算は、
サイクルを２回連続させるときプロセッサセル１７５の
セル３１ａ〜３１１）のそれぞれの中で起る。第１１Ｂ
図は第１サイクルを示しており、ここでは、データマト
リックスの最小有効ビットの列がプロセッサセル１７５
へ読込まれ（信号ライン２１２により示す）、同時にア
キュムレータ１９０は一回シフトダウンされ、８ビット
の列が信号フロー２１４で示すようにプロセッサセル１
７５ヘロードされる。アキュムレータ１９０のボトム２
１６からのアキュムレータ出力ビットの列は、そのトッ
プ２１８の入力部へ再循環される。第１１Ｃ図に示す第
２サイクルでは、プロセッサセル１７５のセル３１ａ〜
３１ｈの各々に各合計されたビットが、信号フローライ
ン２２０で示すように、メモリセグメント１８８へ読込
まれる。第１１８図及び第１１Ｃ図に示すサイクルは、
セグメント１８８に格納されたデータフードの残ってい
るより大きな有効ビット全てに対し、繰返される。こう
して合計加算が完了した後、アキュムレータ１９０内の
ビットは、完全に再循環され、その結果、数は第１１Ａ
図にもともとロードされたときの数と同じ数で記憶され
る。もし必要ならばセグメント１８８以外のメモリ１３
ａ〜１３ｈのメモリセグメント内に見い出されるデータ
マトリックスの列が全て処理されるまで上述の処理が繰
り返される。

上述の記載より次のことが理解されよう、上述の選択的
に相互結合可能なパラレル処理ユニットを直列的鎖状と
する本発明のシステム及び方法は、本発明の目的を確実
に達成するばかりでなく、特に効果的且つ経済的に達成
するものである。当業者が本発明の精神の範囲内で、本
発明の上記好適な実施例以外に、適宜種々の付加・改変
を行うことができることは明らかである。また、ここで
用いられた相互に関連のある用語、例えば、「列」と「
コラム」、「垂直」と「水平」、「左」と「右」、「イ
ースト」と「ウェストＪ、「アップ（上方向）」と「ダ
ウン（下方向）」等は、明細書及び請求の範囲の理解を
容易にするためのものであり、本発明の範囲を制限する
ものではない。

この点に鑑み、当業者には上述のような用語がしばしば
単に全体をはっきりさせるものでその人の見方を変える
ことにより変えられる。例えば１列」は「コラム」にな
り、その反対もある。それは、その人の見方を９０°回
転させた場合にすぎない。

また、ここに開示された好適実施例のアーキティクチャ
ーは、主に８ビットのデータワードに基づいており、８
×８ビット或いは１６ビット×８ビットの配列の処理デ
ータに基づいているが、本発明は容易に他のサイズのデ
ータワードにも適用でき、例えば小さいものでは２ピン
トのワードから、大きいものでは３２ビット（或いはそ
れ以上）のビットのデータワードでもよいし、それぞれ
が似ている少し小さい或いは大きい配列のグループのデ
ータでもよい。従って、ここで求めている保護は、本発
明の範囲内において請求された内容と等価なものの全て
である。

【図面の簡単な説明】

第１図は本発明の直列的鎖状に結ばれた並列処理システ
ムの全体のブロック図、 第２図は典型的なシングルプロセッサユニットのブロッ
ク図、 第３図は第２図のプロセッサユニットのプロセッサセル
インの部分の概略図、 第４図は第２図のプロセッサユニットのアキュムレータ
・ハイバイトレジスタを構成する８個のアキュムレータ
セルの構造を示す部分図、第５図は８個のプロセッサユ
ニットの組の間の相互接続及びそこで用いられているワ
イドバイトメモリの間の相互接続のブロック図、 第６Ａ図及び第６Ｂ図は転置処理を示す図、第７Ａ図〜
第７Ｃ図は参照用テーブル計算における信号の流れを示
す図、 第８Ａ図〜第８Ｃ図はヒストグラム計算における信号の
流れを示す図、 第９Ａ図〜第９Ｃ図はデータアキュムレーションにおけ
る信号の流れを示す図、 第１０Ａ図及び第１０８図はカウンティングにおける信
号の流れを示す図、 第１１Ａ図〜第１１Ｃ図はメモリー内でデータマトリッ
クスに定数を加える際の信号の流れを示す図である。 図中、９は並列演算処理システム、１０８〜ｉｏｈ　。 ３０．１３０はネイバーフッドプロセッサユニット、１
０はそのアレイ、１１はライン、１２ａ〜１２ｎは双方
向データ転送ライン、１３ａ〜１３ｎ、　１３２はシン
グルワイドメモリ、１３はそのアレイ、２１はパラレル
ビットライン（データシフトライン）、３１はプロセッ
サセル、３２はＩ１０ユニット、３３は出力セレクタユ
ニット、３４〜３８．４１〜４４．７１〜７３は接続ラ
イン、１３５は左側入力セレクタである。 ＦＩＧ二

Claims (1)

1. 【特許請求の範囲】 １、複数の列と少なくとも２ｎ（ｎは１より大きい整数
   ）のコラムを有する大きなデータアレイからのデータに
   より並列処理演算を実行するための処理システムであり
   、処理のために上記大きなデータアレイを少なくとも第
   １及び第２サブアレイに細区分し、該サブアレイが複数
   の列とｎコラムを有する上記システムにおいて、 ｎ個の独立したプロセッサユニット毎の第１及び第２グ
   ループが設けられ、上記グループの夫々が複数の接続ラ
   インにより互いに接続されたｎ個のプロセッサセルのア
   レイを有し、独立したプロセッサユニットのそれぞれが
   上記プロセッサセルの１つを有しプロセッサユニットの
   上記第１及び第２グループが複数の接続ラインにより互
   いに接続され、 上記グループ間でデータを転送し上記第１及び第２サブ
   アレイにそれぞれ付随したデータのｎコラムを格納する
   ためのｎ個のメモリ手段の第１及び第２グループが設け
   られ、上記メモリ手段のそれぞれがデータの１個のコラ
   ムを格納すると共に、プロセッサユニットの１つに付随
   接続されており、 ｎ個のメリ手段の第１グループがそのデータの列に対し
   プロセッサユニットの第１グループを選択的に作動せし
   めるための第１手段及びプロセッサユニットの第１グル
   ープにｎ個のメモリ手段の第１グループのｎ個のコラム
   の１つからのデータにより選択的に並列に作動せしめる
   ための第２手段を有するプロセッサユニットの第１グル
   ープが設けられ、 ｎ個のメモリ手段の第２グループの列からのデータによ
   りプロセッサユニットの第２グループに選択的に並列的
   に作動せしめるための第１手段及びｎ個のメモリ手段の
   第２グループのｎコラムの１つからの並列なデータによ
   りプロセッサユニットの第２グループを選択的に作動せ
   しめるための第２手段を有するプロセッサユニットの第
   ２グループが設けられたことを特徴とする並列処理シス
   テム。 ２、各プロセッサユニットが複数の接続ラインにより隣
   りのプロセッサユニットに付随する少なくとも１つのア
   キュムレータ手段に接続されて、処理されるべきデータ
   を一時的にホールドするための手段を有する請求項１記
   載の並列処理システム。 ３、各アキュムレータ手段がその内のデータの１ビット
   を一時的に保持するためのｎ個の１ビットアキュムレー
   タを有し、各アキュムレータ手段に付随する１ビットア
   キュムレータは互いに接続され、各アキュムレータ手段
   が夫々のプロセッサユニットに付随するメモリ手段から
   のデータｎビットを受けると共に一時的に保持できる請
   求項２記載の並列処理システム。 ４、アキュムレータ手段の夫々が、互いにシリアルに接
   続された２ｎ個の１ビットアキュムレータを備える請求
   項３記載の並列処理システム。 ５、プロセッサユニットの各グループがプロセッサユニ
   ットの第１のユニットのアキュムレータ手段へ接続され
   たアドレス選択手段を有し、プロセッサユニットが上記
   アキュムレータ手段の１つからのデータをデータ接続ラ
   インへ向わせ、プロセッサユニットグループの各プロセ
   ッサユニット及び各プロセッサユニットグループに付随
   するメモリ手段グープ内の各メモリ手段へ導き、 各プロセッサユニットグループが、該グループのプロセ
   ッサユニットと該グループに付随するメモリ手段グルー
   プとの間のデータ接続ラインを上記プロセッサユニット
   グループ内の第２ユニットへ選択的に結合するための入
   力選択手段を更に備え、これによりデータが並列的にメ
   モリ手段或いはそのグループのプロセッサユニットから
   それぞれのグループの第２プロセッサユニットへ転送さ
   れることを特徴とする請求項３記載の並列処理システム
   。 ６、複数の列と少なくとも２ｎ（ｎは１より大きい整数
   ）のコラムを有するデータアレイからのデータにより並
   列処理演算を実行するための処理システムにおいて、複
   数の接続ラインいに接続されたプロセッサセルのアレイ
   を備えるｎ個の独立したプロセッサユニットのアレイと
   、メモリ手段の夫々がプロセッサユニットの１つに付随
   されると共に、データの１コラムを格納するように構成
   され、ｎ個の独立したプロセッサユニットのアレイによ
   り連続処理のためにデータを格納するためのｎ個のメモ
   リ手段のアレイとを備えたことを特徴とする並列処理シ
   ステム。 ７、ビット等のデータのｎビットを転置するための手段
   が、ｎ個のメモリ手段のアレイとプロセッサユニットの
   アレイとの間をデータビットが転送されるとき、データ
   の構成を、第１フォーマットからこれに垂直な第２フォ
   ーマットへ変えることを特徴とする請求項６記載の並列
   処理システム。 ８、データのｎビットを転置するための手段がプロセッ
   サユニットの第１番目のプロセッサユニットにｎ個のメ
   モリ手段のアレイを選択的に接続させて、データがメモ
   リから第１番目のプロセッサユニットへ並列的に転送さ
   せる請求項７記載の並列処理システム。 ９、プロセッサユニットのそれぞれが処理されるべきデ
   ータを一時的に保持するためのアキュムレータ手段を有
   し、該アキュムレータ手段が複数の接続ラインにより少
   なくとも隣りのプロセッサユニットに付随する１つのア
   キュムレータ手段に接続され、該アキュムレータ手段の
   それぞれはデータのシングルビットをシリアル及びパラ
   レルに受け取るための少なくともｎ個の１ビットアキュ
   ムレータを有し、上記１ビットアキュムレータのそれぞ
   れが並列入力を有しており、 入力選択手段がデータをメモリ手段からプロセッサユニ
   ットの第１ユニットのアキュムレータ手段の並列入力へ
   供給し、 ｎ個のメモリ手段のそれぞれがデータアレイの１つのデ
   ータコラム用の格納場所を供給し、メモリ手段のアレイ
   からプロセッサユニットのアレイへ転送されたデータの
   ｎビットがメモリ手段のアレイのｎコラムの長さを有す
   る別フォーマットである第１フォーマット内へ格納され
   ることを特徴とする請求項８記載の並列処理システム。 １０、プロセッサユニットのそれぞれが更に与えられた
   データにより算術演算を実行するための算術手段を備え
   、もしアレイに沿った通常の第１方向にみて隣りにプロ
   セッサユニットが在るならばその隣りのプロセッサユニ
   ットへ当該プロセッサユニット内で実行された算術演算
   の結果として出て来るキャリーに対応するデータを転送
   するためのキャリー手段を有し、これによりｎ個のプロ
   セッサユニットのアレイが並列的に処理されｎ個のプロ
   セッサユニットに対し並列に供給されたデータに基づき
   算術演算を実行することを特徴とする請求項６記載の並
   列処理システム。 １１、各プロセッサユニットにおいて、算術手段が、ユ
   ニットのプロセッサセルの一部をなしていて１ビット加
   算演算を実行するように構成され、もし最も最近に実行
   された加算演算の結果として１ビット合計及びキャリー
   ビットが出て来ればこれを一時的に保持するための１ビ
   ット格納手段の一対を有しており、 各プロセッサユニットがキャリービットを保持するため
   の１ビット保持手段と、もし上記第１方向にみて隣りに
   プロセッサユニットが在るならその隣りのプロセッサユ
   ニットの算術手段との間のキャリーアウト接続ラインを
   有しており、 各プロセッサユニットにおいて、プロセッサセルが、算
   術手段により処理するためにプロセッサユニットに付随
   されているメモリ手段から連続的に転送される一対のビ
   ットを一時的に保持するための一対の１ビット格納手段
   を有する請求項１０記載の並列処理システム。 １２、メモリ手段のアレイ内でデータを間接的にアドレ
   スするための手段を特徴とする請求項６記載の並列処理
   システム。 １３、各プロセッサユニットが処理されるべきデータを
   一時的に保持するためのアキュムレータ手段を備え、該
   手段が複数の接続ラインにより隣りのプロセッサユニッ
   トに付随されている少くとも１つのアキュムレータ手段
   へ接続されており、メモリ手段のアレイがアドレス入力
   を有しており、間接的にアドレスするための手段がプロ
   セッサユニットの第１ユニット内のアキュムレータ手段
   に接続されたアドレス選択手段を有し、データを上記第
   １アキュムレータ手段からメモリ手段のアレイのアドレ
   ス入力の少なくとも幾つかへ並列的に選択的に方向づけ
   しており、各プロセッサユニットのアキュムレータ手段
   内のデータを一方向へシフトしもし隣りにプロセッサユ
   ニットが在るならばその隣りのユニットのアキュムレー
   タ手段へデータをシフトするための手段を有する請求項
   １２記載の並列処理システム。 １４、少なくとも複数の列とｎ個（ｎは１より大きい整
   数）のコラムを有するデータアレイからのデータにより
   並列的に処理演算を実行するための処理システムにおい
   て、プロセッサユニットのアレイとメモリ手段のアレイ
   との間でのデータの転送を次の（ａ）〜（ｃ）のステッ
   プを含んでなすことを特徴とする並列処理方法、 （ａ）少なくとも処理システムの一部として、複数の接
   続ラインにより互いに接続されたｎ個のプロセッサユニ
   ットのアレイ及びｎ個の独立したプロセッサユニットの
   アレイにより連続処理するためにデータを格納するｎ個
   のメモリ手段のアレイを供給するステップ、 （ｂ）ｎ個のメモリ手段のアレイ内の１つのフォーマッ
   ト内にデータを格納するステップ、（ｃ）ｎ個のメモリ
   手段のアレイ内の第１フォーマットに格納されたデータ
   の第１グループをｎ個のプロセッサユニットのアレイへ
   転送するステップ。 １５、第１フォーマットに垂直な第２フォーマットへ転
   送されるデータを転置するステップ （ｄ）を特徴とする請求項１４記載の並列処理方法。 １６、第１フォーマットがデータアレイのｎ個のコラム
   の長さを有する１列フォーマットであって上記ステップ
   （ｂ）の間転送されるデータのグループがｎビットから
   成る第１列を構成しており、第２フォーマットがプロセ
   ッサユニットのアレイ内のプロセッサユニットの１つの
   ユニットに付随する１コラムフォーマットであり、プロ
   セッサユニットのそれぞれが処理されるべきデータを一
   時的に保持するためのアキュムレータ手段を有し、該ア
   キュムレータ手段が複数の接続ラインにより隣りのプロ
   セッサユニットに付随された少なくとも１つのアキュム
   レータ手段により接続され、各アキュムレータ手段がシ
   リアル及びパラレルにデータのシングルビットを受け取
   るための１ビットアキュムレータを少なくともｎ個備え
   、各１ビットアキュムータが並列入力を有しており、 上記ステップ（ｃ）がデータを第１列からプロセッサユ
   ニットのアレイの最初の端に位置するプロセッサユニッ
   トの最初のユニットのアキュムレータ手段へ転送するこ
   とにより実行される請求項１５記載の並列処理方法。 １７、１つのプロセッサユニットでの算術演算の結果と
   して作り出されるキャリーデータを、少なくとも部分的
   に、もし或方向にて隣りにプロセッサユニットが存在す
   ればその方向にて該隣りのプロセッサユニットへ、即座
   に転送することにより、ｎ個のプロセッサユニットで並
   列的に算術演算を実行し、このとき転送されたキャリー
   データが隣りのプロセッサユニットで実行される算術演
   算に用いられるステップを有する請求項１４記載の並列
   処理方法。 １８、第１列から１つのビットが各プロセッサユニット
   内で格納されるようにメモリ手段からｎデータビットの
   第１列を読み込むこと、 第２列からの１つのビットが各プロセッサユニットで格
   納されるようにメモリ手段からｎデータビットの第２列
   を読み込むと共に、ｎデータビットの第２列をｎ個のプ
   ロセッサユニットへ格納すること、 もし隣りのプロセッサユニットからキャリーデータが得
   られたなら、該キャリーデータ及び２つの読み込みサブ
   ステップの結果として格納された２つのビットを各プロ
   セッサユニット内での加算処理へのユニットとして用い
   、ｎ個のプロセッサユニットのそれぞれの中で１ビット
   加算演算を実質的に同時に実行すること、 により実行される請求項１７記載の並列処理方法。 １９、請求項１４記載の並列処理方法において、システ
   ムにより連続的な処理を行うためにメモリへデータをア
   ドレスし、データの第１グループがｎ個のメモリ手段の
   アレイの第１場所から来て上記方法が、 （ｄ）第１場所から離れたメモリ手段内の第２場所を特
   定するためにロードされたデータを用いること、 （ｅ）メモリ手段の特定された第２場所からプロセッサ
   ユニットのアレイへデータをロードすることを特徴とす
   る並列処理方法。 ２０、処理システムが、プロセッサユニットの第１ユニ
   ットへ接続されると共に、プロセッサユニットの上記第
   １ユニットへロードされたデータをメモリ手段へ選択的
   に方向づけするためのアドレス選択手段を備え、その方
   向づけられたデータがメモリ手段の第１場所のアドレス
   の少なくとも一部として作用し、 上記方法が更に第１ユニットへ隣りのプロセッサユニッ
   トから別のデータをシフトするステップを有することを
   特徴とする請求項１９記載の並列処理方法。