JPS63311816A

JPS63311816A - 容量性負荷駆動回路

Info

Publication number: JPS63311816A
Application number: JP14685487A
Authority: JP
Inventors: Yuichiro Kimura; 雄一郎木村; Nobuaki Kabuto; 展明甲; Satoshi Takashimizu; 聡高清水
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1987-06-15
Filing date: 1987-06-15
Publication date: 1988-12-20
Anticipated expiration: 2009-10-12
Also published as: JPH0681026B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、直流による容量性負荷駆動回路に係り、特に
低消費電力で応答の速い、電圧利得１の容量性負荷駆動
回路に関する。

〔従来の技術〕

従来の容量性負荷駆動回路は、横井与次部著、リニアＩ
Ｃ実用回路マニュアル、ラジオ技術針、１９８０．１０
５頁に記載のように、差動アンプの後段に５ＥＰＰ　（
シングルエンドプッシュプル）を用いて電力増幅を行な
い、ＳＥＰＰの出力を差動アンプに負帰還したボルテー
ジホロワとなっていた。

しかし、回路規模やダイナミックレンジ、消費電力等の
点について十分な配慮がなされていなかった。

〔発明が解決しようとする問題点〕

上記従来技術においては、ＳＥＰＰを用いるため、出力
の立上り、立下りスピードは速いが、出力段のコンプリ
メンタリ−トランジスタのオン電圧を埋めるため、該２
つのコンプリメンタリ−トランジスタのベース間にレベ
ルシフタが必要であり、さらに、貫通電流防止のために
、出力のエミッタ間に抵抗を挿入する必要があった。こ
のため回路規模と消費電力が増大するという問題があっ
た。又、上記レベルシフタを挿入しなければ貫通電流の
問題はないが、差動アンプのゲインを十分上げなければ
出力誤差が大きくなり、設計条件が厳しくなるばかりで
なく、オン電圧分だけ差動アンプのダイナミックレンジ
を広げる必要があり、消費電力が増加する。さらに、出
力変化時に非常に多くの電流が流れ、電源ラインを通し
て、出力に影古を与えるという問題があった。

本発明は、低消費電力で、立上り、立下りのスピードが
速く、出力変化時のピーク電流が小さい液晶表示装置等
の容量性負荷を駆動するのに好適な容量性負荷駆動回路
を提供することを目的とする。

〔問題点を解決するための手段〕

上記目的は、ＳＥＰＰを構成する２つのトランジスタの
入力間のレベルシフタと出力間の抵抗を短絡除去し、代
わりに出力と並列に定電流源を挿入すると共に、ＳＥＰ
Ｐを構成する少なくとも一方のトランジスタのコレクタ
と正側又は負側の電源の間に電流制限回路を挿入するこ
とにより達成される。

〔作用〕

ＳＥＰＰの２つのトランジスタの入力間のレベルシフタ
を除去したため、必ずどちらかのトランジスタがカット
オフとなり、貫通電流が流れる心配がない。そのため、
出力間の貫通電流制＠砥抗も不要となり回路規模と消費
電力の低減を図ることができる。

又、入力間のレベルシフタを除去し、出力端子と正又は
負の電源の間に定電流源を挿入しているため、通常、一
方のトランジスタだけがエミッタホロアとして働き他方
はカットオフしている。そして、他方のトランジスタは
入力信号が大きく、エミッタホロワがカットオフする方
向へ変化したときのみオン状態となり、負荷容量の充放
電を促進する。そして、負荷容量の充放電が進むと再び
カットオフする。この状態では、ＳＥＰＰの２つのトラ
ンジスタは共にカットオフとなっており、出力は入力に
対して誤差をもっている。

その後、エミッタホロワの電流源のみで負荷容量の充放
電が継続され、最終的には出力誤差は補正される。

ここで、ＳＥＰＰの２つのトランジスタが共にカットオ
フした時点での出力誤差は、上記両トランジスタのオン
電圧の和と差動アンプのゲインで決定され通常小さい値
であるため、その後の負荷容量の充放電には時間がかか
らない。また、ＳＥＰＰのどちらかのトランジスタがオ
ンしているときは急速に充放電が促進される。最終的に
負荷電圧は、エミッタホロワで与えられるため、差動ア
ンプのダイナミックレンジはＳＥＰＰの２つのトランジ
スタのオン電圧分を含む必要はなく、必要最小限で済む
ため電源電圧を下げ消費電力を下げることができる。

ＳＥＰＰを構成するトランジスタの少なくとも一方のコ
レクタと正側又は負側の電源間に電流制限回路を設けて
、出力変化時のピーク電流による悪影響を防止すること
ができる。

〔実施例〕

以下、本発明の実施例を図面を用いて説明する。

第１図は１本発明の第一実施例を示す構成図であって、
０ＭＯ３ＦＥＴで構成した液晶表示装置用出力バッファ
アンプに適用したものである。同図において、２は差動
アンプ、３，５は各々ＮＭＯ５ＦＥＴ、ＰＭＯ３ＦＥＴ
でＳＥＰＰを構成している。８は負荷容量つまりドレイ
ンバスの容量である。４０．４１は各々ＮＭＯ３ＦＥＴ
、定電圧源で、両方で定電流源を構成している。又、Ｎ
ＭＯ３ＦＥＴ７０と定電圧源７１及びＰＭＯ３ＦＥＴ６
０と電圧源６１も各々電流制限回路を構成している。

差動アンプ２の出力はＳＥＰＰを構成する２つのＭＯ３
ＦＥＴ３．５に入力され、ＳＥＰＰの出力は差動アンプ
２に全負帰還され、ボルテージホロワを構成する。ここ
で、ＮＭＯ３ＦＥＴ３．ＰＭＯ３ＦＥＴ５のオン電圧（
ドレイン電流が流れ始めるゲート・ソース間電圧）を各
々ＶいＮ　（ソースに対するゲート電圧）、■い、（ゲ
ートに対するソース電圧）とすると、貫通電流を防止す
るためには、次式が成立しなければならない。

Ｖｔｈｓ　＋　Ｖｔｈｐ　＞　０この出力バッファアンプは、入力に変化がない場合、Ｎ
ＭＯ３ＦＥＴ４０と電圧源４１からなる微小定電流源が
負荷から電荷を引抜いてその電位を下げるため、十分な
時間経過後は入力電圧に関係なく、Ｐ　Ｍ　ＯＳ　Ｆ　
Ｅ　Ｔ　５がカットオフする。そしてＮＭＯ３ＦＥＴ３
．ＮＭＯ３ＦＥＴ４０と電圧源４１からなる微小定電流
源で、ソースホロワ回路として機能しているため出力誤
差は非常に小さい。この状態から入力信号ＶＩＮが立上
ると、ＮＭＯ３ＦＥＴ３はソースホロワとして負荷容量
８へ急激に電荷を注入し、出力を急激に立上げようとす
る。しかし、ＮＭＯ３ＦＥＴ３のドレインにはＰＭＯ３
ＦＥ７６０と定電圧源６１から成る電流制限が接続され
ているため、ピーク電流が抑えられる。特に液晶ドライ
バーのように出力本数が多く、しかもすべての出力が一
斉に変化する可能性のある場合にはピーク電流を抑える
のは大切なことである。出力バッファアンプの立上り時
間ｔｒは、電圧変化量Δ■、負荷容量８　（Ｃ１，）　
、ＰＭＯ３ＦＥＴ６０と定電圧源６１から成る電流制限
回路の電流ＩＬＰで次式のように決定される。

次に、立下り特性については、定常状態から入力電圧■
１Ｎが立下ると、まずＮＭＯＳ　Ｆ　ＥＴ　３がカット
オフし、入力電圧の変化が大きいときは続いてＰＭＯ３
ＦＥＴ５がオン状態となる。このとき、ＰＭＯ３ＦＥＴ
５のドレインにはＮＭＯ３ＦＥＴ４１と定電圧源７１か
ら成る電流制限回路が接続されており、ここでもピーク
電流を抑えている。ＮＭＯ３ＦＥＴ４０と定電圧源４１
から成る微小定電流源は、常に負荷容量８から電荷を引
いている。従って、ＰＭＯ３ＦＥＴ５がオン状態となっ
ている場合は、ＮＭＯ３ＦＥＴ４０と定電圧源４１から
成る微小定電流源とＰＭＯ３ＦＥＴ５の両方で負荷容量
８から電荷の引抜きを行なう。

第２図は第１図における出力の立下り特性を示すグラフ
であって、入力電圧ＶＩＮが■１からｖ２までステップ
状に変化した場合の出力電圧Ｖ。ＬＩＴの応答を示した
図である。

同図において、時間ｔが０〜ｔｆｌの間は、上記２つの
電流源の電流の和で引抜きを行っている期間である。通
常、ＮＭＯ３ＦＥＴ４０と定電圧源４１とから成る定電
流源は、同図中のリーク抵抗２００．２０１による負荷
のリーク電流を補償するために微小電流■８を流すもの
であり立下り時間ｔｆｌはほとんどＮＭＯ３ＦＥ７７０
と定電圧源７１から成る定電流源の電流ＩＬＮで決定さ
れると言っても良い。このとき、差動アンプ２のゲイン
をＡとすると、ｔｆｌは次式で与えられる。

但し、差動アンプ２の出力の最低電圧を■、。ｆｆ、ボ
ルテージホロワの出力最低電圧を■７８７とすると、ｖｔｈｐ　”　Ｖｄ１ｌｆｆ〈Ｖｌｌｌｉ１％が成立す
る必要がある。

出力電圧Ｖ。Ｕアが■ゎまで下がるとＰＭＯ３ＦＥＴ５
はカットオフする。ＰＭＯ３ＦＥＴ５がカットオフした
後、しばらくはＮＭＯ３ＦＥＴ３もカットオフ状態にあ
り、ＮＭＯ３ＦＥＴ４０と定電圧源４１からなる電流源
だけでゆっくりと負荷容量８から電荷を引抜く。そして
負荷電圧が入力と等しくなるまで継続し、等しくなった
時点でＮＭＯ５ＦＥＴ３がＯＮ状態へ推移して定常状態
となる。先にも述べたようにＮＭＯ３ＦＥＴ４０と定電
圧源４１から成る電流源の電流Ｉ、は小さいのでＶＣを
できるだけ■２に近づける必要がある。

ただし、あまり近づけすぎると、プロセスバラツキによ
り貫通電流が流れる。

また、定常状態へ落着くまでのトータルの立下り時間１
．は次式で与えられる。

ここで消費電力について考えると、負荷の駆動に直接寄
与しない電流は、立上り時の出力リーク補償電流■８だ
けであり、■８は非常に小さい電流で済むため、全体の
消費電力を必要最小限に抑えることができる。又定常状
態において、ＭＯ３ＦＥＴ３だけがオン状態でソースホ
ロワとして働くため差動アンプ２のダイナミックレンジ
は出力に必要な分だけで十分であり、電源電圧を下げて
消費電力を下げることができる。

ＮＭＯ３ＦＥＴ３とＰＭＯ３ＦＥＴ５が同時にオン状態
とならないことから、貫通電流はなく、各々のドレイン
に電流制限回路を接続して、ピーク電流を抑えつつ、素
早く負荷容量８を駆動することができる。

第３図は本発明を液晶表示装置に適用した実施例の全体
構成を示す構成図で、１の部分が第１図の出力バッファ
アンプに相当し、１０１は水平走査用シフトレジスタ、
ＳＴＨ，ＣＰＨは各々スタートパルス、シフトクロック
である。１０２．　１０３は各々アナログスイッチ、ホ
ールド容量で、サンプルホールド回路を形成しており、
水平走査用シフトレジスフの出力で順にビデオ信号をサ
ンプルホールドする。１０４はアナログスイッチで、１
水平走査期間のサンプルホールドが終了した後にスイッ
チを閉じて、出力バッファアンプ１に信号を伝送する。

従って、出力バッファアンプ１の入力はステップ状に変
化するＤＣ信号である。出力バッファアンプの出力は、
ＴＦＴ液晶パネル１０６のドレインバスＤｒに接続され
、その容量８に充放電を行なう。ドレインバスＤｒは、
各画素毎に設けたＴＦＴ１０７のドレインに接続されて
おり、垂直走査用シフトレジスタによりゲートバスＧ２
を通して電圧が加えられると、ドレインバス上の電位が
各液晶セル１０８に加えられる。このようにして、ＴＰ
Ｔ液晶パネル１０６が駆動される。

なお、ＣＰＶ、ＳＴＶは各々垂直走査用シフトレジスタ
のシフトクロックとスタートパルス、また、Ｈ３はアナ
ログスイッチ１０４の制御信号である。

第４図は本発明の第二実施例を示す構成図で、概略構成
は第１図に示した実施例と同様であるが・ＮＭＯＳ　Ｆ
　ＥＴ　３とＰＭＯ５ＦＥＴ５のドレインに接続する電
流制限回路をいくつかの回路で共有させた点が異なる。

前記第３図に示したような液晶表示装置においては、水
平走査回路は、水平表示画素数と等しい・多くの出力を
有し、その各々について出力バッファアンプが必要であ
る。又、出力バッファアンプ。

その中でも特にその最終段アンプの電流が大きく変化す
るため、第４図においては、最終段アンプのメイン電源
を他と分離し、複数出力分まとめて電流制限回路を通し
て別電源に接続している。６２゜７２で示したものがそ
の電流制限用電流源である。

この形式は、特にＩＣ化した場合に有効な方法で、電源
を他の回路と分離することにより干渉を防止すると共に
、出力の立上り、立下り時間及びピーク電流を外部から
容易にコントロールできる。

第５図は第４図の電流制限回路の具体例を示す回路図で
あって、（ａ）は第４図の電流制限回路６２、（６）は
同じく電流制限回路７２に対応する。

第５図（ａ）　（ｂ）において、６２１，７２１はトラ
ンジスタ、６２２〜６２４，７２２〜７２４は抵抗で、
バイポーラのトランジスタと抵抗を用いて構成したもの
である。

なお、同図の動作は自明であるので、その説明は省略す
る。

また、上記のようなトランジスタを用いたものの他に、
単に抵抗を介して電源に接続する構成も可能である。

第６図は本発明の第三実施例を示す構成図で、概略構成
は第３図に示した実施例と同様であるが、トランジスタ
として、ＣＭＯ３ＦＥＴではな（バイポーラトランジス
タを使用した点、負荷容量８と並列に挿入する電流源が
電流引抜き型ではなく、電流注入型となっている点が異
なる。トランジスタの特性によってはこのようにした方
が良い結果が得られる。

なお、同図の動作も前記実施例とほとんど変わるところ
がないので、その説明は省略する。

以上、本発明の詳細な説明したが、第１図。

第４図に示した回路構成の場合にも、出力端子と正側電
源との間に定電流源を挿入し、ＰＭＯ３ＦＥＴ５をソー
スホロワとしてもよい。

また、以上は、液晶表示装置用の出力バッファアンプと
して本発明の容量性負荷駆動回路を説明したが、本発明
は、これに限るものではなく、各種の容量性負荷をとる
直流バッファアンプに応用することができることは明ら
かである。

〔発明の効果〕

以上説明したように、本発明によれば、負荷の駆動以外
に必要な電流を抑え、差動アンプのダイナミックレンジ
を必要最小限に抑えられるので、消費電力低減効果があ
ると共に、出力変化時のピーク電流を抑えて平均化する
ため、ＣＲ型の立上り、立下り特性から、直線的な立上
り、立下り特性となり・迅速な出力変化とピーク電流に
よる他回路への干渉防止の２つを両立させることができ
、上記従来技術の欠点を除いて優れた機能の容量性負荷
駆動回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の第一実施例を示す構成図、第２図は第
１図に示す構成の動作を説明する出力の立上り、立下り
特性を示すグラフ、第３図は本発明を液晶表示装置に適
用した全体構成図、第４図は本発明の第二実施例を示す
構成図、第５図は第４図に示す実施例における電流制限
回路の具体回路図、第６図は本発明の第三実施例を示す
構成図である。１−−−−−−・出力バッファアンプ、２−−−−一差
動アンプ、３−−−−−−ＮＭＯ３ＦＥＴ、５−−−−
−−−ＰＭＯ３ＦＥＴ。８−−−−−−一負荷容量、６０−−−−−−Ｐ　Ｍ　
ＯＳ　Ｆ　Ｅ　Ｔ、　７０−−−−−−Ｎ　Ｍ　ＯＳ　
Ｆ　Ｅ　Ｔ、６２−・−電流制限用電流源、７２−−−
−−−一電流制限用電流源。第２図Ｏｔｆ＋　　ｔｆ　　　　　ｊ第　３図

Claims

【特許請求の範囲】１、差動アンプの出力にＳＥＰＰを接続し、該ＳＥＰＰ
の出力を上記差動アンプの反転入力に帰還した負帰還型
ボルテージホロワを用いた容量性負荷駆動回路において
、前記ＳＥＰＰを構成する２つのバイポーラトランジス
タ（又はＦＥＴ）は各々のオン電圧の和が０より大きく
、各々のベース（又はゲート）を直接接続して成り、か
つ、少なくともその一方のコレクタ（又はドレイン）と
電源との間に電流制限回路を設け、さらに前記ＳＥＰＰ
の出力端子と正側又は負側電源との間に定電流源を設け
たことを特徴とする容量性負荷駆動回路。２、特許請求の範囲第１項に記載の容量性負荷駆動回路
において、前記ＳＥＰＰを構成するバイポーラトランジ
スタ（又はＦＥＴ）のコレクタ（又はドレイン）と電源
との間に設けた電流制限回路を複数の出力バッファアン
プで共用する構成としたことを特徴とする容量性負荷駆
動回路。