JPS63305529A - 基板およびその製造方法 - Google Patents
基板およびその製造方法Info
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- JPS63305529A JPS63305529A JP14003787A JP14003787A JPS63305529A JP S63305529 A JPS63305529 A JP S63305529A JP 14003787 A JP14003787 A JP 14003787A JP 14003787 A JP14003787 A JP 14003787A JP S63305529 A JPS63305529 A JP S63305529A
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Landscapes
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- Bipolar Transistors (AREA)
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- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体デバイスに用いる基板(ウェハ)および
その製造方法に関し、特KSi上の5OI(Silic
on on In5ulator )構造を利用したデ
バイスやLSI、3次元LSI 等の裏作において、
単結晶絶縁膜およびこの上にヘテロエピタキシャル成長
する元素半導体(SL、Ga等)、化合物半導体、?n
晶半導体、金属等の単結晶薄膜の高品質化技術に関する
ものである。
その製造方法に関し、特KSi上の5OI(Silic
on on In5ulator )構造を利用したデ
バイスやLSI、3次元LSI 等の裏作において、
単結晶絶縁膜およびこの上にヘテロエピタキシャル成長
する元素半導体(SL、Ga等)、化合物半導体、?n
晶半導体、金属等の単結晶薄膜の高品質化技術に関する
ものである。
si上にMBFJ(Mo1ec+11ar Bearn
Epitax7)またはCVO法による絶縁性単結晶
薄膜のへテロエピタキシーは、SOIデバイスやSO工
を用いたLSI、3次元LSI等、次世代の大面積1
高性能、多機能LSI化を図る要素技術として、多〈の
研究機関で研究が進められている。
Epitax7)またはCVO法による絶縁性単結晶
薄膜のへテロエピタキシーは、SOIデバイスやSO工
を用いたLSI、3次元LSI等、次世代の大面積1
高性能、多機能LSI化を図る要素技術として、多〈の
研究機関で研究が進められている。
このsor形成法としては、5in2薄膜上のSi層の
レーザーアニーリング、または電子ビームアニール法あ
るいはラインヒータを用いたゾーンメルティング法等に
よる方法がある。これらの方法はいずれも、SiO2薄
膜上の多結晶Si層を融点(約1・100℃)以上にあ
げることが%徴である。
レーザーアニーリング、または電子ビームアニール法あ
るいはラインヒータを用いたゾーンメルティング法等に
よる方法がある。これらの方法はいずれも、SiO2薄
膜上の多結晶Si層を融点(約1・100℃)以上にあ
げることが%徴である。
そして、結晶成長の核となる櫨あり、または種なしのい
ずれかの方法で結晶成長させるものであシ、液相成長法
に分類される。しかし、高因プロセスを経るためプロセ
ス制約が大きいこと、高品質結晶を得るための熱分布制
御が複雑で、プロセスマージンが小さく、大面積の高品
質単結晶Si層の形成が難しい。
ずれかの方法で結晶成長させるものであシ、液相成長法
に分類される。しかし、高因プロセスを経るためプロセ
ス制約が大きいこと、高品質結晶を得るための熱分布制
御が複雑で、プロセスマージンが小さく、大面積の高品
質単結晶Si層の形成が難しい。
まだ、その他の方法として、5toZ上に堆積した非晶
質Si 層を低温で横方向に固相成長させる方法がある
。この方法は、低温(約500℃程度)で単結晶化が可
能となる長所があるが、横方向同相成長距離が短く、大
面積高品質の結晶成長が困難であり、プロセス設計の自
由度が小さいという問題がある。
質Si 層を低温で横方向に固相成長させる方法がある
。この方法は、低温(約500℃程度)で単結晶化が可
能となる長所があるが、横方向同相成長距離が短く、大
面積高品質の結晶成長が困難であり、プロセス設計の自
由度が小さいという問題がある。
一方、ヘテロエピタキシャル成長法は、低温成長(約8
00℃以下)、高品質化および大面積化が可能である吟
の利点を有している。しかしながら、この方法は、選定
材料の物性定数によって、成長したさAの結晶品質が大
幅に異なってぐる。
00℃以下)、高品質化および大面積化が可能である吟
の利点を有している。しかしながら、この方法は、選定
材料の物性定数によって、成長したさAの結晶品質が大
幅に異なってぐる。
一般に、単結晶絶縁薄膜上にヘテロエピタキシャル成長
したSi 結晶の品質は、下地の絶縁材料の結晶品質に
強く影響さnる。
したSi 結晶の品質は、下地の絶縁材料の結晶品質に
強く影響さnる。
そして、Si 上にヘテロエピタキシャル成長する茜品
質絶縁薄膜材料の主たる共同条件としては、以下のこと
があげられる。即ち、Sl との格子不整合率が零で
あること、Siの結晶構造と一致していること、熱膨張
係数がSiのそれに近いこと、融点が高いこと、誘電率
が小さいこと、化学量論的組成が得やすいことなどであ
る。これらの中でも、結晶構造が立方晶であること、格
子不整合率が零であること、熱膨張係数がSiに近いこ
と等は最も重要な条件でおる。
質絶縁薄膜材料の主たる共同条件としては、以下のこと
があげられる。即ち、Sl との格子不整合率が零で
あること、Siの結晶構造と一致していること、熱膨張
係数がSiのそれに近いこと、融点が高いこと、誘電率
が小さいこと、化学量論的組成が得やすいことなどであ
る。これらの中でも、結晶構造が立方晶であること、格
子不整合率が零であること、熱膨張係数がSiに近いこ
と等は最も重要な条件でおる。
一般に、ヘテロ系の熱膨張係数の差に起因する応力が結
晶の臨界せん断応力を越えると転位が発生する。この応
力の値は理論的にはSiの場合、約10 dyn/m
であシ、かなり高い値である。
晶の臨界せん断応力を越えると転位が発生する。この応
力の値は理論的にはSiの場合、約10 dyn/m
であシ、かなり高い値である。
しかしながら、5iIIPK転位を含んでいたり、高温
になるほど結晶の臨界せん断応力は小さくなる傾向を持
っている。また、成長温度が高い場合には、熱膨張係数
の差により転位が発生し易くなる傾向を持っている。
になるほど結晶の臨界せん断応力は小さくなる傾向を持
っている。また、成長温度が高い場合には、熱膨張係数
の差により転位が発生し易くなる傾向を持っている。
しかしながら、成長温度を低温に保つことによp、熱膨
張係数差による転位発生は、実際には格子不整合等のト
リガーがなければ問題でなくなる。
張係数差による転位発生は、実際には格子不整合等のト
リガーがなければ問題でなくなる。
成長温度の低温化に関しては、超高真空技術および蒸着
物質の励起法として波長可変の光照射、加速イオン等の
利用により低温化が可能となっている。
物質の励起法として波長可変の光照射、加速イオン等の
利用により低温化が可能となっている。
従って、最終的に残る本質的なフイテイング定数は格子
定数となると考えられる。特に、格子定数の差が零でな
い場合、ヘテロ界面ではエツジ転位、置換型原子、転位
ループ、空孔集合体等の結晶欠陥等は容易に発生し、薄
い高品質へテロエピ層の形成はできない。
定数となると考えられる。特に、格子定数の差が零でな
い場合、ヘテロ界面ではエツジ転位、置換型原子、転位
ループ、空孔集合体等の結晶欠陥等は容易に発生し、薄
い高品質へテロエピ層の形成はできない。
今日迄、ヘテロエピタキシャル成長法によりS1上に堆
積された絶縁材料としては、BP(例えばM、Taki
gawa 、 M、I(trayama、 and
K、sh。
積された絶縁材料としては、BP(例えばM、Taki
gawa 、 M、I(trayama、 and
K、sh。
no、 Jpn−J、Appl−Ph)’s0.13
.411 < 1974〉)、MyO・Atz Os
(M・Ihara、 etal 。
.411 < 1974〉)、MyO・Atz Os
(M・Ihara、 etal 。
J、IElectrochem、S□c、、129.2
509<1982> ) 、CaFz (H,Ishi
wara and T、Aaano 、 Appl
、Phys、 Lett、40.66<1982>)、
DaFzおよび5rFz (H,Ishiwara・a
nd TNAsano、 Mat、 Rjs、 Soc
、 s7mp、 Proc、 Vol。
509<1982> ) 、CaFz (H,Ishi
wara and T、Aaano 、 Appl
、Phys、 Lett、40.66<1982>)、
DaFzおよび5rFz (H,Ishiwara・a
nd TNAsano、 Mat、 Rjs、 Soc
、 s7mp、 Proc、 Vol。
25 <1984>)、YSZ ((ZrOt)×(Y
意0s)t−x)(H,M、Manasevit、
1.Golacki 、 L、A−Moudy、 J、
J、 Yang and J−E、Mee、J、Ele
ctrochem、Soc、+ 130+ 175
2<1983> )等がある。しかし、これらは全て、
Si との格子不整合率は零でない。ま次、今までに
発表されている周期律表11a族の元素の弗化物(Ca
Fz + BaFz 、 5rFs )の混晶ではSi
との格子不整合率を零にすることは原理的に不可能
である。
意0s)t−x)(H,M、Manasevit、
1.Golacki 、 L、A−Moudy、 J、
J、 Yang and J−E、Mee、J、Ele
ctrochem、Soc、+ 130+ 175
2<1983> )等がある。しかし、これらは全て、
Si との格子不整合率は零でない。ま次、今までに
発表されている周期律表11a族の元素の弗化物(Ca
Fz + BaFz 、 5rFs )の混晶ではSi
との格子不整合率を零にすることは原理的に不可能
である。
このように、今までの技術は、格子不整合率を認めたま
ま、ヘテロエピタキシャル成長温度とか成長速度の最適
化により単結晶絶縁薄膜の高品質化が図られてきた。ま
た、単結晶絶縁膜上のS1層の高品質化は、Siのバッ
ク7層の導入(即ち、絶縁膜上のへテロエピタキシャル
層成長前に、予め固相成長によるSi層を形成する方法
1例えばM、 l5hida、 at al、 JJ
AP Letter、 20゜L541 <1981
> )によシ、81層の高品質化を図ってきた。
ま、ヘテロエピタキシャル成長温度とか成長速度の最適
化により単結晶絶縁薄膜の高品質化が図られてきた。ま
た、単結晶絶縁膜上のS1層の高品質化は、Siのバッ
ク7層の導入(即ち、絶縁膜上のへテロエピタキシャル
層成長前に、予め固相成長によるSi層を形成する方法
1例えばM、 l5hida、 at al、 JJ
AP Letter、 20゜L541 <1981
> )によシ、81層の高品質化を図ってきた。
しかしながら、Slと格子不整合率が零でない場合、界
面近傍でエツジ転位、f換型原子、転位ループ、空孔果
合体等の結晶欠陥等を発生する。
面近傍でエツジ転位、f換型原子、転位ループ、空孔果
合体等の結晶欠陥等を発生する。
そのため、界面から原子のオーダーの厚みで急峻かつ縄
品質なヘテロ界面を必要とするデバイスはできなかった
。また、ヘテロエピタキシャルの厚みとして、数十μm
程度成長させないと、高品質の81層が得られないとい
う問題があった。
品質なヘテロ界面を必要とするデバイスはできなかった
。また、ヘテロエピタキシャルの厚みとして、数十μm
程度成長させないと、高品質の81層が得られないとい
う問題があった。
本発明はこのような問題点を解決するためになされたも
のでちり、その目的は、新しい酸化物の化合物または混
晶の絶縁性材料を用い、Si上に薄い高品質の単結晶絶
縁膜を堆積することにより、高性能、筒機能デバイスの
作成を図ることができる基板およびその製造方法を提供
することにある。
のでちり、その目的は、新しい酸化物の化合物または混
晶の絶縁性材料を用い、Si上に薄い高品質の単結晶絶
縁膜を堆積することにより、高性能、筒機能デバイスの
作成を図ることができる基板およびその製造方法を提供
することにある。
本発明に係る基板は、単結晶Si上に格子定数が該Si
と一致する単結晶絶縁膜を珂することを特徴とする
ものである。
と一致する単結晶絶縁膜を珂することを特徴とする
ものである。
塊た、本発明に係る基板の製造方法は、単結晶Si上に
格子定数が該Si と一致する単結晶絶縁膜ヲヘテロエ
ビタキシャル戊長させることを%徴とするものである。
格子定数が該Si と一致する単結晶絶縁膜ヲヘテロエ
ビタキシャル戊長させることを%徴とするものである。
したがって、本発明においては、Si上へのへテロエピ
タキシャル成長法による立方晶構造を有する単結晶絶縁
膜の格子定数をSiのそれと完全に2次元的に一致させ
ることができ、これによりSi上に薄い高品質の単結晶
絶縁膜を形成することができる。
タキシャル成長法による立方晶構造を有する単結晶絶縁
膜の格子定数をSiのそれと完全に2次元的に一致させ
ることができ、これによりSi上に薄い高品質の単結晶
絶縁膜を形成することができる。
以下、実施例と共に本発明の詳細な説明する。
実施例1゜
S i/S rxBal−xO/S i 構造の例:P
形(100) または(111)、比抵抗20Ω−副の
Si基板を通常の洗浄液、即ち、H2O2とat804
をl:4の体積比で混合した煮沸液で15分洗浄し、純
水で洗浄する。続いて、HlONとHCtをl:4の体
積比で混合した煮沸液で15分洗浄する。その後、純水
で洗浄した後、50%HFと純水を1 : 100 の
混合した液でSi表面の酸化物を除去する。その後、H
2O2とH2804を1:4の体殖比で混合した煮沸液
に試料を約10分ディップした後、純水洗浄し、乾燥さ
せる。
形(100) または(111)、比抵抗20Ω−副の
Si基板を通常の洗浄液、即ち、H2O2とat804
をl:4の体積比で混合した煮沸液で15分洗浄し、純
水で洗浄する。続いて、HlONとHCtをl:4の体
積比で混合した煮沸液で15分洗浄する。その後、純水
で洗浄した後、50%HFと純水を1 : 100 の
混合した液でSi表面の酸化物を除去する。その後、H
2O2とH2804を1:4の体殖比で混合した煮沸液
に試料を約10分ディップした後、純水洗浄し、乾燥さ
せる。
この試料を分子線蒸着装置に導入し、背圧5X10 ”
−” Torrの超高真空蒸着装置中で、試料温度85
0℃に加熱し、Si表面の低級酸化物を蒸発させ、Sl
の清浄表面を出す。続いて、5rO(融点: 2454
℃)とBaO(融点: 1923℃)をそれぞれ独立に
電力制御可能な二つの電子銃により、SrOとBaOの
組成がそれぞれ24%、76%の比率で混ざり合うよう
に蒸着する。基板温度は800℃でSrOと BaOの
蒸着速度をそれぞれ2.4 A/SEC、7,6A/s
gcの比率になるように蒸着電力の制御を行った。この
とき、成長した膜のAES分析を行った結果、組成と蒸
M速尻とは良く対応している。次いで、同一真空ナヤン
バ内に更にSi蒸発用の電子銃があり、SiJ:KSr
xBal−xO膜のへテロエピタキシャル成長が終了後
、この上に81層を堆積するため、基板温度650℃、
蒸着速度的IA/SgCでSiのへテロエピタキシャル
成長を行った。
−” Torrの超高真空蒸着装置中で、試料温度85
0℃に加熱し、Si表面の低級酸化物を蒸発させ、Sl
の清浄表面を出す。続いて、5rO(融点: 2454
℃)とBaO(融点: 1923℃)をそれぞれ独立に
電力制御可能な二つの電子銃により、SrOとBaOの
組成がそれぞれ24%、76%の比率で混ざり合うよう
に蒸着する。基板温度は800℃でSrOと BaOの
蒸着速度をそれぞれ2.4 A/SEC、7,6A/s
gcの比率になるように蒸着電力の制御を行った。この
とき、成長した膜のAES分析を行った結果、組成と蒸
M速尻とは良く対応している。次いで、同一真空ナヤン
バ内に更にSi蒸発用の電子銃があり、SiJ:KSr
xBal−xO膜のへテロエピタキシャル成長が終了後
、この上に81層を堆積するため、基板温度650℃、
蒸着速度的IA/SgCでSiのへテロエピタキシャル
成長を行った。
このようにして形成した5rxBal〜xO膜から成る
単結晶絶縁膜およびその上のSiの結晶性評価をHe
の後方散乱法を用いて評価した結果、結晶軸方向に対
するアライン信号とランダム信号との強度比は単結晶絶
縁膜、Si共に0.03以下となり、バルク並みの高品
質単結晶絶縁膜とSi膜が得られた。とれらの結果から
、単に単結晶絶縁膜上に成長するものけSi だけでな
く、他の材料、例えば、化合物半導体や金属単結晶でも
可能であることは容易に類推できる。
単結晶絶縁膜およびその上のSiの結晶性評価をHe
の後方散乱法を用いて評価した結果、結晶軸方向に対
するアライン信号とランダム信号との強度比は単結晶絶
縁膜、Si共に0.03以下となり、バルク並みの高品
質単結晶絶縁膜とSi膜が得られた。とれらの結果から
、単に単結晶絶縁膜上に成長するものけSi だけでな
く、他の材料、例えば、化合物半導体や金属単結晶でも
可能であることは容易に類推できる。
このように、本発明によるときは、Si基板上に該S
t と格子定数の一致する単結晶絶縁膜を成長させるこ
とにより、そのsi との格子不整合率を零にすること
ができ、高品質の単結晶絶縁膜およびSi瞑を得ること
ができる。
t と格子定数の一致する単結晶絶縁膜を成長させるこ
とにより、そのsi との格子不整合率を零にすること
ができ、高品質の単結晶絶縁膜およびSi瞑を得ること
ができる。
すなわち、従来より提案されているSi上へのへテロエ
ピタキシャル成長による絶縁性薄膜(例えば、BP 、
MPO” ALt Os 、 CaF2 、 YSZ
等〕は、−6単結晶にはなっているが、その結晶性は十
分なものではなく、転位密度として評価出来ない程度の
低品質結晶でめった。これらの材料は全て、格子定数は
siと一致しておらず、格子不整合率は最小0.6チか
ら最大47.7%である。また、絶縁性?v膜とこの上
のSi層との界面には多くのSiの未結合手があり、ミ
スフィツト転位が入っていた。こtに対して、本発明の
ものは、Si と格子定数を完全に一致させ、酸化物
化合物または混晶の絶縁性材料をヘテロエピタキシャル
成長させることによpl ミスフィツトに起因する転位
を完全に無くすることができる。
ピタキシャル成長による絶縁性薄膜(例えば、BP 、
MPO” ALt Os 、 CaF2 、 YSZ
等〕は、−6単結晶にはなっているが、その結晶性は十
分なものではなく、転位密度として評価出来ない程度の
低品質結晶でめった。これらの材料は全て、格子定数は
siと一致しておらず、格子不整合率は最小0.6チか
ら最大47.7%である。また、絶縁性?v膜とこの上
のSi層との界面には多くのSiの未結合手があり、ミ
スフィツト転位が入っていた。こtに対して、本発明の
ものは、Si と格子定数を完全に一致させ、酸化物
化合物または混晶の絶縁性材料をヘテロエピタキシャル
成長させることによpl ミスフィツトに起因する転位
を完全に無くすることができる。
実施例2゜
周期律表のla族のSr、CaおよびM9の酸化物とS
iまたはSiOとの混晶も蒸着a度以外は実施例1と同
じ方法を用い、Siと格子不整合率を零にすることがで
きる。蒸着速度に関する条件は以下に示す通りである。
iまたはSiOとの混晶も蒸着a度以外は実施例1と同
じ方法を用い、Siと格子不整合率を零にすることがで
きる。蒸着速度に関する条件は以下に示す通りである。
5rxSil−xO嘆の場合、SrOとSiOまたはS
iの蒸着速度はそれぞれ8.5 A/S FJC、1,
5A/Ic、、また、Cax5 i 1−x O膜の時
のCaOとsioまたはSiとの蒸着速度はそれぞれ7
.3A/SgC,2,7A/SEC,また、M9z S
i L−xO膜の時のMPOとSiOまたはSi と
の蒸着速度はそれぞれ5.8A/SEC,4,2A/S
gCであった。
iの蒸着速度はそれぞれ8.5 A/S FJC、1,
5A/Ic、、また、Cax5 i 1−x O膜の時
のCaOとsioまたはSiとの蒸着速度はそれぞれ7
.3A/SgC,2,7A/SEC,また、M9z S
i L−xO膜の時のMPOとSiOまたはSi と
の蒸着速度はそれぞれ5.8A/SEC,4,2A/S
gCであった。
実施例3゜
周期律衣のII a族のSr、Ca およびM9 の
酸化物とQeまたはGe酸化物との混晶も蒸着速度以外
は実施例1と同じ方法を用い、Si と格子不整合率を
零にすることができる。蒸着速度に関する条件は以下に
示す通りである。(SrO)x(GvO)1−x膜の時
のSrOとGeOまたはGoとの蒸着速度はそれぞれ4
.3 A/SgC、5,7A/8EC、(C1!LO)
X (Goo) 1−X1llの時のCaOとGeOま
たはGoの蒸着速度はそれぞれ、8.4A/BE(:、
x、aX7sgcに、<、MPO)x(0句0)1−x
膜の時のMPOとGeOまたはGeの蒸着速度はそれぞ
れ1.5 A/SEC、8,5/SECであった。
酸化物とQeまたはGe酸化物との混晶も蒸着速度以外
は実施例1と同じ方法を用い、Si と格子不整合率を
零にすることができる。蒸着速度に関する条件は以下に
示す通りである。(SrO)x(GvO)1−x膜の時
のSrOとGeOまたはGoとの蒸着速度はそれぞれ4
.3 A/SgC、5,7A/8EC、(C1!LO)
X (Goo) 1−X1llの時のCaOとGeOま
たはGoの蒸着速度はそれぞれ、8.4A/BE(:、
x、aX7sgcに、<、MPO)x(0句0)1−x
膜の時のMPOとGeOまたはGeの蒸着速度はそれぞ
れ1.5 A/SEC、8,5/SECであった。
実施例4゜
周期律衣のla族のCaとMノの酸化物とBaまたはB
aの酸化物との混晶も蒸着速度以外は実施例1と同じ方
法を用い、Siと格子不整合率を零にすることができる
。蒸着速度に関する条件は以下に示す通りでおる。Ca
xBa1−KO膜の時のCaOとBa またはBaOの
蒸着速度はそれぞれ1.3 A / S Il:C、8
,7A/5JECに、MPxBal−xO膜の時のMP
OとBatたはBaOの蒸着速度は0.7A/SEC,
9,3A/ICであった。
aの酸化物との混晶も蒸着速度以外は実施例1と同じ方
法を用い、Siと格子不整合率を零にすることができる
。蒸着速度に関する条件は以下に示す通りでおる。Ca
xBa1−KO膜の時のCaOとBa またはBaOの
蒸着速度はそれぞれ1.3 A / S Il:C、8
,7A/5JECに、MPxBal−xO膜の時のMP
OとBatたはBaOの蒸着速度は0.7A/SEC,
9,3A/ICであった。
実施例5゜
セリウム元素(Ce)の酸化物とSi 、 Ba、Ge
またはSi、Ba、Geの酸化物との混晶も蒸着速度以
外は実施例1と同じ方法を用い、si と格子不整合率
を零にすることができる。蒸着速度に関する条件は以下
に示す通りである。即ち、(CeOvX(SiO)1−
x14の時のCeO2とSiOの蒸着速度はそれぞれ9
.9 A/S ECxO,L A/ S E Cに、<
Ce02 > x < B a O> 1−x膜の時の
Ce Osと HaOの蒸着速度はそれぞれ8.1 A
/SEC、1,9A/′SECに、lた、<Cent>
、<GeO〉1−x膜の時のCeO2とGeOの蒸着速
度はそれぞれ9.lA/SEC。
またはSi、Ba、Geの酸化物との混晶も蒸着速度以
外は実施例1と同じ方法を用い、si と格子不整合率
を零にすることができる。蒸着速度に関する条件は以下
に示す通りである。即ち、(CeOvX(SiO)1−
x14の時のCeO2とSiOの蒸着速度はそれぞれ9
.9 A/S ECxO,L A/ S E Cに、<
Ce02 > x < B a O> 1−x膜の時の
Ce Osと HaOの蒸着速度はそれぞれ8.1 A
/SEC、1,9A/′SECに、lた、<Cent>
、<GeO〉1−x膜の時のCeO2とGeOの蒸着速
度はそれぞれ9.lA/SEC。
0.9A/SECであった。
実施例6゜
鉛元素(Pb) の酸化物とS1+Ba、Geまたは
Si+Ba、Geの酸化物との混晶も蒸着速度以外は実
施例1と同じ方法を用い、Si と格子不整合率を零に
することができる。蒸着速度eこ関する条件は以下に示
す通)である。即ち、(PbxO)工(SiO)1□膜
の時のPbxOと810の蒸着速度はそれぞれ9.7
A /SECxO,3A/SgCに、(PbtO)x
(Ba())1−z膜の時はPbxOとBa0の蒸着速
度はそれぞれs、4X/sac、3.6A/SEC。
Si+Ba、Geの酸化物との混晶も蒸着速度以外は実
施例1と同じ方法を用い、Si と格子不整合率を零に
することができる。蒸着速度eこ関する条件は以下に示
す通)である。即ち、(PbxO)工(SiO)1□膜
の時のPbxOと810の蒸着速度はそれぞれ9.7
A /SECxO,3A/SgCに、(PbtO)x
(Ba())1−z膜の時はPbxOとBa0の蒸着速
度はそれぞれs、4X/sac、3.6A/SEC。
(P bz O) z (G eO) 1−X膜の時の
Pb雪0 とGeO(DMNMt!uiソnA:し8.
lck/s gc 、 1.9 A/S ECであった
。
Pb雪0 とGeO(DMNMt!uiソnA:し8.
lck/s gc 、 1.9 A/S ECであった
。
実施例7゜
ジルコニウム元素(Zr )の酸化物とS i 、 B
a。
a。
GeまたはS l+ B a HGeの酸化物との混晶
も蒸飛速度以外は実施例1と同じ方法を用い、Sl
と格子不整合率を零にすることができる。蒸着速度に関
する条件は以下に示す通りである。
も蒸飛速度以外は実施例1と同じ方法を用い、Sl
と格子不整合率を零にすることができる。蒸着速度に関
する条件は以下に示す通りである。
ZrxSil−xO膜の時のZrOとSi または/
S E C% zr x B a 1− K O膜の時
のZrOとBaまたはZr と BaOの蒸着速度は
それぞれ1.Oh/5FIC,9c;L/SgC,(Z
rO)、(GeO)t−x膜の時のZrOと G6また
はZrとGeO蒸着速度はそれぞれ21又/S gc
、 7.9 X/S gcであった。
S E C% zr x B a 1− K O膜の時
のZrOとBaまたはZr と BaOの蒸着速度は
それぞれ1.Oh/5FIC,9c;L/SgC,(Z
rO)、(GeO)t−x膜の時のZrOと G6また
はZrとGeO蒸着速度はそれぞれ21又/S gc
、 7.9 X/S gcであった。
実施例8゜
第1図は本発明を酸化物ゲートの電界効果トランジスタ
に適用したときの実施例を示す構造断面図である。同図
において、1は抵抗$20Ω−国の5t(100)面の
P型Si″P導体基板、2はこの基板1上に上記実施例
1−7迄に記載した方法により成長させた単結晶絶縁膜
から取る成長層である。3はこの成長層2上に連続して
、同一テヤンパ内でMBg (Molecular B
eam Epitax7)法より、基板温度650℃で
81を蒸着速度5Vgeeで約1μmへテロエピタキシ
ャル成長させた5iAjJであり、この81層3内の結
晶品質に関しては、下地の絶縁材料のSiとの格子不整
合率が零であるため、格子不整合に起因する転位の発生
がなくなる点である。4は800℃で、5i)bc−/
−sとN20ガスを用い、圧力Q、5 Torrで減圧
CVD法で形成した素子間分離用CVD5iozである
。
に適用したときの実施例を示す構造断面図である。同図
において、1は抵抗$20Ω−国の5t(100)面の
P型Si″P導体基板、2はこの基板1上に上記実施例
1−7迄に記載した方法により成長させた単結晶絶縁膜
から取る成長層である。3はこの成長層2上に連続して
、同一テヤンパ内でMBg (Molecular B
eam Epitax7)法より、基板温度650℃で
81を蒸着速度5Vgeeで約1μmへテロエピタキシ
ャル成長させた5iAjJであり、この81層3内の結
晶品質に関しては、下地の絶縁材料のSiとの格子不整
合率が零であるため、格子不整合に起因する転位の発生
がなくなる点である。4は800℃で、5i)bc−/
−sとN20ガスを用い、圧力Q、5 Torrで減圧
CVD法で形成した素子間分離用CVD5iozである
。
5は通常の方法で形成した0、2μmのSi熱酸化膜、
6は厚み100Aのゲート熱酸化膜、7および8はそれ
ぞれA8のイオン注入法で形成したソース領域およびド
レイン領域である。9は通常の方法のCVD法によシ形
成したゲート用ポリシリコンである。10はAtゲート
電極、11はソースA/、[極、12はドレインAt電
極である。
6は厚み100Aのゲート熱酸化膜、7および8はそれ
ぞれA8のイオン注入法で形成したソース領域およびド
レイン領域である。9は通常の方法のCVD法によシ形
成したゲート用ポリシリコンである。10はAtゲート
電極、11はソースA/、[極、12はドレインAt電
極である。
この実施例による電界効果トランジスタは、Sl基板1
上にそれと格子足数の一致する単結晶絶縁膜から成る成
長層2を有するSOI構造を用いており、その成長層2
つ″!、シ単結晶の絶縁性薄膜の存在により、寄生PN
P )ランジスタが形成されない。また、従来のバルク
MO8)ランジスタで問題となっているラッチアップ現
象が生じない利点を有する。その他、81層3内に転位
が発生しないため、ドレインと基板間リーク電流が少な
くなり、高集積化が可能となり、デバイスの高性能化が
図れる等の利点を有する。
上にそれと格子足数の一致する単結晶絶縁膜から成る成
長層2を有するSOI構造を用いており、その成長層2
つ″!、シ単結晶の絶縁性薄膜の存在により、寄生PN
P )ランジスタが形成されない。また、従来のバルク
MO8)ランジスタで問題となっているラッチアップ現
象が生じない利点を有する。その他、81層3内に転位
が発生しないため、ドレインと基板間リーク電流が少な
くなり、高集積化が可能となり、デバイスの高性能化が
図れる等の利点を有する。
実施例9゜
第2囚は本発明を完全分離バイポーラトランジスタに適
用したときの実施例を示す構造断面図である。第2図に
おいて、21はP型またはN型の(111)面のSi基
板であり、この基板21上には、上記実施例1ないし7
迄に記載した方法により単結晶絶縁膜から成る成長層2
2を成長させる。
用したときの実施例を示す構造断面図である。第2図に
おいて、21はP型またはN型の(111)面のSi基
板であり、この基板21上には、上記実施例1ないし7
迄に記載した方法により単結晶絶縁膜から成る成長層2
2を成長させる。
次いで、減圧CVD法を用い、圧力Q、5T’orrで
S i H4の熱分解時に、Ashたは燐を約2 X
1019crrr−3@度S1中に含むようにASH4
またはPR。
S i H4の熱分解時に、Ashたは燐を約2 X
1019crrr−3@度S1中に含むようにASH4
またはPR。
を混在させ、400℃で0.2μm成長させた後、55
0℃、120分、憇素中でSPE (5olid Ph
a♂e Epitaxy) ′t−行い、単結晶化を図
る。この層が符号23で示すコレクター埋め込み暦であ
る。
0℃、120分、憇素中でSPE (5olid Ph
a♂e Epitaxy) ′t−行い、単結晶化を図
る。この層が符号23で示すコレクター埋め込み暦であ
る。
次いで、とのN23の上に減圧CVD法によシ、SiH
* の熱分解法によシ、コレクタ一層となるN型Siエ
ピタキシャル層24を比抵抗lΩ−譚になるようにPH
3を添加し、形成する。その厚みは約1μmでおる。次
に、溝分離を行なうため、符号25で示す溝分離領域を
リアクティブイオンエツチング(RIE)法により、5
iCtaガスを用い、5Pa の圧力で、電力0.3
W/−でSiの異方性エツチングを行う。その後、減圧
CVD法により、850℃、l TorrでS i I
(* C1tとNZOガスとの分解反応を用いることに
よ5Si[化膜を形成する。この膜厚は約1μm形成し
、約0.5μm形放し、約0.5μm1111のSiの
トレンテ(第2図の25)を充填する。また、コレクタ
ーとベース領域の分離のための溝(第2図の36)もト
レンチ25と同様に充填し、形成する。2Gは81 酸
1ヒ膜である。27はベース領域で、通常のイオン注入
法によジ形成した。28はエミッター領域でちり、通常
のイオン注入法によるAs添加多結晶シリコン29から
拡散法により形成した。30はベースコンダクトのグこ
めのボロンドープホ゛リシリコン、31はコレクター取
り出し電極の燐ドープポリシリコンである。32はベー
ス用Alt極、33はエミッター用At’FEf極、3
3はエミッター用At電極である。34はコレクター′
心極である。
* の熱分解法によシ、コレクタ一層となるN型Siエ
ピタキシャル層24を比抵抗lΩ−譚になるようにPH
3を添加し、形成する。その厚みは約1μmでおる。次
に、溝分離を行なうため、符号25で示す溝分離領域を
リアクティブイオンエツチング(RIE)法により、5
iCtaガスを用い、5Pa の圧力で、電力0.3
W/−でSiの異方性エツチングを行う。その後、減圧
CVD法により、850℃、l TorrでS i I
(* C1tとNZOガスとの分解反応を用いることに
よ5Si[化膜を形成する。この膜厚は約1μm形成し
、約0.5μm形放し、約0.5μm1111のSiの
トレンテ(第2図の25)を充填する。また、コレクタ
ーとベース領域の分離のための溝(第2図の36)もト
レンチ25と同様に充填し、形成する。2Gは81 酸
1ヒ膜である。27はベース領域で、通常のイオン注入
法によジ形成した。28はエミッター領域でちり、通常
のイオン注入法によるAs添加多結晶シリコン29から
拡散法により形成した。30はベースコンダクトのグこ
めのボロンドープホ゛リシリコン、31はコレクター取
り出し電極の燐ドープポリシリコンである。32はベー
ス用Alt極、33はエミッター用At’FEf極、3
3はエミッター用At電極である。34はコレクター′
心極である。
35はコレクター補償拡散領域である。
しかして、本実施例のバイポーラトランジスタによると
、そのバイポーラ素子が完全透電体分離になっているた
め、分離容」1が少なくなり、高集積化が図れると共に
、隔耐圧、低涌1シ岐力のパイボーラデバイズの高速化
が図れる等の利点を奏する。
、そのバイポーラ素子が完全透電体分離になっているた
め、分離容」1が少なくなり、高集積化が図れると共に
、隔耐圧、低涌1シ岐力のパイボーラデバイズの高速化
が図れる等の利点を奏する。
以上説明したように本発明によるときは、Slと同じ構
造の立方晶構造を有する酸化物化合物または混晶の絶縁
性材料を用い、ヘテロエピタキシャル法によシ単結晶絶
縁膜を成長させることにより、その薄膜の格子定数を8
1と完全に一致させることができる。これによって、高
品質の単結晶杷縁膜QSi上に堆積でき、かつこの単結
晶絶縁股上にミスフィツトのない高品XSi層’tヘテ
ロエピタキシャル成長することができる。即ち、原子層
レベルの多層膜を成長させることが可能となる。さらに
、組成変化によシ格子定数を変えることができるため、
Si以外の化合物半導体、金属および金属性薄膜との格
子整合金とることも可能となり、超高速電子デバイスの
ためのへテロエピタキシャル成長が可能となる。
造の立方晶構造を有する酸化物化合物または混晶の絶縁
性材料を用い、ヘテロエピタキシャル法によシ単結晶絶
縁膜を成長させることにより、その薄膜の格子定数を8
1と完全に一致させることができる。これによって、高
品質の単結晶杷縁膜QSi上に堆積でき、かつこの単結
晶絶縁股上にミスフィツトのない高品XSi層’tヘテ
ロエピタキシャル成長することができる。即ち、原子層
レベルの多層膜を成長させることが可能となる。さらに
、組成変化によシ格子定数を変えることができるため、
Si以外の化合物半導体、金属および金属性薄膜との格
子整合金とることも可能となり、超高速電子デバイスの
ためのへテロエピタキシャル成長が可能となる。
また、本発明は、他のレーザー照射再結晶化法や固相成
長法に比べ、ヘテロエピタキシャル法によって形成して
いるため、高品質Si 層の大面積化が可能であり、
低コスト化が図れる等のすぐれた効果がある。
長法に比べ、ヘテロエピタキシャル法によって形成して
いるため、高品質Si 層の大面積化が可能であり、
低コスト化が図れる等のすぐれた効果がある。
第1図は本発明を酸化物ゲート型電界効果トランジスタ
に適用したときの一実施例を示す構造断面図、第2図は
本発明を完全分離バイポーラトランジスタに適用したと
きの他の実施例を示す構造断面図である。 1.21・・・・Si基板、2.22・会争拳単結晶絶
縁膜から成る成艮層、3・・・・単結晶のSi層、4・
・・・素子分離用CVD S i O□、5・・・・S
i熱酸化膜、6・・・Φゲート酸化膜、7・・・・ソー
ス領域、8拳・・・ドレイン領域、9・・・争ゲート用
ポリシリコン、10φ・・・Atゲート電極、11・・
・・ソースAt電極、12・・・・ドレインAt電極、
23・φ・・コレクター埋め込み層、24・・・・N型
Siエピタキシャル層、25・・・・溝分離領域、26
φ・・・Ss 酸41jlN、2 ”・・・ベース領域
、28・・・・エミッタ領域、29・・−・All添加
多結晶シリコン、30・・・φボロンドープポリシリコ
ン、31・拳・・燐ドープポリシリコン、32・・・φ
ベース用Att&、33・・・・エミッタ用At電極、
34@・・瞭コレクターAt電極、35・・・・コレク
ター補償拡散領域。
に適用したときの一実施例を示す構造断面図、第2図は
本発明を完全分離バイポーラトランジスタに適用したと
きの他の実施例を示す構造断面図である。 1.21・・・・Si基板、2.22・会争拳単結晶絶
縁膜から成る成艮層、3・・・・単結晶のSi層、4・
・・・素子分離用CVD S i O□、5・・・・S
i熱酸化膜、6・・・Φゲート酸化膜、7・・・・ソー
ス領域、8拳・・・ドレイン領域、9・・・争ゲート用
ポリシリコン、10φ・・・Atゲート電極、11・・
・・ソースAt電極、12・・・・ドレインAt電極、
23・φ・・コレクター埋め込み層、24・・・・N型
Siエピタキシャル層、25・・・・溝分離領域、26
φ・・・Ss 酸41jlN、2 ”・・・ベース領域
、28・・・・エミッタ領域、29・・−・All添加
多結晶シリコン、30・・・φボロンドープポリシリコ
ン、31・拳・・燐ドープポリシリコン、32・・・φ
ベース用Att&、33・・・・エミッタ用At電極、
34@・・瞭コレクターAt電極、35・・・・コレク
ター補償拡散領域。
Claims (5)
- (1)単結晶Si上に格子定数が該Siと一致する単結
晶絶縁膜を有することを特徴とする基板。 - (2)単結晶絶縁膜は、Sr_xSi_1_−_xO膜
、Ca_xSi_1_−_xO膜、Zr_xSi_1_
−_xO膜、Mg_xSi_1_−_xO膜、Pb_x
Si_1_−_xO膜、Ce_xSi_yO_z膜のい
ずれかを少なくとも1つ含むことを特徴とする特許請求
の範囲第1項記載の基板。 - (3)単結晶絶縁膜は、Sr_xGe_yO_z膜、C
a_xGe_yO_z膜、Zr_xGe_yO_z膜、
Mg_xGe_yO_z膜、Pb_xGe_yO_z膜
、Ce_xGe_yO_z膜のいずれかを少なくとも1
つ含むことを特徴とする特許請求の範囲第1項記載の基
板。 - (4)単結晶絶縁膜は、Sr_xBa_1_−_xO膜
、Ca_xBa_1_−_xO膜、Zr_xBa_1_
−_xO膜、Mg_xBa_1_−_xO膜、Pb_x
Ba_1_−_xO膜、Ce_xBa_yO_z膜のい
ずれかを少なくとも1つ含むことを特徴とする特許請求
の範囲第1項記載の基板。 - (5)単結晶Si上に格子定数が該Siと一致する単結
晶絶縁膜をヘテロエピタキシャル成長させることを特徴
とする基板の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14003787A JPS63305529A (ja) | 1987-06-05 | 1987-06-05 | 基板およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14003787A JPS63305529A (ja) | 1987-06-05 | 1987-06-05 | 基板およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63305529A true JPS63305529A (ja) | 1988-12-13 |
Family
ID=15259492
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14003787A Pending JPS63305529A (ja) | 1987-06-05 | 1987-06-05 | 基板およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63305529A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05121705A (ja) * | 1991-10-25 | 1993-05-18 | Fujitsu Ltd | 半導体装置 |
JPH07105830A (ja) * | 1993-02-10 | 1995-04-21 | Futaba Corp | 電界放出素子およびその製造方法 |
JP2005533364A (ja) * | 2001-10-26 | 2005-11-04 | フリースケール セミコンダクター インコーポレイテッド | 単結晶表面からの非晶質酸化物の除去 |
US6989316B2 (en) | 1999-06-30 | 2006-01-24 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing |
US7452757B2 (en) * | 2002-05-07 | 2008-11-18 | Asm America, Inc. | Silicon-on-insulator structures and methods |
-
1987
- 1987-06-05 JP JP14003787A patent/JPS63305529A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US7772671B2 (en) | 1999-06-30 | 2010-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device having an element isolating insulating film |
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