JPS63302568A - Ｍｏｓ半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はＭＯＳ半導体装置の製造方法、特に埋め込みチ
ャンネルを有するＤ　Ｄ　Ｄ　（ＤｏｕｂｌｅＤｉｆｆ
ｕｓｅｄ　Ｄｒａｉｎ）構造のＭＯ５半導体装置の製造
方法に関する。

（ロ）従来の技術 ＭＯ３半導体装置では素子の微細化が進むにつれ、ドレ
イン耐圧の低下やショートチャンネル効果等の欠点が生
じてくる。

そこで、ドレイン耐圧を向上させ、ショートチャンネル
効果を防止するための技術として例えば深いチャンネル
イオン注入技術が知られている。これは、チャンネル領
域のシリコン基板にソースドレイン領域と逆導電型（基
板と同導電型）の不純物を深くイオン注入することによ
り、ドレイン耐圧を向上し、ショートチャンネル効果を
防止するものである。この技術は、ＳＯ８で代表される
ように絶縁基板上に形成きれる半導体装置の製造にも適
用されており、ドレイン耐圧向上及びショートチャンネ
ル効果防止に加えてバックチャンネルリーク（絶縁基板
側のシリコン表面を流れる漏れ電流）防止を目的として
、チャンネル領域下方のシリコンと絶縁基板との界面近
傍にソースドレイン領域と逆導電型の不純物をイオン注
入することが行なわれている。

しかし、この深いチャンネルイオン注入技術を用いると
、注入された不純物が深さ方向に分布をもつため、基板
表面（チャンネル領域）の不純物濃度を制御することが
困難となる。特に、イオン注入のドーズ量が多くなると
、表面濃度に与える影響も大きくなり、この結果トラン
ジスタのしきい値電圧制御が困難となる。また、この技
術を用いると基板濃度が高くなるため、基板効果（ソー
ス・基板間の電圧Ｖｔｈの上昇に伴い、しきい値電圧Ｖ
ｔｈが大きく上昇する現象、基板濃度をＮＡとすると、
ｖｔｈはＩＬに比例する）によりしきい値電圧が変動し
やすくなり、デバイスに悪影響を与よる。更に、ＳＯ８
ではシリコン中の不純物濃度が高くなると、トランジス
タのスピードの低下を招く結果となる。

上述したような欠点を解消するために、最近の新しい技
術としてＰ（あるいはＮ）ポケット形成技術が知られて
いる（例えば、Ｓ、Ｏｇｕｒａ　ｅｔ　ａｌ。

’Ａ　ｈａｌｆ　ｍ１ｃｒｏｎ　ＭＯＳＦＥＴ　ｕｓｉ
ｎｇ　ｄｏｕｂｌｅ　ｉｍｐｌａｎｔ−ｅｄ　ＬＤＤ、
　”　、ＩＥＤＭ　８２．７１Ｂ、　（１９８２）　）
−この技術は、ゲート電極近傍の低濃度不純物領域とこ
れらの領域に隣接する高濃度不純物領域とからなる、い
わゆるＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ　Ｄｏｐｅｄ　Ｄ
ｒａｉｎ　）構造のソースドレイン領域に接してゲート
電極近傍の位置にＰ型（あるいはＮ型）の不純物領域（
ポケット領域）を形成することにより、ドレイン耐圧向
上及びショートチャンネル効果防止を図るものである。

このＰ（あるいはＮ）ポケット形成技術の概略を第２図
を参照して説明する。まず、例えばＰ型シリコン基板（
１）の図示しないフィールド酸化膜で囲まれた素子領域
上にゲート酸化膜（２）を介して多結晶シリコンからな
るゲート電極（３）を形成する０次に、ゲート電極（３
）をマスクとしてＰ型不純物をソースドレイン予定部の
全面に深くイオン注入する。つづいて、ＬＤＤ構造のソ
ースドレイン領域を形成するために、まずゲート電極（
３）をマスクとしてＮ型不純物を低ドーズ量で浅くイオ
ン注入する。つづいて、全面に例えばＣＶＤ酸化膜を堆
積した後、例えば反応性イオンエツチングによりゲート
電極（３）の側面に残存ＣＶＤ酸化膜（４）（４）を形
成する。つづいて、ゲート電極（３）及び残存ＣＶＤ酸
化膜＜４）（４）をマスクとしてＮ型不純物を高ドーズ
量でイオン注入する６次いで、熱処理により不純物を拡
散許せ、ゲート電極（３）近傍の浅いＮ型不純物領域（
５ａ）（６ａ）とこれらの領域に隣接する深いＮ４型不
純物領域（５ｂ）（６ｂ）とからなるソースドレイン領
域（５）（６）及びこれらソースドレイン領域（５）（
６）に接し、ゲート電極（３）近傍の深い位置に位置す
るＰ４型不純物領域（ポケット領域）　（７＞（７）を
形成する。以下、通常の工程に従い、配線等を形成する
。なお、しきい値制御のためのチャンネルイオン注入は
浅いチャンネルイオン注入でよい。

（八）発明が解決しようとする問題点 しかしながら、上述したＰ（あるいはＮ）ポケット領域
を用いても、ポケット領域（７）をゲート電極（３）を
マスクとしてイオン注入するために、ポケット領域（７
）がゲート電極（３）下のチャンネル領域内に入り、基
板効果を増大させる問題点があった。

またポケット領域（７）とソースドレイン領域（５）（
６）とがゲート電極（３）端で重畳してイオン注入され
るために、ポケット領域（７）（７）のＰ（あるいはＮ
）型の不純物によりソースドレイン領域（５ａ）（６ａ
）の抵抗があまり下がらず、ｇｆｆｉがあまり高くでき
ない問題点もあった。

更にポケット領域（７）とソースドレイン領域（５）（
６）とは別のマスクを用いて形成しているので、゛製造
工程が複雑となり極めて量産性に乏しい問題点もあった
。

（ニ）問題点を解決するための手段 本発明は斯上した問題点に鑑みてなされ、ポケット領域
およびソースドレイン領域をゲート電極の側面に設けた
サイドウオール膜をマスクとして用い、ポケット領域と
ソースドレイン領域とを同一マスクで形成し、且つアニ
ールにより低不純物濃度のソースドレイン領域をポケッ
ト領域よりゲート電極側に突出させることにより、従来
の問題点を除去したＭＯ３半導体装置の製造方法を提供
するものである。

（＊）作用 本発明に依れば、ゲート電極の側面にサイドウオール膜
を形成した後にこのサイドウオール膜をマスクとしてポ
ケット領域をイオン注入して形成しているので、ポケッ
ト領域とゲート電極下のチャンネル領域とはサイドウオ
ール膜の幅だけ離間でき、ポケット領域はチャンネル領
域へ入らない。

またソースドレイン領域はポケット領域と同様にサイド
ウオール膜をマスクとしてイオン注入で形成しているの
で、ポケット領域およびソースドレイン領域は同一マス
クによる三重拡散構造を採る。

更にアニールによりイオン注入量の差を利用して低不純
物濃度のソースドレイン領域をポケット領域よりゲート
電極側に突出でき、抵抗の低いソースドレイン領域を形
成できる。

（へ）実施例 本発明によるＭＯ５半導体装置の製造方法を第１図Ａ乃
至第１図Ｆを参照して詳細に説明する。

先ず第１図Ａに示す如く、Ｐ型半導体基板（１１）の素
子形成領域（１２）にＰ０型の深いイオン注入層（１３
）とＮ−型の浅いチャンネル層（１４）とを形成してい
る。なお第１図Ａに図示されていないが、半導体基板（
１１）のフィールド領域には予じめ選択酸化（ＬＯＧＯ
３）法により厚い埋め込み型のフィールド酸化膜が形成
される。素子形成領域（１２）表面はダミー酸化されて
約４００人のダミー酸化膜（１５）を形成した後、深い
イオン注入Ｍ（１３）と浅いチャンネルＪｉｆｆｉ　（
１４）のイオン注入を行なう。深いイオン注入ＷＩ（１
３）は基板（１１）内でのソースドレイン領域間のパン
チスルーを防止するために設けられ、ボロンイオン（Ｂ
ゝ〉を加速電圧１２０ＫｅＶ。

ドーズ量１．ｌＸ１０”ｃｍ−”でイオン注入して形成
され、所定のパンチスルー電圧を確保するような不純物
濃度に設定される６次に浅いチャンネル層（１４）は基
板（１１）表面に埋め込みチャンネルを形成するための
もので、リンイオン（Ｐ＋）を加速電圧４０ＫｅＶ、　
　ドーズ量Ｉ　Ｘ　１０　”ａｍ−’でイオン注入して
形成される。

次に第１図Ｂに示す如く、基板（１１）表面のゲート酸
化膜（１６）上にポリシリコンより成るゲート電極（１
７）を形成する。

本工程では、ダミー酸化膜（１５）をエツチング除去し
、素子形成領域（１２）表面に約２５０人のゲート酸化
膜（１６）を熱酸化により形成する。その後、基板（１
１）全面に約４０００人の厚みにポリシリコン層を減圧
ＣＶＤ法で付着し、リンドープして所望のゲート電極（
１７）をエツチングしてパターンニングする。

次に第１図Ｃおよび第１図りに示す如く、ゲート電極（
１７）の側面にサイドウオール層（１８）を形成する。

本工程では、先ず第１図Ｃに示す如く、ゲート電極（１
７）表面を熱酸化し、全面にシリコン酸化膜（１９）を
減圧ＣＶＤ法で約１５００人の厚みに付着する。その後
第１図りに示す如く、シリコン酸化膜（１９）を異方性
エツチングしてゲート電極（１７）の側面にサイドウオ
ール層（１８）を残す、従ってサイドウオール層（１８
）は幅約１５００人に形成きれる。

次に第１図Ｅに示す如く、サイドウオール層（１８）を
マスクとしてＰ“型のポケット領域（２０）を形成する
。

本工程では、ポケット領域（２０）のイオン注入のマス
クとなるレジスト層（２１）を付着し、ゲート電極（１
７）、サイドウオール層（１８）およびレジスト層（２
１）をマスクとしてチャンネル領域に近接した領域にボ
ロンイオン（Ｂ＋）を加速電圧８０ＫｅＶ、　　ドーズ
量３　Ｘ　１０　”ｃｍ−’でイオン注入してＰ′″型
のポケット領域（２０〉を形成している。ポケット領域
（２０）は深いイオン注入Ｊｆｆｌ　（１３）より深く
形成され、ソースドレイン領域（２２）（２３）のチャ
ンネル領域側への拡散を抑制してショートチャンネル効
果を低減する。

更に第１図Ｆに示す如く、サイドウオール層（１８）を
マスクとしてＮ型のソースドレイン領域（２２）（２３
）を形成する。

本工程ではソースドレイン領域（２２）（２３）は同一
マスクを用いてリンイオン（Ｐ′″）とヒ素イオン（ａ
Ｓｏ）の二重のイオン注入で形成されている。即ち、ソ
ースドレイン領域（２２）（２３）はゲート電極（１７
）、サイドウオール層（１８）およびフィールド酸化膜
（図示せず）をマスクとして用いて、先ずリンイオンを
加速電圧６０ＫｅＶ、ドーズ量Ｉ　Ｘ　１０　”ｃｍ−
”でイオン注入してＮ−型のソースドレイン領域（２２
ａ）（２３ａ）を形成し、その後ヒ素イオンを加速電圧
８０　Ｋｅｙ、　　ドーズ量５　Ｘ　Ｉ　Ｑ　”ａｍ−
”でイオン注入してＮ０型のソースドレイン領域＜２２
ｂ）（２３ｂ）を形成する。その後窒素ガス（Ｎ、）雰
囲気中で９５０°Ｃ１３０分間のアニールを行ない、ポ
ケット領域（２０）よりＮ−型のソースドレイン領域（
２２ａ）（２３ａ）を突出させる最終形状のソースドレ
イン領域（２２）（２３）を形成している。

本工程においてソースドレイン領域（２２）（２３）は
サイドウオールＵ（１８）をマスクとして二重拡散で形
成され、前工程のポケット領域（２０）もサイドウオー
ル層（１８）をマスクとしているので、これらの領域（
２０）（２２）（２３）は三重拡散構造を採用している
。即ち、Ｄ　Ｄ　Ｄ　（Ｄｏｕｂｌｅ　Ｄｉｆｆｕｓｅ
ｄ　Ｄｒａｉｎ　）構造のＭＯＳトランジスタの改良構
造となっている。

斯上した本発明のＭＯ５半導体装置の製造方法に依れば
、Ｐ＋型のポケット領域り２０）をサイドウオール層（
１８）の幅だけチャンネル領域と離間して形成している
ので、ポケット領域（２０）がチャンネル領域内に入る
ことがなく高不純物濃度のポケット領域（２０）に伴う
基板効果を低減できる。またＮ−型のソースドレイン領
域＜２２ａ）（２３ａ）はイオン注入量の違いによりそ
の先端はポケット領域（２０）よりチャンネル領域側に
拡散されて入り、ポケット領域（２０）上にはＮ′″型
のソースドレイン領域（２２ｂ）（２３ｂ）が拡散され
るので、Ｎ−型のソースドレイン領域（２２ａ）（２３
ａ）はＰ＋型のポケット領域（２０）に影響されて抵抗
値が上昇するおそれもない。このためにＮ−型のソース
ドレイン領域（２２ａ）（２３ａ）の抵抗が下がらず、
ｇｍを高く形成できる。

（ト）発明の効果 以上に詳述した如く本発明に依れば、Ｐ＋型のポケット
領域（２０）をサイドウオール層（１８）の幅だけチャ
ンネル領域と離間して形成するので、Ｐ′）型のポケッ
ト領域（２０）がチャンネル領域下に入らず、基板効果
を抑制できる利点を有する。この結果、基板効果による
スレッシュホールド電位Ｖｔｈの変動を少なくできる利
点を有する。

また本発明に依れば、Ｎ−型のソースドレイン領域（２
２ａ）（２３ａ）をポケット領域（２０）とサイドウオ
ール層〈１８）をマスクとして用いることにより、イオ
ン注入量の違いにより必ずポケット領域（２０）よりチ
ャンネル領域側に突出して形成できるので、ポケット領
域（２０）によるＮ−型のソースドレイン領域（２２ａ
）（２３ａ）先端の抵抗値の増加を防止でき、ｇｍを高
くできる利点を有する。

更に本発明に依れば、ポケット領域（２０）により基板
（１１）の深い部分でソースドレイン領域（２２）（２
３）をくぼませられ、両者の離間距離をかせげることに
よりショートチャンネル効果によるパンチスルー電圧を
高くできる利点を有する。またポケット領域（２０）に
よりソースドレイン領域（２２）（２３）の離間距離を
増大できるので、同一のパンチスルー電圧を保証する場
合には深いイオン注入層＜１３）の不純物濃度を低減で
き、基板効果を更に低減できる利点を有する。

更に本発明に依れば、サイドウオール層（１８）を共通
のマスクとすることによりセルファラインによりポケッ
ト領域（２０）およびソースドレイン領域（２２）（２
３）を三重拡散で形成できるので、製造工程を大幅に簡
略にできる利点を有する。

更に本発明によれば、浅いチャンネル層（１４）による
埋め込みチャンネル構造およびＤＤＤ構造となるので、
ホットキャリアー耐性が高くなる利点を有する。またＤ
ＤＤ構造によりソースドレイン領域（２２）（２３）と
基板（１１）間の容量を小きくできる利点も有する。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｆは本発明によるＭＯ３半導体装置
の製造方法を説明するための断面図、第２図は従来のＭ
Ｏ３半導体装置を説明するための断面図である。 （１１）は半導体基板、　（１２）は素子形成領域、（
１３）は深いイオン注入層、（１４）は浅いチャンネル
層、　（１６）はゲート酸化膜、　（１７）はゲート電
極、（１８）はサイドウオール層、　　（２０）はポケ
ット領域、　（２１）はレジスト層、　（２２ａ）（２
３ａ）はＮ−型のソースドレイン領域、（２２ｂバ２３
ｂ）はＮ＋型のソースドレイン領域である。

Claims (1)

【特許請求の範囲】
1. （１）一導電型の半導体基板の素子形成領域表面に一導
   電型の深いイオン注入層と逆導電型の浅いチャンネル層
   を形成する工程と、 前記ゲート電極の側面にサイドウォール層を形成する工
   程と、 前記サイドウォール層をマスクとして一導電型のポケッ
   ト領域を前記ゲート電極と離間して形成する工程と、 前記サイドウォール層をマスクとして用いて逆導電型の
   ソースドレイン領域を二重拡散により形成する工程と、 アニールにより低不純物濃度の前記ソースドレイン領域
   を前記ポケット領域より前記ゲート電極側に突出させる
   工程とを具備することを特徴としたＭＯＳ半導体装置の
   製造方法。