JPS63302567A - Ｍｏｓ半導体装置の製造方法 - Google Patents
Ｍｏｓ半導体装置の製造方法Info
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- JPS63302567A JPS63302567A JP13845587A JP13845587A JPS63302567A JP S63302567 A JPS63302567 A JP S63302567A JP 13845587 A JP13845587 A JP 13845587A JP 13845587 A JP13845587 A JP 13845587A JP S63302567 A JPS63302567 A JP S63302567A
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Classifications
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はＭＯＳ半導体装置の製造方法、特に埋め込みチ
ャンネルを有するＤ Ｄ Ｄ （ＤｏｕｂｌｅＤｉｆｆ
ｕｓｅｄ Ｄｒａｉｎ ）構造のＭＯ５半導体装置の製
造方法に関する。
ャンネルを有するＤ Ｄ Ｄ （ＤｏｕｂｌｅＤｉｆｆ
ｕｓｅｄ Ｄｒａｉｎ ）構造のＭＯ５半導体装置の製
造方法に関する。
（ロ）従来の技術
ＭＯＳ半導体装置では素子の微細化が進むにつれ、ドレ
イン耐圧の低下やショートチャンネル効果等の欠点が生
じてくる。
イン耐圧の低下やショートチャンネル効果等の欠点が生
じてくる。
そこで、ドレイン耐圧を向上させ、ショートチャンネル
効果を防止するための技術として例えば深いチャンネル
イオン注入技術が知られている。これは、チャンネル領
域のシリコン基板にソースドレイン領域と逆導電型（基
板と同導電型）の不純′物を深くイオン注入することに
より、ドレイン耐圧を向上し、ショートチャンネル効果
を防止するものである。この技術は、ＳＯ８で代表きれ
るように絶縁基板上に形成される半導体装置の製造にも
適用されており、ドレイン耐圧向上及びショートチャン
ネル効果防止に加えてバックチャンネルリーク（絶縁基
板側のシリコン表面を流れる漏れ電流）防止を目的とし
て、チャンネル領域下方のシリコンと絶縁基板との界面
近傍にソースドレイン領域と逆導電型の不純物をイオン
注入することが行なわれている。
効果を防止するための技術として例えば深いチャンネル
イオン注入技術が知られている。これは、チャンネル領
域のシリコン基板にソースドレイン領域と逆導電型（基
板と同導電型）の不純′物を深くイオン注入することに
より、ドレイン耐圧を向上し、ショートチャンネル効果
を防止するものである。この技術は、ＳＯ８で代表きれ
るように絶縁基板上に形成される半導体装置の製造にも
適用されており、ドレイン耐圧向上及びショートチャン
ネル効果防止に加えてバックチャンネルリーク（絶縁基
板側のシリコン表面を流れる漏れ電流）防止を目的とし
て、チャンネル領域下方のシリコンと絶縁基板との界面
近傍にソースドレイン領域と逆導電型の不純物をイオン
注入することが行なわれている。
しかし、この深いチャンネルイオン注入技術を用いると
、注入きれた不純物が深さ方向に分布をもつため、基板
表面（チャンネル領域）の不純物濃度を制御することが
困難となる。特に、イオン注入のドーズ量が多くなると
、表面濃度に与える影響も大きくなり、この結果トラン
ジスタのしきい値電圧制御が困難となる。また、この技
術を用いると基板濃度が高くなるため、基板効果（ソー
ス・基板間の電圧Ｖｔｈの上昇に伴い、しきい値電圧Ｖ
ｔｈが大きく上昇する現象、基板濃度をＮＡとすると、
Ｖｔｈはｆｌに比例する）によりしきい値電圧が変動し
やすくなり、デバイスに悪影響を与える。更に、ＳＯ８
ではシリコン中の不純物濃度が高くなると、トランジス
タのスピードの低下を招く結果となる。
、注入きれた不純物が深さ方向に分布をもつため、基板
表面（チャンネル領域）の不純物濃度を制御することが
困難となる。特に、イオン注入のドーズ量が多くなると
、表面濃度に与える影響も大きくなり、この結果トラン
ジスタのしきい値電圧制御が困難となる。また、この技
術を用いると基板濃度が高くなるため、基板効果（ソー
ス・基板間の電圧Ｖｔｈの上昇に伴い、しきい値電圧Ｖ
ｔｈが大きく上昇する現象、基板濃度をＮＡとすると、
Ｖｔｈはｆｌに比例する）によりしきい値電圧が変動し
やすくなり、デバイスに悪影響を与える。更に、ＳＯ８
ではシリコン中の不純物濃度が高くなると、トランジス
タのスピードの低下を招く結果となる。
上述したような欠点を解消するために、最近の新しい技
術としてＰ（あるいはＮ）ポケット形成技術が知られて
いる（例えば、Ｓ、Ｏｇｕｒａ ｅｔ ａｌ。
術としてＰ（あるいはＮ）ポケット形成技術が知られて
いる（例えば、Ｓ、Ｏｇｕｒａ ｅｔ ａｌ。
“Ａ ｈａｌｆ ｍ１ｃｒｏｎ ＭＯＳＦＥＴ ｕｓｉ
ｎｇ ｄｏｕｂｌｅ ｉｍｐｌａｎｔ−ｅｄ ＬＤＤ、
”、ＩＥＤＭ ８２．７１ｇ、 （１９８２） ） 、
、この技術は、ゲート電極近傍の低濃度不純物領域と
これらの領域に隣接する高濃度不純物領域とからなる、
いわゆるＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ ）構造のソースドレイン領域に接してゲー
ト電極近傍の位置にＰ型（あるいはＮ型）の不純物領域
（ポケット領域）を形成することにより、ドレイン耐圧
向上及びショートチャンネル効果防止を図るものである
。
ｎｇ ｄｏｕｂｌｅ ｉｍｐｌａｎｔ−ｅｄ ＬＤＤ、
”、ＩＥＤＭ ８２．７１ｇ、 （１９８２） ） 、
、この技術は、ゲート電極近傍の低濃度不純物領域と
これらの領域に隣接する高濃度不純物領域とからなる、
いわゆるＬ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ ）構造のソースドレイン領域に接してゲー
ト電極近傍の位置にＰ型（あるいはＮ型）の不純物領域
（ポケット領域）を形成することにより、ドレイン耐圧
向上及びショートチャンネル効果防止を図るものである
。
このＰ（あるいはＮ）ポケット形成技術の概略を第２図
を参照して説明する。まず、例えばＰ型シリコン基板（
１）の図示しないフィールド酸化膜で囲まれた素子領域
上にゲート酸化膜（２）を介して多結晶シリコンからな
るゲート電極（３）を形成する０次に、ゲート電極（３
）をマスクとしてＰ型不純物をソースドレイン予定部の
全面に深くイオン注入する。つづいて、ＬＤＤ構造のソ
ースドレイン領域を形成するために、まずゲート電極（
３）をマスクとしてＮ型不純物を低ドーズ量で浅くイオ
ン注入する。つづいて、全面に例えばＣＶＤｆｉＱ化膜
を堆積した後、例えば反応性イオンエツチングによりゲ
ート電極（３）の側面に残存ＣＶＤ酸化膜（４＞（４）
を形成する。つづいて、ゲート電極（３）及び残存ＣＶ
Ｄ酸化膜（４）（４）をマスクとしてＮ型不純物を高ド
ーズ量でイオン注入する。次いで、熱処理により不純物
を拡散させ、ゲート電極（３）近傍の浅いＮ型不純物領
域（５ａ）（６ａ）とこれらの領域に隣接する深いＮ０
型不純物領域＜ ｓｂ ＞ （６ｂ ）とからなるソー
スドレイン領域（５）（６）及びこれらソースドレイン
領域（５）＜６）に接し、ゲート電極（３）近傍の深い
位置に位置するＰ＋型不純物領域（ポケット領域） （
７）（７）を形成する。以下、通常の工程に従い、配線
等を形成する。なお、しきい値制御のためのチャンネル
イオン注入は浅いチャンネルイオン注入でよい。
を参照して説明する。まず、例えばＰ型シリコン基板（
１）の図示しないフィールド酸化膜で囲まれた素子領域
上にゲート酸化膜（２）を介して多結晶シリコンからな
るゲート電極（３）を形成する０次に、ゲート電極（３
）をマスクとしてＰ型不純物をソースドレイン予定部の
全面に深くイオン注入する。つづいて、ＬＤＤ構造のソ
ースドレイン領域を形成するために、まずゲート電極（
３）をマスクとしてＮ型不純物を低ドーズ量で浅くイオ
ン注入する。つづいて、全面に例えばＣＶＤｆｉＱ化膜
を堆積した後、例えば反応性イオンエツチングによりゲ
ート電極（３）の側面に残存ＣＶＤ酸化膜（４＞（４）
を形成する。つづいて、ゲート電極（３）及び残存ＣＶ
Ｄ酸化膜（４）（４）をマスクとしてＮ型不純物を高ド
ーズ量でイオン注入する。次いで、熱処理により不純物
を拡散させ、ゲート電極（３）近傍の浅いＮ型不純物領
域（５ａ）（６ａ）とこれらの領域に隣接する深いＮ０
型不純物領域＜ ｓｂ ＞ （６ｂ ）とからなるソー
スドレイン領域（５）（６）及びこれらソースドレイン
領域（５）＜６）に接し、ゲート電極（３）近傍の深い
位置に位置するＰ＋型不純物領域（ポケット領域） （
７）（７）を形成する。以下、通常の工程に従い、配線
等を形成する。なお、しきい値制御のためのチャンネル
イオン注入は浅いチャンネルイオン注入でよい。
（ハ）発明が解決しようとする問題点
しかしながら、上述したＰ（あるいはＮ）ポケット領域
を用いても、ポケット領域（７）をゲート電極（３）を
マスクとしてイオン注入するために、ポケット領域（７
）がゲート電極（３）下のチャンネル領域内に入り、基
板効果を増大させる問題点があった。
を用いても、ポケット領域（７）をゲート電極（３）を
マスクとしてイオン注入するために、ポケット領域（７
）がゲート電極（３）下のチャンネル領域内に入り、基
板効果を増大させる問題点があった。
またショートチャンネル効果を抑制するために基板と同
導電型の深いイオン注入層をゲート電極下に形成すると
、益々基板効果を増大させる問題点もあった。
導電型の深いイオン注入層をゲート電極下に形成すると
、益々基板効果を増大させる問題点もあった。
（ニ）問題点を解決するための手段
本発明は斯上した問題点に鑑みてなされ、ポケット領域
をゲート電極の側面に設けたサイドウオール膜をマスク
として用い、ポケット領域とゲート電極とを離間して形
成し、且つポケット領域を設けたことにより深いイオン
注入層の不純物濃度を低下させて、従来の問題点を除去
したＭＯＳ半導体装置の製造方法を提供するものである
。
をゲート電極の側面に設けたサイドウオール膜をマスク
として用い、ポケット領域とゲート電極とを離間して形
成し、且つポケット領域を設けたことにより深いイオン
注入層の不純物濃度を低下させて、従来の問題点を除去
したＭＯＳ半導体装置の製造方法を提供するものである
。
（ネ）作用
本発明に依れば、ゲート電極の側面にサイドウオール膜
を形成した後にこのサイドウオール膜をマスクとしてポ
ケット領域をイオン注入して形成しているので、ポケッ
ト領域とゲート電極下のチャンネル領域とはサイドウオ
ール膜の幅だけ離間でき、ポケット領域はチャンネル領
域へ入らない、また深いイオン注入層の不純物濃度をポ
ケット領域より低く設定することにより、基板効果を抑
制している。
を形成した後にこのサイドウオール膜をマスクとしてポ
ケット領域をイオン注入して形成しているので、ポケッ
ト領域とゲート電極下のチャンネル領域とはサイドウオ
ール膜の幅だけ離間でき、ポケット領域はチャンネル領
域へ入らない、また深いイオン注入層の不純物濃度をポ
ケット領域より低く設定することにより、基板効果を抑
制している。
くべ）実施例
本発明によるＭＯ３半導体装置の製造方法を第１図Ａ乃
至第１図Ｆを参照して詳細に説明する。
至第１図Ｆを参照して詳細に説明する。
先ず第１図Ａに示す如く、Ｐ型半導体基板（１１）の素
子形成領域（１２）にＰ０型の深いイオン注入層（１３
）とＮ′″型の浅いチャンネル層（１４）とを形成して
いる。なお第１図Ａに図示されていないが、半導体基板
（１１）のフィールド領域には予じめ選択酸化（ＬＯＧ
Ｏ８）法により厚い埋め込み型のフィールド酸化膜が形
成される。素子形成領域（１２）表面はダミー酸化され
て約４００人のダミー酸化膜（１５）を形成した後、深
いイオン注入層（１３）と浅いチャンネル層（１４）の
イオン注入を行なう、深いイオン注入層（１３）は基板
（１１）内でのソースドレイン領域間のパンチスルーを
防止するために設けられ、ボロンイオン（Ｂ＋）を加速
電圧１２０ＫｅＶ。
子形成領域（１２）にＰ０型の深いイオン注入層（１３
）とＮ′″型の浅いチャンネル層（１４）とを形成して
いる。なお第１図Ａに図示されていないが、半導体基板
（１１）のフィールド領域には予じめ選択酸化（ＬＯＧ
Ｏ８）法により厚い埋め込み型のフィールド酸化膜が形
成される。素子形成領域（１２）表面はダミー酸化され
て約４００人のダミー酸化膜（１５）を形成した後、深
いイオン注入層（１３）と浅いチャンネル層（１４）の
イオン注入を行なう、深いイオン注入層（１３）は基板
（１１）内でのソースドレイン領域間のパンチスルーを
防止するために設けられ、ボロンイオン（Ｂ＋）を加速
電圧１２０ＫｅＶ。
ドーズ量１．ｌＸ１０’″Ｃｍ−”でイオン注入して形
成され、所定のパンチスルー電圧を確保するような不純
物濃度に設定される。次に浅いチャンネル層（１４）は
基板（１１）表面に埋め込みチャンネルを形成するため
のもので、リンイオン（Ｐ′″）を加速電圧４０ＫｅＶ
、 ドーズ量１×１０目ＣＴｎ −”でイオン注入し
て形成きれる。
成され、所定のパンチスルー電圧を確保するような不純
物濃度に設定される。次に浅いチャンネル層（１４）は
基板（１１）表面に埋め込みチャンネルを形成するため
のもので、リンイオン（Ｐ′″）を加速電圧４０ＫｅＶ
、 ドーズ量１×１０目ＣＴｎ −”でイオン注入し
て形成きれる。
次に第１図Ｂに示す如く、基板（１１）表面のゲート酸
化膜（１６）上にポリシリコンより成るゲート電極（１
７）を形成する。
化膜（１６）上にポリシリコンより成るゲート電極（１
７）を形成する。
本工程では、ダミー酸化膜（１５）をエツチング除去し
、素子形成領域（１２）表面に約２５０人のゲート酸化
膜（１６）を熱酸化により形成する。その後、基板（１
１）全面に約４０００人の厚みにポリシリコン層を減圧
ＣＶＤ法で付着し、リンドープして所望のゲート電極（
１７）をエツチングしてパターンニングする。
、素子形成領域（１２）表面に約２５０人のゲート酸化
膜（１６）を熱酸化により形成する。その後、基板（１
１）全面に約４０００人の厚みにポリシリコン層を減圧
ＣＶＤ法で付着し、リンドープして所望のゲート電極（
１７）をエツチングしてパターンニングする。
次に第１図Ｃおよび第１図りに示す如く、ゲート電１（
１７）の側面にサイドウオール層（１８）を形成する。
１７）の側面にサイドウオール層（１８）を形成する。
本工程では、先ず第１図Ｃに示す如く、ゲート電極（１
７）表面を熱酸化し、全面にシリコン酸化膜（１９）を
減圧ＣＶＤ法で約１５００人の厚みに付着する。その後
第１図りに示す如く、シリコン酸化膜（１９）を異方性
エツチングしてゲート電極（１７）の側面にサイドウオ
ール層（１８）を残す、従ってサイドウオール層（１８
）は幅約１５００人に形成される。
７）表面を熱酸化し、全面にシリコン酸化膜（１９）を
減圧ＣＶＤ法で約１５００人の厚みに付着する。その後
第１図りに示す如く、シリコン酸化膜（１９）を異方性
エツチングしてゲート電極（１７）の側面にサイドウオ
ール層（１８）を残す、従ってサイドウオール層（１８
）は幅約１５００人に形成される。
次に第１図Ｅに示す如く、サイドウオール層（１８）を
マスクとしてＰ＋型のポケット領域（２０）を形成する
。
マスクとしてＰ＋型のポケット領域（２０）を形成する
。
本工程では、ポケット領域（２０）のイオン注入のマス
クとなるレジスト層（２１）を付着し、ゲート電極（１
７）、サイドウオール層（１８）およびレジスト層（２
１）をマスクとしてチャンネル領域に近接１．た領域に
ボロンイオン（Ｂ′″）を加速電圧８０ＫｅＶ、 ド
ーズ量３ Ｘ Ｉ Ｑ ”ｃｍ−”でイオン注入してＰ
０型のポケット領域（２０）を形成している。ポケット
領域（２０）は深いイオン注入層（１３）より深く且つ
高不純物濃度に形成され、ソースドレイン領域（２２）
（２３）（７）チャンネル領域側への拡散を抑制してシ
ョートチャンネル効果を低減する。
クとなるレジスト層（２１）を付着し、ゲート電極（１
７）、サイドウオール層（１８）およびレジスト層（２
１）をマスクとしてチャンネル領域に近接１．た領域に
ボロンイオン（Ｂ′″）を加速電圧８０ＫｅＶ、 ド
ーズ量３ Ｘ Ｉ Ｑ ”ｃｍ−”でイオン注入してＰ
０型のポケット領域（２０）を形成している。ポケット
領域（２０）は深いイオン注入層（１３）より深く且つ
高不純物濃度に形成され、ソースドレイン領域（２２）
（２３）（７）チャンネル領域側への拡散を抑制してシ
ョートチャンネル効果を低減する。
更に第１図Ｆに示す如く、サイドウオール層（１８）を
マスクとしてＮ型のソースドレイン領域（２２）（２３
）を形成する。
マスクとしてＮ型のソースドレイン領域（２２）（２３
）を形成する。
本工程ではソースドレイン領域（２２）（２３）は同一
マスクを用いてリンイオン（Ｐ＋）とヒ素イオン（ＡＳ
ｌ）の二回のイオン注入で形成されている。即ち、ソー
スドレイン領域（２２）（２３）はゲート電極（１７）
、サイドウオール層（１８）およびフィールド酸化膜（
図示せず）をマスクとして用いて、先ずリンイオンを加
速電圧８０ＫｅＶ、ドーズ量Ｉ Ｘ Ｉ ９４４ｃｍ−
”でイオン注入してＮ−型のソースドレイン領域（２２
ｇ）（２３ａ）を形成し、その後ヒ素イオンを加速電圧
８０ＫｅＶ、 ドーズ量５×１ｏ１６ｃｒ１１−８テ
イオン注入してＮ０型のソースドレイン領域（２２ｂ）
（２３ｂ）を形成する。その後窒素ガス（Ｎ、）雰囲気
中でアニールを行ない、ポケット領域（２ｏ）よりＮ−
型のソースドレイン領域（２２ａ）（２３ａ）を突出さ
せる最終形状のソースドレイン領域（２２）（２３）を
形成している。一本工程においてソースドレイン領域（
２２）（２３）はサイドウオール層（１８）をマスクと
して二重拡散で形成され、前工程のポケット領域（２０
）もサイドウオール層（１８）をマスクとしているので
、これらの領域（２Ｇ）（２２）（２３）は三重拡散構
造を採用している。即ち、Ｄ Ｄ Ｄ （Ｄｏｕｂｌｅ
Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ ）構造のＭＯＳトラ
ンジスタの改良構造となっている。
マスクを用いてリンイオン（Ｐ＋）とヒ素イオン（ＡＳ
ｌ）の二回のイオン注入で形成されている。即ち、ソー
スドレイン領域（２２）（２３）はゲート電極（１７）
、サイドウオール層（１８）およびフィールド酸化膜（
図示せず）をマスクとして用いて、先ずリンイオンを加
速電圧８０ＫｅＶ、ドーズ量Ｉ Ｘ Ｉ ９４４ｃｍ−
”でイオン注入してＮ−型のソースドレイン領域（２２
ｇ）（２３ａ）を形成し、その後ヒ素イオンを加速電圧
８０ＫｅＶ、 ドーズ量５×１ｏ１６ｃｒ１１−８テ
イオン注入してＮ０型のソースドレイン領域（２２ｂ）
（２３ｂ）を形成する。その後窒素ガス（Ｎ、）雰囲気
中でアニールを行ない、ポケット領域（２ｏ）よりＮ−
型のソースドレイン領域（２２ａ）（２３ａ）を突出さ
せる最終形状のソースドレイン領域（２２）（２３）を
形成している。一本工程においてソースドレイン領域（
２２）（２３）はサイドウオール層（１８）をマスクと
して二重拡散で形成され、前工程のポケット領域（２０
）もサイドウオール層（１８）をマスクとしているので
、これらの領域（２Ｇ）（２２）（２３）は三重拡散構
造を採用している。即ち、Ｄ Ｄ Ｄ （Ｄｏｕｂｌｅ
Ｄｉｆｆｕｓｅｄ Ｄｒａｉｎ ）構造のＭＯＳトラ
ンジスタの改良構造となっている。
斯上した本発明のＭＯ３半導体装置の製造方法に依れば
、Ｐ０型のポケット領域（２０）をサイドウオール層（
１Ｂ）の幅だけチャンネル領域と離間して形成している
ので、ポケット領域（２０）がチャンネル領域内に入る
ことがなく高不純物濃度のポケット領域（２０）に伴う
基板効果を低減できる。またポケット領域（２０）を高
不純物濃度（例えば、８〜９ Ｘ １０ ”ｃｍ−”
）に形成することにより、ソースドレイン領域（２２）
（２３）をチャンネル領域に隣接した部分でくぼませる
ことができる。この結果、ソースドレイン領域（２２）
（２３）間の離間距離を大きく取れ、パンチスルー電圧
を大きくできる。従って従来と同一のパンチスルー電圧
を確保するには、深いイオン注入層（１３）を低不純物
濃度（例えば、１〜２ Ｘ １０ ”ｃｍ−”）に設定
でき、従来のＤＤＤ構造のＭＯ５半導体装置に比べて大
幅に基板効果を抑制できる。
、Ｐ０型のポケット領域（２０）をサイドウオール層（
１Ｂ）の幅だけチャンネル領域と離間して形成している
ので、ポケット領域（２０）がチャンネル領域内に入る
ことがなく高不純物濃度のポケット領域（２０）に伴う
基板効果を低減できる。またポケット領域（２０）を高
不純物濃度（例えば、８〜９ Ｘ １０ ”ｃｍ−”
）に形成することにより、ソースドレイン領域（２２）
（２３）をチャンネル領域に隣接した部分でくぼませる
ことができる。この結果、ソースドレイン領域（２２）
（２３）間の離間距離を大きく取れ、パンチスルー電圧
を大きくできる。従って従来と同一のパンチスルー電圧
を確保するには、深いイオン注入層（１３）を低不純物
濃度（例えば、１〜２ Ｘ １０ ”ｃｍ−”）に設定
でき、従来のＤＤＤ構造のＭＯ５半導体装置に比べて大
幅に基板効果を抑制できる。
（ト）発明の効果
以上に詳述した如く本発明に依れば、Ｐ′″型のポケッ
ト領域（２０）をサイドウオール層（１８）の幅だけチ
ャンネル領域と離間して形成するので、Ｐ＋型のポケッ
ト領域（２０）がチャンネル領域下に入らず、基板効果
を抑制できる利点を有する。この結果、基板効果による
スレッシュホールド電位Ｖｔの変動を少なくできる利点
を有する。
ト領域（２０）をサイドウオール層（１８）の幅だけチ
ャンネル領域と離間して形成するので、Ｐ＋型のポケッ
ト領域（２０）がチャンネル領域下に入らず、基板効果
を抑制できる利点を有する。この結果、基板効果による
スレッシュホールド電位Ｖｔの変動を少なくできる利点
を有する。
また本発明に依れば、Ｎ−型のソースドレイン領域（２
２ａ）（２３ａ）をポケット領域（２０）とサイドウオ
ール層（１８）をマスクとして用いることにより、イオ
ン注入量の違いにより必ずポケット領域（２０）よりチ
ャンネル領域側に突出して形成できるので、ポケット領
域（２０）によるＮ−型のソースドレイン領域（２２ａ
）（２３ａ）先端の抵抗値の増加を防止でき、ｇｍを高
くできる利点を有する。
２ａ）（２３ａ）をポケット領域（２０）とサイドウオ
ール層（１８）をマスクとして用いることにより、イオ
ン注入量の違いにより必ずポケット領域（２０）よりチ
ャンネル領域側に突出して形成できるので、ポケット領
域（２０）によるＮ−型のソースドレイン領域（２２ａ
）（２３ａ）先端の抵抗値の増加を防止でき、ｇｍを高
くできる利点を有する。
更に本発明に依れば、ポケット領域（２０）により基板
（１１）の深い部分でソースドレインｍ域（２２）（２
３）をくぼませられ、両者の離間距離をかせげることに
よりショートチャンネル効果によるパンチスルー電圧を
高くできる利点を有する。またポケット領域（２０）に
よりソースドレイン領域（２２）（２３）（７）離間距
離を増大できるので、同一のパンチスルー電圧を保証す
る場合には深いイオン注入層（１３）の不純物濃度を低
減でき、基板効果を更に低減できる利点を有する。
（１１）の深い部分でソースドレインｍ域（２２）（２
３）をくぼませられ、両者の離間距離をかせげることに
よりショートチャンネル効果によるパンチスルー電圧を
高くできる利点を有する。またポケット領域（２０）に
よりソースドレイン領域（２２）（２３）（７）離間距
離を増大できるので、同一のパンチスルー電圧を保証す
る場合には深いイオン注入層（１３）の不純物濃度を低
減でき、基板効果を更に低減できる利点を有する。
更に本発明に依れば、サイドウオールＷ（１８）を共通
のマスクとすることによりセルファラインによりポケッ
ト領域（２０）およびソースドレイン領域（２２）（２
３）を形成できるので、製造工程を大幅に簡略にできる
利点を有する。
のマスクとすることによりセルファラインによりポケッ
ト領域（２０）およびソースドレイン領域（２２）（２
３）を形成できるので、製造工程を大幅に簡略にできる
利点を有する。
更に本発明によれば、浅いチャンネル層（１４）による
埋め込みチャンネル構造およびＤＤＤ構造となるので、
ホットキャリアー耐性が高くなる利点を有する。またＤ
ＤＤ構造によりソースドレイン領域（２２）（２３）と
基板（１１）間の容量を小さくできる利点も有する。
埋め込みチャンネル構造およびＤＤＤ構造となるので、
ホットキャリアー耐性が高くなる利点を有する。またＤ
ＤＤ構造によりソースドレイン領域（２２）（２３）と
基板（１１）間の容量を小さくできる利点も有する。
第１図Ａ乃至第１図Ｆは本発明によるＭＯ３半導体装置
の製造方法を説明するための断面図、第２図は従来のＭ
ＯＳ半導体装置を説明するための断面図である。 （１１）は半導体基板、 （１２）は素子形成領域、（
１３）は深いイオン注入７！、（１４）は浅いチャンネ
ル層、 （１６）はゲート酸化膜、 （１７）はゲート
電極、 （１８）はサイドウオール層、（２０）はポ
ケット領域、 （２１）はレジスト層、 （２２ａ）（
２３ａ）はＮ−型のソースドレイン領域、 （２２ｂ）
（２３ｂ）はＮ０型のソースドレイン領域である。
の製造方法を説明するための断面図、第２図は従来のＭ
ＯＳ半導体装置を説明するための断面図である。 （１１）は半導体基板、 （１２）は素子形成領域、（
１３）は深いイオン注入７！、（１４）は浅いチャンネ
ル層、 （１６）はゲート酸化膜、 （１７）はゲート
電極、 （１８）はサイドウオール層、（２０）はポ
ケット領域、 （２１）はレジスト層、 （２２ａ）（
２３ａ）はＮ−型のソースドレイン領域、 （２２ｂ）
（２３ｂ）はＮ０型のソースドレイン領域である。
Claims (1)
- （１）一導電型の半導体基板の素子形成領域表面に一導
電型の深いイオン注入層と逆導電型の浅いチャンネル層
を形成する工程と、 前記ゲート電極の側面にサイドウォール層を形成する工
程と、前記サイドウォール層をマスクとして一導電型の
ポケット領域を前記ゲート電極と離間して形成する工程
と、 前記サイドウォール層をマスクとして用いて逆導電型の
ソースドレイン領域を形成する工程とを具備し、 前記深いイオン注入層の不純物濃度を前記ポケット領域
より低く設定することを特徴としたＭＯＳ半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13845587A JPS63302567A (ja) | 1987-06-02 | 1987-06-02 | Ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13845587A JPS63302567A (ja) | 1987-06-02 | 1987-06-02 | Ｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63302567A true JPS63302567A (ja) | 1988-12-09 |
Family
ID=15222413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13845587A Pending JPS63302567A (ja) | 1987-06-02 | 1987-06-02 | Ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63302567A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60194568A (ja) * | 1984-03-16 | 1985-10-03 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS61160975A (ja) * | 1985-01-08 | 1986-07-21 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型電界効果トランジスタ |
| JPS61190983A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | 半導体集積回路装置 |
-
1987
- 1987-06-02 JP JP13845587A patent/JPS63302567A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60194568A (ja) * | 1984-03-16 | 1985-10-03 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
| JPS61160975A (ja) * | 1985-01-08 | 1986-07-21 | Matsushita Electric Ind Co Ltd | Ｍｏｓ型電界効果トランジスタ |
| JPS61190983A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | 半導体集積回路装置 |
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