JPS63299682A - 2次元符号化装置における変化点検出装置 - Google Patents

2次元符号化装置における変化点検出装置

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JPS63299682A
JPS63299682A JP13532987A JP13532987A JPS63299682A JP S63299682 A JPS63299682 A JP S63299682A JP 13532987 A JP13532987 A JP 13532987A JP 13532987 A JP13532987 A JP 13532987A JP S63299682 A JPS63299682 A JP S63299682A
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Hideyuki Shirai
白井 秀行
Toru Ozaki
透 尾崎
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Panasonic System Solutions Japan Co Ltd
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Matsushita Graphic Communication Systems Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 この発明は、ファクシミリ等に使用されている2次元符
号化装置における変化点検出装置の改良に関する。
従来の技術 周知のように、ファクシミリ等における画信号の冗長度
抑圧のための2次元符号化方式としてはMR符号化方式
が代表的で、広く実用に供されている。MR符号化方式
については、例えば、東京電機大学出版局発行「ハイテ
ク選書わかるニューファクシミリ」などの文献に詳しく
解説されている。
この種の2次元符号化装置における従来の変化点検出装
置は、第5図に示すように、画像データ中の符号化しよ
うとするライン(符号化ライン)とその1本前のライン
(参照ライン)のそれぞれについて画信号の変化点を検
出するために、参照ライン変化点検出部刃と、符号化ラ
イン変化点検出部51とを備えている。参照ライン変化
点検出部50は、メモリから参照ラインの画像データを
1ワ一ド単位で取り込むラッチ回路500と、これにう
ノチされたlワードのデータ中にa。ビットアドレス(
後述)で示されるビットより後の部分に変化点があるか
否かを検出し、検出した変化点のピッ゛ドアドレスを後
段の外部制御回路(図示省略)に出力するプロセッサ5
01とからなる。符号化ライン変化点検出部51は、メ
モリから符号化ラインの画像データを1ワ一ド単位で取
り込むランチ回路502と、上記プロセッサ501と同
様に次のように変化点検出とアドレス生成の動作を行な
うプロセッサ503とからなる。
この変化点検出装置を用いて画像データをMR符号化す
る動作について、第6図のデータ例に従って説明する。
以下の説明において、aoは変化点検出を開始する符号
化の起点画素、a、は符号化ライン上でa。よシ右の最
初の変化画素、blはa。より右で参照ライン上での最
初の変化画素である。
第6図の上段に示す参照ラインおよび符号化ラインの画
像データのうち、1回目のラッチ動作で2段目に示す参
照ラインおよび符号化ラインの各1ワードがラッチ回路
500および502にラッチされたとする。この場合、
符号化ライン側のプロセッサ503がalを検出し、a
、ビットアドレス「5」を出力する。しかし、参照ライ
ンの当該1ワード中にはblが存在しないので、この段
階では符号化モードを決定できず、外部制御回路はa、
ビットアドレス「5」をレジスタ等に記憶して、参照ラ
インおよび符号化ラインの次ワードをラッチ回路500
および502にラッチする。この2回目のランチ動作で
は第6図の3段目のデータがラッチされるが、このデー
タには変化点が存在しないため、3回目のラッチ動作で
参照ラインおよび符号化ラインの次ワードをラッチ回路
500および502にラッチする。3回目のラッチデー
タで参照ラインの変化点す、をプロセッサ501が検出
し、b、ピントアドレス「6」を出力する。ここで外部
制御回路は、先に記憶しているa1ビットアドレス「5
」と、今回のす、ビットアドレス「6」と、alは1回
目のラッチワードにあり、blは3回目のラッチワード
にあったという情報とに基づいて、a、とblのビット
アドレス差を計算して符号化モードを決定する。
発明が解決しようとする問題点 上述した従来の装置では、外部制御回路がa、とblの
ビットアドレス差からモードを判定するために、第6図
の例のようにalから一定のビットアドレス差内にbl
が検出されない場′合にも、b、を検出するまでラッチ
動作を繰り返してラッチワードを更新するようになって
いるので、無駄な処理時間がかかるという問題があった
。MR符号化方式の場合、alとblのビットアトにス
差が4以上であれば、4以上であるということさえ判れ
ば良く、4以上のいくつかという情報は不必要である。
それにも拘らず従来装置では、ランチ動作を何回も繰り
返してalとblのビットアドレス差を求めていた。
本発明は上述の問題点に鑑みなされたもので、参照ライ
ンの変化点が処理中の画像データ内に検出されない場合
にも、従来のように無駄な処理を行なわずに済むように
した変化点検出装置を提供することにある。
問題点を解決するための手段 本発明は上述した問題点を解決するため、符号化ライン
の画像データを1ワードずつ取り込む符号化ラインデー
タ保持手段と、この保持手段に保持されている1ワード
のデータ中の変化点を検出してその変化点のビットアド
レスを出力する符号化ライン変化点検出手段と、゛符号
化ライン側と同期して参照ラインの画像データを1ワー
ドずつ取り込む参照ライン保持手段と、この保持手段に
保持されている1ワードまたは1ワードに次ワードの数
ビットを加えたデータ中の変化点を検出してその変化点
のビオドアドレスを出力するとともに、変化点が存在し
ないときには特定のビットアドレスを仮想的な変化点ビ
ットアドレスとして出力する参照ライン変化点検出手段
とを備えたものである0 作用 上記参照ライン変化点検出手段が変化点を検出できなか
った場合、特定のビットアドレスを仮想的な変化点ビッ
トアドレスとして出方することで、後段の制御手段が符
号化モードを決定することができ、1回の処理が完結す
る。
実施例 第1図は本発明の一実施例による変化点検出装置の概略
構成図である。10は参照ライン側の変化点検出部であ
って、上述の参照ラインデータ保持手段としての2つの
ラッチ回路100.101と、上述の参照ライン変化点
検出手段としてのプロセッサ102とからなる。11は
符号化ライン側の変化点検出部であって、上述の符号化
ラインデータ保持手段としての2つのラッチ回路103
.104と、上述の符号化ライン変化点検出手段として
のプロセッサ105とからなる。なお、aoのビットア
ドレスは変化点検出開始ビットを指定する信号である。
図示しない外部制御回路からのランチ信号に同期し、初
段のランチ回路103には前段のメモリから符号化ライ
ン画像データの1ワード8ビツトがラッチされる。2段
目のラッチ回路104はラッチ回路103のデータを1
ラッチ信号分だけ遅延し、その遅延した1ワード8ビツ
トのデータをプロセッサ105に入力する。プロセッサ
105は、ラッチ回路104からの1ワードのデータ中
の変化点a1を検出し、a、ビットアドレスを出力する
参照ライン側のラッチ回路100.101の部分の詳細
を第2図に示している。上記ラッチ信号に同期して、初
段のランチ回路100には前段のメモリから参照ライン
画像データの1ワード8ビツトRVD7〜0がラッチさ
れる。2段目のランチ回路101はラッチ回路100の
データを1ラッチ信号分だけ遅延し、その遅延した1ワ
ード8ビツトのデータをRLD7〜0としてプロセッサ
102に入力する。また、初段のラッチ回路100のデ
ータのうちの下位4ビツトのデータがRL D 11〜
8としてプロセッサ102に入力される。つまり、ラッ
チ回路101の1ワードのデータRLD7〜0と、その
次のワードの前半4ビツトのデータRL D 11〜8
との合計12ビツトがプロセッサ102に入力される。
そしてプロセッサ102は、12ビツトの入力データR
L D 11〜0中に変化点す、があるか否かを検査し
、t)Iがあればそのb1ビットアドレスを出力し、b
、がなければ13ビツト目を仮想的にす、と見なしてす
、ビットアドレス「12」を出力する。
以上のように構成された変化点検出装置について、以下
その動作を説明する。
第3図囚に示す参照ラインおよび符号化ラインの画像デ
ータに関し、第3図(Qに示す符号化ラインの1ワード
のデータがプロセッサ105に入力されるとき、第3図
(6)に示す参照ラインの12ビツトのデータがプロセ
ッサ102に入力される。この場合、プロセッサ105
はa、を検出してa1ビットアドレス「6」を出力し、
プロセッサ102はblを検出してす、ビットアドレス
「10」を出力する。これらアドレスを受けて外部制御
回路はa、とblのビットアドレス差rlO−6=4J
を計算し、その結果に従って符号化モードを決定する。
また第4図(3)に示す参照ラインおよび符号化ライン
の画像データに関し、第4図C)に示す符号化ラインの
1ワードがプロセッサ105に入力されるとき、第4図
03)に示す参照ラインの12ビツトのデータがプロセ
ッサ102に入力される。この場合、プロセッサ105
はalを検出してa1ピットアドレス「6」を出力する
。しかしプロセッサ102は入力データ中にす、が存在
しないことから、13ビツト目に仮想的にす、があるも
のと見なし、b、ビットアドレス「12」を出力する。
これを受けて外部制御回路はa、とblのビットアドレ
ス差r12−6=6Jを計算し、その結果に従って符号
化モードを決定する0 発明の効果 以上の説明から明かなように、本発明は、参照ライン変
化1点検出手段において変化率を検出しない場合に特定
のビットアドレスを仮想的な変化点ビットアドレスとし
て出力するように構成したので、atとblの両変化点
の一定のビットアドレス差から符号化モードを判定する
場合に、参照ライン変化点検出手段の入力データ幅が符
号化ライン変化点検出手段の入力データ幅よりもモード
判定に必要な一定のビットアドレス差以上大きければ、
本来のblが検出できなくても、alが検出されると同
時に簡単なピアドアドレス演算によって符号化モードを
判定することができ、従来よシ高速な処理が可能となる
さらに、MR符号化ではa、とす、のピットアドレス差
の絶対値が3以下であれば垂直モード、3より大きけれ
ば水平モードと判定されるので、参照ライン変化点検出
手段の入力データ幅を符号化ライン変化点検出手段の入
力データ幅より3ビット以上広げておけば、1回のラッ
チタイミングで簡単なアドレス演算によりモードが判定
できるようになりこの場合に本発明の効果が最も大きい
【図面の簡単な説明】
第1図は本発明の一実施例による変化点検出装置の概略
構成図、第2図は同装置におけるラッチ回路100およ
び101の部分の詳細図、第3図および第4図は同装置
の動作説明図、第5図は従来の変化点検出装置の概略構
成図、第6図は従来装置の動作説明図である。 10・・・参照ライン変化点検出部、100と101・
・・ラッチ回路(参照ラインデータ保持手段L102・
・・プロセッサ(参照ライン変化点検出手段)、11・
・・符号化ライン変化点検出部、103と104・・・
ラッチ回路(符号化ラインデータ保持手段)、105・
・・プロセッサ(符号化ライン変化点検出手段)。 代理人の氏名 弁理士 中 尾 敏 男 はが1名第3
図 a、検よ −L−−

Claims (1)

    【特許請求の範囲】
  1. 符号化ラインの画像データを1ワードずつ取り込む符号
    化ラインデータ保持手段と、この保持手段に保持されて
    いる1ワードのデータ中の変化点を検出してその変化点
    のビットアドレスを出力する符号化ライン変化点検出手
    段と、符号化ライン側と同期して参照ラインの画像デー
    タを1ワードずつ取り込む参照ライン保持手段と、この
    保持手段に保持されている1ワードまたは1ワードに次
    ワードの数ビットを加えたデータ中の変化点を検出して
    その変化点のビットアドレスを出力するとともに、変化
    点が存在しないときには特定のビットアドレスを仮想的
    な変化点ビットアドレスとして出力する参照ライン変化
    点検出手段とを備えた2次元符号化装置における変化点
    検出装置。
JP13532987A 1987-05-29 1987-05-29 2次元符号化装置における変化点検出装置 Expired - Fee Related JPH0734579B2 (ja)

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