JPS6329932A - 半導体基板の溝形成方法 - Google Patents
半導体基板の溝形成方法Info
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- JPS6329932A JPS6329932A JP17447786A JP17447786A JPS6329932A JP S6329932 A JPS6329932 A JP S6329932A JP 17447786 A JP17447786 A JP 17447786A JP 17447786 A JP17447786 A JP 17447786A JP S6329932 A JPS6329932 A JP S6329932A
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- polycrystalline silicon
- semiconductor substrate
- oxide film
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 239000000758 substrate Substances 0.000 title claims abstract description 27
- 238000000034 method Methods 0.000 title claims abstract description 19
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 24
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 19
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 19
- 239000010937 tungsten Substances 0.000 claims abstract description 19
- 238000003486 chemical etching Methods 0.000 claims 1
- 238000005530 etching Methods 0.000 abstract description 10
- 239000000463 material Substances 0.000 abstract description 5
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 230000006837 decompression Effects 0.000 abstract 1
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Landscapes
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
半導体装置の集積度向上にともない、半導体基板に形成
した溝を利用する種々の装置の開発が行なわれている。
した溝を利用する種々の装置の開発が行なわれている。
例えば、溝の利用として、溝光てん法により平坦な面を
有する分離領域の形成とか、或はメモリの蓄積容量を増
すための溝堀りキャパシタの形成が行なわれている。本
発明は、半導体装置の製造方法に係り、特にシリコン半
導体基板の溝形成方法に関する。
有する分離領域の形成とか、或はメモリの蓄積容量を増
すための溝堀りキャパシタの形成が行なわれている。本
発明は、半導体装置の製造方法に係り、特にシリコン半
導体基板の溝形成方法に関する。
第２図に従来の溝形成工程を示す。第２図（ａｌにおい
て、半導体基板１上に３０００〜５ｏｏｏ ’ｈ厚の酸
化［２を形成した後、その上にホトレジスト材を塗布し
、ホトレジスト３をパターニングして溝予定部分４のホ
トレジスト材を除去する。
て、半導体基板１上に３０００〜５ｏｏｏ ’ｈ厚の酸
化［２を形成した後、その上にホトレジスト材を塗布し
、ホトレジスト３をパターニングして溝予定部分４のホ
トレジスト材を除去する。
溝予定部分４の径としては例えば１μ程度とし、ホトレ
ジスト３をマスクとして第２図（ｂ）に示すように酸化
膜２をエツチングして開孔５を形成する。次に第２図ｔ
ｃ＋に示すようにホトレジスト３を除去し、残った酸化
膜２をマスクとして、シリコンをエツチングし、半導体
基板１に第２図（ｄ）のように溝６を形成する。次に酸
化膜２を除去（第２図（ｅ））して、終了する。
ジスト３をマスクとして第２図（ｂ）に示すように酸化
膜２をエツチングして開孔５を形成する。次に第２図ｔ
ｃ＋に示すようにホトレジスト３を除去し、残った酸化
膜２をマスクとして、シリコンをエツチングし、半導体
基板１に第２図（ｄ）のように溝６を形成する。次に酸
化膜２を除去（第２図（ｅ））して、終了する。
従来の方法では、半導体基板をエツチングするときのマ
スクは酸化膜である。しかしエツチング液に対するシリ
コン対酸化膜のエツチングレート比が高くないので、溝
？掘るためには酸化膜の厚みを充分増しておく必俄かあ
った。厚イ酸化膜に開孔？形成するために、ホトレジス
トの膜厚も厚くするので、リソグラフィ法の分解能の制
限から溝の寸法を小さくすることは困難であった。また
ホトレジストの断面形状が垂直にならず、酸化膜に転写
さｎる溝パターンの寸法が設計より犬きくなる。このよ
うなことから、微細な溝を半導体基板に形成することは
困難であつ念。溝を深くしようとすると、困難は倍加さ
ｎる。
スクは酸化膜である。しかしエツチング液に対するシリ
コン対酸化膜のエツチングレート比が高くないので、溝
？掘るためには酸化膜の厚みを充分増しておく必俄かあ
った。厚イ酸化膜に開孔？形成するために、ホトレジス
トの膜厚も厚くするので、リソグラフィ法の分解能の制
限から溝の寸法を小さくすることは困難であった。また
ホトレジストの断面形状が垂直にならず、酸化膜に転写
さｎる溝パターンの寸法が設計より犬きくなる。このよ
うなことから、微細な溝を半導体基板に形成することは
困難であつ念。溝を深くしようとすると、困難は倍加さ
ｎる。
本発明の目的は、上記の欠点を除去するために、溝掘）
工程におけるマスクとして酸化膜を使用しない新規な方
法を提供することにある。
工程におけるマスクとして酸化膜を使用しない新規な方
法を提供することにある。
〔問題点を解決するための手段〕
本発明は、半導体基板に熱酸化膜を形成し、該熱酸化膜
上に多結晶シリコン層を形成する工程と、半導体基板の
溝予定部位における多結晶シリコンを除去する工程と、
減圧ＣＶＤ法により、前記予定部位の周縁部を含みタン
グステン層を前記多結晶シリコン層上に選択的に成長さ
せる工程と、該タングステン層をマスクとして前記熱酸
化膜を除去した後、半導体基板に異方性エツチングによ
って溝を形成する工程と、前記タングステン層・多結晶
シリコン層・熱酸化膜を除去する工程ｌこよって半導体
基板に溝を形成する。
上に多結晶シリコン層を形成する工程と、半導体基板の
溝予定部位における多結晶シリコンを除去する工程と、
減圧ＣＶＤ法により、前記予定部位の周縁部を含みタン
グステン層を前記多結晶シリコン層上に選択的に成長さ
せる工程と、該タングステン層をマスクとして前記熱酸
化膜を除去した後、半導体基板に異方性エツチングによ
って溝を形成する工程と、前記タングステン層・多結晶
シリコン層・熱酸化膜を除去する工程ｌこよって半導体
基板に溝を形成する。
以下に、図面を参朋して本発明の一実施例につき説明す
る。第１図は、処理工程１１ｊｉに半導体基板の表面部
分の断面図？示したものである。
る。第１図は、処理工程１１ｊｉに半導体基板の表面部
分の断面図？示したものである。
第１図（ａ）においては、半導体基板１０１上に熱ｌ化
膜１０２を約３００〜５００ＡＪ！Ｆで形成後、多結晶
シリコン層１０３を約１０００Ａ厚形成し、ホトレジス
ト１１０４ｔ−布しバターニングして孔１０５’を設け
る。孔１０５は半導体基板１０１に形成するＢ′：′″
予定位置で、その寸法は溝の外周より大きくなるように
する。次に第１図（ｂｌにおいて、ホトレジスト１０４
ｋマスクとして孔１０５の多結晶シリコンをエツチン
グした後、ホトレジスト１０４ヲ除去する。
膜１０２を約３００〜５００ＡＪ！Ｆで形成後、多結晶
シリコン層１０３を約１０００Ａ厚形成し、ホトレジス
ト１１０４ｔ−布しバターニングして孔１０５’を設け
る。孔１０５は半導体基板１０１に形成するＢ′：′″
予定位置で、その寸法は溝の外周より大きくなるように
する。次に第１図（ｂｌにおいて、ホトレジスト１０４
ｋマスクとして孔１０５の多結晶シリコンをエツチン
グした後、ホトレジスト１０４ヲ除去する。
次に、第１図（Ｃ）に示すように減圧ＣＶＤ法によって
、多結晶シリコン層１０３をおおうようにして、選択的
にタングステン層１０６を成長させる。このとき、タン
グステンｍ１０６の厚みにより、その寸法が異なるが、
孔１０５の周辺上にも＃：長し、図示のように孔１０５
の径が小さくなる。
、多結晶シリコン層１０３をおおうようにして、選択的
にタングステン層１０６を成長させる。このとき、タン
グステンｍ１０６の厚みにより、その寸法が異なるが、
孔１０５の周辺上にも＃：長し、図示のように孔１０５
の径が小さくなる。
この穴径２が半導体基板１０１に掘る溝の径になる。
以下、タングステン層１０６をマスクとして、熱酸化膜
１０２をエツチングした後（第１図（ｄ））・嘔らに半
導体基板１０１に異方性エツチングによって、第１図（
ｅ）に示すように所定の深さの溝１０７を形成する。溝
１０７形成後、タングステン層１０６・多結晶シリコン
層１０３・熱酸化膜１０２を除去することで、半導体基
板の溝形成が終る。
１０２をエツチングした後（第１図（ｄ））・嘔らに半
導体基板１０１に異方性エツチングによって、第１図（
ｅ）に示すように所定の深さの溝１０７を形成する。溝
１０７形成後、タングステン層１０６・多結晶シリコン
層１０３・熱酸化膜１０２を除去することで、半導体基
板の溝形成が終る。
以上、詳しく説明したように、本発明は選択成長したタ
ングステン、ｌ１ｉＩヲマスク材として使用することに
よって、下記の理由几より微細な溝形成を可能としたも
のである。
ングステン、ｌ１ｉＩヲマスク材として使用することに
よって、下記の理由几より微細な溝形成を可能としたも
のである。
（１１多結晶シリコン層は、タングステン層を選択成長
させる領域を決定するために設けたものであるから、溝
の深畑に関係なくその厚さを薄くできる。したがって溝
予定部位に設ける第１図（ｂｌの多結晶シリコン層の孔
の寸法を小さく、シかも精度高く形成できる。
させる領域を決定するために設けたものであるから、溝
の深畑に関係なくその厚さを薄くできる。したがって溝
予定部位に設ける第１図（ｂｌの多結晶シリコン層の孔
の寸法を小さく、シかも精度高く形成できる。
＋２） 材質としてタングステンは、シリコンのエツ
チング液に対する耐性が大きいので、シリコン半導体基
板に深い溝をエツチングすることができる。
チング液に対する耐性が大きいので、シリコン半導体基
板に深い溝をエツチングすることができる。
（３）多結晶シリコン層の穴の周辺にタングステン層が
形成さｎるので、半導体基板の実際に掘られる溝の径を
前記穴の径より小さくできる。これによりリングラフ法
のパターン寸法限度よシその分小さくできる。この寸法
コントロールは多結晶シリコン層上に形成するタングス
テン層の厚みを制御することで可能である。
形成さｎるので、半導体基板の実際に掘られる溝の径を
前記穴の径より小さくできる。これによりリングラフ法
のパターン寸法限度よシその分小さくできる。この寸法
コントロールは多結晶シリコン層上に形成するタングス
テン層の厚みを制御することで可能である。
第１図は本発明の一実施例を工程順に示す図、第２図は
従来例である。 １０１・・・半導体基板、 １０２・・・熱酸化膜、
１０３・・・多結晶シリコン層、 １０４・・・ホトレジスト、１０６・・・タングステン
層、１０７・・・溝。
従来例である。 １０１・・・半導体基板、 １０２・・・熱酸化膜、
１０３・・・多結晶シリコン層、 １０４・・・ホトレジスト、１０６・・・タングステン
層、１０７・・・溝。
Claims (1)
- 半導体基板に熱酸化膜を形成し、該熱酸化膜上に多結
晶シリコン層を形成する工程と、半導体基板の溝予定部
位における多結晶シリコンを除去する工程と、減圧ＣＶ
Ｄ法により、前記予定部位の周縁部を含みタングステン
層を前記多結晶シリコン層上に選択的に成長させる工程
と、該タングステン層をマスクとして前記熱酸化膜を除
去した後、半導体基板に異方性エッチングによつて溝を
形成する工程と、前記タングステン層・多結晶シリコン
層・熱酸化膜を除去する工程よりなることを特徴とする
半導体基板の溝形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17447786A JPS6329932A (ja) | 1986-07-23 | 1986-07-23 | 半導体基板の溝形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17447786A JPS6329932A (ja) | 1986-07-23 | 1986-07-23 | 半導体基板の溝形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6329932A true JPS6329932A (ja) | 1988-02-08 |
Family
ID=15979165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17447786A Pending JPS6329932A (ja) | 1986-07-23 | 1986-07-23 | 半導体基板の溝形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6329932A (ja) |
-
1986
- 1986-07-23 JP JP17447786A patent/JPS6329932A/ja active Pending
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