JPS63284849A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は、トレンチキャパシタと埋込型のゲート電極
から構成されるトランジスタとによって構成される半導
体記憶装置の製造方法に関する。

（従来の技術） 電子機器の高速化及び小型化の要求に対する半導体記憶
装置の高集積化に伴ない、当該半導体記憶装置を構成す
るトランジスタ及びキャパシタの微細化が進められてい
る。この半導体記憶装置の微細化を進めるに当り、半導
体基板の表面におけるトランジスタ或いはキャパシタの
占有する面積が小さくなる。これがため、キャパシタの
容量の減少、並びにトランジスタにおける短チヤネル効
果及び狭チャネル効果による閾値電圧の低下やリーク電
流の発生等の欠点が生じでいた。

上述した欠点に対して、例えば文献・１．Ｅ、Ｅ、Ｅ、
−Ｉｎｔｅｒ−ｎａｔｉｏｎａｌ　Ｅｌｅｃｔｒｏｎ　
Ｄｅｖｉｃｅｓ　Ｍｅｅｔｉｎ９（アイ・イー・イー・
イー−インターナショナル・エレクトロン・デバイセズ
・ミーティング）（講演番号６．２．１９８６年１２月
）に開示されるように、半導体基板の深さ方向に溝（Ｔ
ｒｅｎｃｈ：　’ｒ−レンチ）を形成し、当該トレンチ
の内側の表面に形成したキャパシタ酸化膜をもキャパシ
タとして機能せしめる、所謂、トレンチキャパシタを用
いる技術が知られでいる。

また、上述の文献では、キャパシタを立体的に構成して
利用するのみならず、ｌｌＩ接する２つのトレンチキャ
パシタ間の領域にトランジスタをも半導体基板の深さ方
向に構成せしめた、所謂、埋込ゲートトランジスタを用
いて半導体記憶装置を構成する技術が開示されでいる。

以下、図面１８：譬照して、上述の文献に開示される従
来の半導体記憶装置の構成につき説明する。

第２図は、従来の、この種の半導体記憶装置の構成を説
明するため、当該装置の概略的断面図によって示した装
置構成図である。尚、図中、断面を示すハツチングは一
部を除いて省略して示し、同一の構成材料からなる構成
成分については、同一のハツチングを付して示す。

第２図に示した半導体記憶装置の構成によれば、ｐ型シ
リコンよりなる半導体基板１１の所定の領域に、トラン
スファ・ゲート領域１３を挟んで、キャパシタを形成す
るための第２の溝１５ａ及び＋５ｂが夫々形成され、当
該第２の溝１５ａ及び＋５ｂには、キャパシタ酸化膜１
７を挟んでポリシリコン（ｐｏｌｙ−３ｉ）からなるプ
レート電極１９ａ及び＋９ｂが夫々配設されている。こ
の半導体記憶装置の構成では、第２の溝１５ａ及び＋５
１）の底面及び側面に形成されたキャパシタ酸化膜１７
を容量として利用するため、半導体基板上Ｍを微細化す
るに当り充分な記憶容量を確保し得る。　　− また、上述の第２の溝１５ａと１５ｂとの間のトランス
ファ・ゲート領域１３に相当する半導体基板１１には、
上述のプレート電極１９ａ及び＋９ｂをマスクとしてｎ
型不純物をイオン注入することにより、低抵抗層２１（
第２図中、一点鎖線で囲んで示す、）が形成されている
。

ざらに、上述したトランスファ・ゲート領域１３には、
ゲート電極形成領域２３ａ及び２３ｂと、当該ゲート電
極形成領域２３ａと２３ｂとの間のドレイン領域２５と
が形成されでおり、このうち、ドレイン領域２５には、
半導体記憶装置のピット線２７を接続するためのコンタ
クトホール２９が穿設されでいる。また、ゲート電極形
成領域２３ａ及び２３ｂには、第１の溝３１ａと３１ｂ
とが形成され、当該第１の溝３１ａ及び３１ｂには、ゲ
ート酸化膜３３ａと３３ｂとを挟んで、各々、ゲート電
極３５ａ或いは３５ｂが夫々配設されている。

一方、前述のプレート電極１９ａ及び＋９ｂの表面には
、プレート電極絶縁用酸化膜３７ａ及び３７ｂが夫々形
成されており、当該絶縁用酸化膜３７ａ及び３７ｂと、
トランスファ・ゲート領域１３に相当する半導体基板１
１との上側には窒化膜３９が堆積される。

これと同様な構成として、ゲート電極３５ａと３５１）
との表面には、ゲート電極絶縁用酸化膜４１ａ或いは４
１１）が夫々形成され、ざらに、当該絶縁用酸化膜４１
ａ及び４１ｂの上側と、上述した窒化膜３９との上側に
は、ワード線に相当するゲート電極３５ａ及び３５ｂと
ピット線２７との間のカップリング容量を低減し、かつ
コンタクトホール２９８セルフアラインで形成するため
のマスク酸化膜４３が堆積されている。

上述したように、半導体基板１１の上に、第１の溝３１
ａ及び３１ｂを利用して構成されたトランジスタと、第
２の溝１５ａ及び１５ｂ８利用して構成されたキャパシ
タが配設され、これらの構成成分をゲート電極絶縁用酸
化膜４１ａ及び４１ｂ、プレート電極絶縁用酸化膜３７
、富化Ｊ］１３９及びマスク酸化膜４３が覆うような構
成となしている。

以下、上述の文献に開示される範囲で、この従来の半導
体記憶装置の製造方法、特にピット線の配設工程につき
簡単に説明する。

当該装置では、プレート電極１９ａ及び＋９ｂとゲート
電極３５ａ及び３５ｂとを夫々の絶縁用酸化膜３７．４
１、窒化膜３９及びマスク酸化膜４３（こよって絶縁し
か状態でヒツトＳ！！２７を接続するためのコンタクト
ホールを形成する部分の凹部（図示せず）以外の部分を
完全に覆うようにレジストパターン（図示せず）を画成
する。然る後、上述のレジストパターンをマスクとして
エツチング処理を行なう。

この工程により、半導体基板１１の露出した表面に対し
て、窒化膜を選択的（こ除去するようなエツチング処理
を行なう。

このような工程により、コンタクトホール２９はワード
線に相当するゲート電極３５ａ及び３５ｂに対してセル
ファラインで形成する。

然る後、例えばタングステンシリサイド（ＷＳｉ２）か
らなるピット線２７を被着形成することにより、第２図
に示す半導体記憶装置を得る。

上述した従来の半導体記憶装置では、ゲート電極が半導
体基板に形成された第１の溝に埋込まれた状態で形成さ
れるため、低抵抗層の拡散の深さを特別に浅くする必要
がなく、見掛は上のｐｎ接合の深さを浅くすることがで
きる。

さらに、ゲートマスク長及びゲートマスク幅に対するチ
ャネル長及びチャネル幅が、実効的に大きくすることが
可能なため、短チヤネル効果及び狭チャネル効果を抑制
することが期待できる。

（発明が解決しようとする問題点） しかしながら、上述した従来の半導体記憶装置の構成で
は、ゲート電極を構成する第１の溝を形成する前に、ト
ランスファ・ゲート領域に相当する半導体基板中に均一
な深さを以って低抵抗層か形成されている。これがため
、第１の溝に形成されたゲート酸化膜と、当該ゲート酸
化膜と１ｌＩＷｉし、かつ半導体基板の深さ方向で最も
深く拡散した低抵抗層の端部との近傍（第２図中、電界
集中領域４５として示す、）に局部的な電界集中を生じ
、ゲート耐圧の劣化を来たすという問題が有った。

ざらに、上述の半導体記憶装置を構成するゲート電極を
形成するに当り、第１の溝を形成する工程と、ゲート電
極同士を電気的に分離する工程とにおいで、精度の良い
マスク合わせが必要となり、製造工程の複雑化によって
製造歩留りを低下させるという問題点が有った。

この発明の目的は、上述した従来の問題点に鑑み、高集
積度を有し、かつ信頼性の高い半導体基板上Ｍを歩留り
良く作成するための半導体記憶装置の製造方法を提供す
ることに有る。

（問題点を解決するための手段） この目的の達成を図るため、この発明の半導体記憶装置
の製造方法によれば、 キャパシタ酸化膜とプレート電極とを具える第２の溝と
、低抵抗層と、ゲート酸化膜とゲート電極とを具える第
１の溝と、ドレイン領域に接続されたピット線とを半導
体基板上に配設して成る半導体記憶装置を製造するに当
り、 第２の溝、キャパシタ酸化膜、プレート電極及びプレー
ト電極絶縁用酸化膜を形成した半導体基板上に窒化膜を
堆積する工程と、 上述の半導体基板上のゲート電極形成領域に画成された
レジストパターンをマスクとして窒化膜をエツチング除
去する工程と、 上述の半導体基板上に第１酸化膜を堆積する工程と、 上述の半導体基板上に画成された第２のレジストパター
ンをマスクとして、ゲート電極形成領域に露出した第１
酸化膜及びキャパシタ酸化膜、或いは、この第２のレジ
ストパターンによりマスクされでいない部分の窒化膜を
エツチング除去する工程と、 上述の半導体基板上に側壁形成用窒化膜を堆積する工程
と、 上述した側壁形成用窒化膜を異方性エツチング処理して
ゲート電極形成領域の周囲に側壁を形成する工程と、 前述した第１酸化膜と側壁とをマスクとしたエツチング
処理によって第１の溝を形成する工程と、 上述した第１の溝の側面及び底面に、熱酸化法１こよっ
てゲート酸化膜を形成する工程と、上述の半導体基板上
にゲート電極形成用ポリシリコン層を堆積した後、エッ
チバック処理によってゲート電極を形成する工程と、 上述の半導体基板表面に露出する酸化膜、即ち、第１酸
化膜とキャパシタ酸化膜とをエツチング除去する工程と
、 熱酸化法により、上述の半導体基板上に第２酸化膜を形
成する工程と、 上述の半導体基板上に形成された側壁、ゲート電極及び
プレート電極をマスクとした不純物イオン注入によって
低抵抗層を形成する工程と、ドレイン領域に残存する窒
化膜をマスクとして用いた熱酸化法により、上述の半導
体基板上の第２酸化膜の膜厚を増加せしめる工程と、上
述の半導体基板上のドレイン領域に残っでいる窒化膜と
キャパシタ酸化膜とを順次エツチング除去し、コンタク
トホールを形成する工程とを含むことを特徴としている
。

（作用） この発明の半導体記憶装置の製造方法によれば、ゲート
電極を形成するための第１の溝の上側の周囲に設けた側
壁を利用して、ソース・ドレイン領域に相当する半導体
基板中にイオン注入を行なって、低抵抗層・を形成する
構成となっている。

また、上述した側壁とプレート電極絶縁用酸化膜とをマ
スクとして上述した第１の溝をセルファラインで形成す
ると共に、当該プレート電極絶縁用酸化膜と第１酸化膜
とがソース・ドレイン領域へのイオン注入を妨害しない
ようｆこ、これら酸化膜の膜厚を、エツチング処理によ
って薄くする構成となっている。

ざらに、上述のエツチング処理によって薄くなった酸化
膜の膜厚を厚くして、得られた半導体記憶装置のプレー
ト電極と半導体基板とゲート電極とが、ピット線と電気
的に絶縁された状態とし、かつ当該ピット線を配設する
ためのコンタクトホールをセルファラインで形成する構
成となっている。ここで、ドレイン領域にのみ被着形成
された窒化膜が、上述の酸化膜の成長及びイオン注入時
のマスクとしての酸化膜の成長に対し、熱酸化処理のマ
スクとして作用し、コンタクトホールを形成するための
エツチング工程を簡単かつ容易な工程としている。

（実施例） 以下、図面を参照して、この発明の半導体記憶装置の製
造方法の実施例につき説明する。

尚、以下に説明する実施例は、この発明の好適例に過ぎ
ず、この発明は以下の実施例にのみ限定されるものでは
ないことを理解されたい。

第１図（Ａ）〜（Ｌ）は、この発明の製造工程図であり
、各図は、製造工程段階でのウェハの断面で示してある
。また、各図は、この発明か理解できる程度に概略的に
示してあり、従って、各構成成分の形状、寸法及び配置
関係は図示例に限定されるものではない。また、図中、
断面を示すハツチング等は一部を除いて省略して示すと
共に、第２図と同様に、同一の構成材料からなる構成成
分については、同一のハツチングを付して示す。また、
この発明の特徴となる構成成分を除き、第２図を参照し
て既に説明した構成成分と同一の構成成分については同
一の符号を付して示す。さらに、各製造工程においで特
徴となる構成成分を除いて、図中の符号を省略して示す
場合も有る。

まず始めに、ｐ型シリコンよりなる半導体基板１１を選
択酸化法により素子分離（図示せず）した後、半導体基
板１１上の所定の領域に、トランスファ・ゲート領域１
３を挾んで第２の溝１５ａ及び＋５ｂを形成し、熱酸化
処理によって当該溝１５ａ及び＋５ｂの側壁及び底面に
キャパシタ酸化膜１７を形成した後、ポリシリコンを堆
積して当該溝１５ａ及び＋５ｂＩＦｒ完全に埋め込み、
上述のトランスファ・ゲート領域１３に堆積したポリシ
リコンをエツチング除去してプレート電極１９ａ及び＋
９ｂを形成する。然る債、上述のウェハに熱酸化処理を
行ない、プレート電極絶縁用酸化膜３７ａ及び３７ｂを
形成する。

次に、例えば化学的気相成長（Ｃｈｅｍｉｃａｌ　Ｖａ
ｐｏｒＤｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法またはその他
任意好適な被着方法によって、上述の半導体基板１１の
上側全面に、窒化膜４７ヲ堆積する。然る後、少なくと
も、上述したトランスファ・ゲート領域１３の中央部分
に配設されるドレイン領域２５が完全に覆われるように
第１のレジストパターン４９ヲ画成する。

続いて、窒化シリコンを選択的にエツチングし得るエツ
チングガスを用い、上述した第１のレジストパターン４
９をマスクとして、不要な部分の窒化膜４７１Ｆｒエツ
チング除去する。このような工程を経で、第１図（Ａ）
に示すウェハを得る。

次に、上述した第１のレジストパターン４９を除去した
後、上述の半導体基板１１の上側全面に、ＣＶＤ法また
はその他任意な被着方法によって第１酸化膜５１を堆積
する。然る後、ゲート電極形成領域２３ａ及び２３ｂに
相当する半導体基板１１の基板表面を露出せしめるため
、第２のレジストパターン５３を画成する。この後、当
該レジストパターン５３ヲマスクとして、酸化シリコン
を選択的に除去し得るエツチングガスを用い、第１酸化
膜５１とキャパシタ酸化膜１７の一部分とをエツチング
除去して、第１図（Ｂ）に示す状態のウェハを得る。

次に、上述した第２のレジストパターン５３をマスクと
して、窒化膜４７及びキャパシタ酸化膜１７を、各々任
意好適な方法によって順次エツチング除去し、第１図（
Ｃ）に示すように、基板面１１ａ及びｌ１ｔｌｌ露出す
る開口部を形成した状態のウェハを得る。

上述の第１図（Ａ）〜（Ｃ）を参照した説明からも理解
できるように、少なくとも、第１図（Ａ）で示した第１
のレジストパターン４９が、俊述のドレイン領域２５を
完全（こ覆った状態で画成されでいれば、位置合わせを
必要とするものではない、ｊ！！］′ｔ５、第１のレジ
ストパターン４９ヲマスクとした際のエツチング工程（
第１図（Ａ）ｇ照）と、ゲート電極形成領域２３ａ及び
２３ｂのみを開口するように設けられた第２のレジスト
パターン５３をマスクとしたエツチング工程（第１図（
Ｂ）及び（Ｃ）参照）との徒に、前述した基板面１１ａ
及びＩｌｂがウェハ表面に露出（第１図（Ｃ）参照）す
る開口部を得る方法であれば、第１のレジストパターン
４９と第２のレジストパターン５３との両方が厳密な位
置合わせを必要とするものではないこと明らかである。

次に、この第２のレジストパターン５３を除去した後の
半導体基板１１の上側全面に、例えばＣＶＤ法またはそ
の他任意好適な方法によって、側壁形成用窒化膜５５を
堆積し、第１図（Ｄ）に示す状態のウェハを得る。

続いて、この側壁形成用窒化膜５５に対して、例えば反
応性イオンエツチング（Ｒｅａｃｔｉｖｅ　ＩｏｎＥｔ
ｃｈｉｎｃ＋：ＲＩＥ）法のような異方性エツチング処
理を行なって、上述した開口部の側面、即ち、ゲート電
極形成領域２３ａ及び２３ｂの周囲に形成された段差部
の周囲に、側壁５７ａ及び５７１）を夫々形成する。然
る後、上述のＲＩＥ法により、ウェハの表面に露出した
第１酸化膜５１と、側壁５７ａ及び５７ｂとをマスクと
して用い、かつ半導体基板ｌｌｌＦｒ構成するシリコン
のみをエツチング処理し得る任意好適なエツチングガス
を用いて、異方性エツチング処理し、第１の溝５９ａ及
び５９ｂを形成する。ざらに、−このエツチング工程の
マスク１こ用いた上述の構成成分をマスクとして熱酸化
処理を行ない、ゲート酸化膜６１ａ及び６１ｂを形成し
、第１図（Ｅ）に示す状態のウェハを得る。

続いて、プレート電極１９ａ及び＋９ｂを形成した、場
合と同様にして、このウェハの上側の全面にゲート電極
形成用ポリシリコン層６３（以下、単にｐｏｌｙ−Ｓｉ
層６３と称する場合も有る。）を堆積する。このｐｏｌ
ｙ−Ｓｉ層６３を堆積した後、ウェハの表面に生した凹
凸を埋め込むように、任意好適な材料からなるレジスト
材６５を塗布し、当該ウェハの表面を平坦にし、第１図
（Ｆ）に示す状態のウェハを得る。

次に、当該レジスト材６５とｐｏｌｙ−３ｉ層６３との
エツチング速度が等しくなるようなエツチング条件で、
これらレジスト材６５及びｐｏｌｙ−Ｓｉ層６３のエッ
チバックを行なうことにより、ゲート電極６７ａ及び６
７ｂが形成された、Ｍ１図（Ｇ）に示す状態のウェハを
得る。

続いて、酸化シリコンのみを選択的にエツチングし得る
任意好適な方法によりエツチング処理を行ない、第１図
（Ｇ）で説明した状態のウェハ表面に露出した第１酸化
膜５１と、当該エツチング処理によって順次露出するプ
レート電極絶縁用酸化膜４７とキャパシタ酸化膜１７と
をエツチング除去する。この工程により、プレート電極
１９ａ及び＋９ｂと、基板表面１１ａ及びｌｌｂと、側
壁５７ａ及び５７ｂと、ゲート電極６７ａ及び６７ｂと
が露出した、第１図（Ｈ）に示す状態のウェハを得る。

次に、ドレイン領域２５に残存する窒化膜４７をマスク
として、プレート電極絶縁用酸化膜を成長せしめる際と
同様の熱酸化法により、プレート電極１９ａ及び＋９ｂ
と、ゲート電極６７ａ及び６７ｂとの上側に第２酸化膜
６９を成長せしめる。然る後、プレート電極１９ａ及び
＋９ｂと、当該電極１９ａ及び＋９ｂの上側に成長せし
められた第２酸化膜６７の一部分と、側Ｗ　５７　ａ及
び５７ｂとをマスクとして、例えば砒素（Ａｓ）または
その他任意好適なｎ型不純物（第１図（Ｉ）中、矢印ａ
として示す、）をイオン注入し、低抵抗層７１（同図中
、一点鎖線で囲んで示す、）を形成した、第１図（Ｉ）
に示す状態のウェハを得る。

上述の工程によって形成された低抵抗層７１のプロファ
イルは、前述した工程により配設された側Ｗ　５７　ａ
及び５７ｔ）の作用により、半導体記憶製雪においてト
ランジスタを構成するための第１の溝５９ａ及び５９ｂ
の周辺でのイオン注入の深さを浅くし、この第１の溝か
ら離れた領域におけるイオン注入の深さを深くして形成
し得ることが理解できる。このようなプロファイルによ
り、電界集中領域（第２図参照）を実質的に解消するこ
ととなる。

次に、ドレイン領域２５に残存する窒化膜４７をマスク
として、再度、熱酸化処理を行ない、上述した第２酸化
膜６９の有する膜厚を大きくし、第１図（Ｊ）に示す状
態のウェハを得る。この工程により、第２酸化膜（以下
、膜厚を増加せしめられた第２酸化膜６９を第２酸化膜
７３と称する。）は、後述のピット線を被着形成するに
当り、中間絶縁層としての機能を果すのに十分な膜厚と
して形成されるのが良い。

続いて、上述のウェハに対して、窒化シリコンを選択的
にエツチングし得るエツチング処理と、酸化シリコンを
選択的にエツチングし得るエツチング処理とを順次行な
う。当該２つのエツチング処理工程によって、ドレイン
領域２５に残存する窒化膜４７と及びキャパシタ酸化膜
１７とを順次除去し、コンタクトホール７５を形成した
、第１図（Ｋ）に示す状態のウェハを得る。

上述したコンタクトホールの形成工程に当り、当該工程
における酸化シリコンのエツチングにより、第２酸化膜
７３の膜厚は、少なくともキャパシタ酸化膜１７の膜厚
に相当する分だけ、減少することとなる。従って、前述
した第２酸化膜７３の形成工程（第１図（Ｊ）？照）に
おける熱酸化処理では、当該酸化シリコンのエツチング
工程によって残存する第２酸化膜７３の膜厚が、中間絶
縁層としての機能を充分果し得る膜厚として行なうのが
好適である。

続いて、従来と同様な工程により、例えばタングステン
シリサイド（ＷＳｉ２）またはその他の任意好適な材料
からなるヒツト線？７１Ｆｒ被着形成し、ざらに、中間
絶縁層、配線電極或いはその他設計に応じた構成成分（
図示せず）を配設して半導体記憶装置を完成する（第１
図（Ｌ）　）。

以上、詳細に説明したように、この発明によれば、ゲー
ト電極形成量ｐｏｌｙ−Ｓｉ層６３１Ｆｒ堆積した後、
レジストパターンを用いることなく、エッチバックする
ことによりセルファラインでゲート電極６１ａ及び６１
ｔ）！形成することができる。これがため、第１の溝５
９ａ及び５９ｂを形成した後にホトリソエツチングを行
なう必要がなく、微細な構造を有する半導体記憶装置の
製造に好適である。

また、コンタクトホール７５の開孔においでは、第１図
（Ａ）〜（Ｃ）で説明した工程によって形成された窒化
膜４７を酸化処理のマスクとして用いでいる。これがた
め、第１図（１）〜（Ｋ）で説明した工程で、第２酸化
膜６９の膜厚を厚くする際に、ドレイン領域２５に残存
するキャパシタ酸化膜１７の成長を防ぐことにより、レ
ジストパターンを画成することなく、酸化シリコンに対
する選択的なエツチング処理のみによって、上述のコン
タクトホール７５ヲ簡単かつ容易に形成することができ
る。

尚、上述した実施例は、この発明の理解を容易とするた
めの好適な諸条件として説明した。しかしながら、この
発明は上述した実施例にのみ限定されるものではない０
例えばＭ１図（Ｈ）１ｇニーを照して説明した工程にお
いで、ウェハ表面に露出した酸化膜を全て除去する場合
につき説明したが、この際に行なわれる酸化シリコンに
選択的なエツチングを行なう条件は、これに限定される
ものではなく、第１図（Ｉ）１Ｆｒ？照して説明したイ
オン注入による低抵抗層７１ヲ形成し得る虻囲の膜厚で
あれば、上述の酸化膜が残存した状態として実施しても
良い。

このような膜厚条件、被着方法、エツチング条件、ざら
に、膜厚及びその他の条件は、この発明の目的の範囲内
で設計に応じ、任意の変更及び変形を行ない得ること明
らかである。

（発明の効果） 上述した説明から明らかなように、この発明の半導体記
憶装置の製造方法によれば、前述した構成により、トラ
ンジスタを構成する第１の溝の周辺での低抵抗層の深さ
を浅くし、この第１の溝から離れた領域における低抵抗
層の深さを深くしてイオン注入を行なうことができる。

これがため、第１の溝に形成されたゲート酸化膜と、当
該ゲート酸化膜と隣接し、かつ半導体基板の深さ方向で
最も深く拡散した低抵抗層の端部との近傍に局部的な電
界集中を抑制することが可能な信頼性の高い半導体記憶
装Ｍを歩留り良く、簡単かつ容易に製造することができ
る。

【図面の簡単な説明】

第１図（Ａ）〜（Ｌ）は、この発明の詳細な説明に供す
る半導体記憶装置の概略的な製造工程図、 第２図は、従来の半導体記憶装置を説明するため、半導
体記憶装置の概略的断面図により示した装置構成図であ
る。 １１・・・・半導体基板、Ｉｌａ、　Ｉｌｂ・・・・基
板面１３・・・・トランスファ・ゲート領域１５ａ　、
　１５ｂ　・・・・第２の溝１７・・・・キャパシタ酸
化膜 １９ａ、　１９ｂ・・・・プレート電極２１、７１・・
・・低抵抗層 ２３ａ、２３ｂ・・・・ゲート電極形成領域２５・・・
・ドレイン領域、２７．７７・・・・ピット線２９、７
５・・・・コンタクトホール ３１ａ、　３１ｂ、　５９ａ、　５９ｂ−−−−第１の
溝３３ａ、　３３ｂ、　６１ａ、　６１ｂ・・−・ゲー
ト酸化膜３５ａ、３５ｂ、６７ａ、６７ｂ＝ゲート電極
３７ａ、　３７ｂ・・・・プレート電極絶縁用酸化膜３
９．４７・・・・窒化膜 ４１ａ、　４１ｂ・・・・ゲート電極絶縁用酸化膜４３
・・・・マスク酸化膜、４５・・・・電界集中領域４９
・・・・第１のレジストパターン ５１・・・・第１酸化膜 ５３・・・・第２のレジストパターン ５５・・・・側壁形成用窒化膜、５７ａ、　５７ｂ・・
・・側壁６３・・・・ゲート電極形成用ポリシリコン（
ｐｏｌｙ−Ｓｔ）層 ６５・・・・レジスト材 ６９、７３・・・・第２酸化膜。 特許出願人　　　　沖電気工業株式会社へへ ＜　　　　　　　　　　　　　　　　　　　−ψ豐 ぐト ヘ シー □ ｂ　ｃ＞ （）　Ｓ＋ へ ＾ −ン

Claims (1)

【特許請求の範囲】
1. （１）キャパシタ酸化膜とプレート電極とを具える第２
   の溝と、低抵抗層と、ゲート酸化膜とゲート電極とを具
   える第１の溝と、ドレイン領域に接続されたピット線と
   を半導体基板上に配設して成る半導体記憶装置を製造す
   るに当り、 第２の溝、キャパシタ酸化膜、プレート電極及びプレー
   ト電極絶縁用酸化膜を形成した半導体基板上に窒化膜を
   堆積する工程と、 前記半導体基板上のトランスファ・ゲート領域の中央部
   分に画成された第１のレジストパターンをマスクとして
   窒化膜をエッチング除去する工程と、 前記半導体基板上に第１酸化膜を堆積する工程と、 前記半導体基板上に画成された第２のレジストパターン
   をマスクとして、ゲート電極形成領域の、第１酸化膜及
   びキャパシタ酸化膜或いは窒化膜をエッチング除去する
   工程と、 前記半導体基板上に側壁形成用窒化膜を堆積する工程と
   、 前記側壁形成用窒化膜を異方性エッチング処理してゲー
   ト電極形成領域の周囲に側壁を形成する工程と、 前記第１酸化膜と側壁とをマスクとしたエッチング処理
   によって第１の溝を形成する工程と、前記第１の溝の側
   面及び底面にゲート酸化膜を形成する工程と、 前記半導体基板上にゲート電極形成用ポリシリコン層を
   堆積した後、エッチバック処理によってゲート電極を形
   成する工程と、 前記半導体基板表面の酸化膜をエッチング除去する工程
   と、 熱酸化法により、前記半導体基板上に第２酸化膜を形成
   する工程と、 前記側壁、ゲート電極及びプレート電極をマスクとした
   不純物イオン注入によって低抵抗層を形成する工程と、 熱酸化法により、前記半導体基板上の第２酸化膜を成長
   させる工程と、 前記半導体基板上のドレイン領域に形成された窒化膜と
   キャパシタ酸化膜とを順次エッチング除去し、コンタク
   トホールを形成する工程と を含むことを特徴とする半導体記憶装置の製造方法。