JPS6328068A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

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JPS6328068A
JPS6328068A JP17263686A JP17263686A JPS6328068A JP S6328068 A JPS6328068 A JP S6328068A JP 17263686 A JP17263686 A JP 17263686A JP 17263686 A JP17263686 A JP 17263686A JP S6328068 A JPS6328068 A JP S6328068A
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JP
Japan
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layer
mask
film
semiconductor layer
oxidizing
Prior art date
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Pending
Application number
JP17263686A
Other languages
Japanese (ja)
Inventor
Hisao Hayashi
久雄 林
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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  • Local Oxidation Of Silicon (AREA)
  • Element Separation (AREA)

Abstract

PURPOSE:To enable a fine wiring pattern to be formed, by removing one surface part of a semiconductor layer by using an oxidation-proof mask, and concurrently by oxidizing the remaining part of the semiconductor layer so that the surface height of the oxidizing film becomes nearly identical with that of the semiconductor layer. CONSTITUTION:A photoresist film 5 is piled on the surface of a Si3N4 layer 4, to form a pattern. Then, needless parts of the Si3N4 layer 4 are removed by an etching method. with the photo-resist film 5 serving as a mask, B<+> ions are implanted to form a channel stopper 6. After the photoresist film 5 being removed, thermal oxidation of a polycrystalline Si layer 3 with the Si3N4 layer 4 being a mask is performed to form a field oxidizing film 2. Followingly, as well as the Si3N4 layer 4 being etched, the surface of the SiO2 layer 2 is etched so that the surface height of the field oxidizing film 2 becomes identical with that of the polycrystal Si layer 3. Hence, mask alignment of a wiring electrode 7 can be exactly done.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は微細分離が可能で平坦度に優れた?IO3FE
Tの製造方法に関する。
[Detailed Description of the Invention] [Industrial Application Field] The present invention enables fine separation and has excellent flatness. IO3FE
This invention relates to a method for manufacturing T.

〔発明の概要〕[Summary of the invention]

本発明は、MOS FETの製造方法に於いて、半導体
基板上にゲート絶縁膜と半導体層を順次形成して、耐酸
化マスクを用いてその半導体層の表面の一部を除去する
と同時に、残りの半導体層を酸化して、その表面を前記
半導体層とほぼ等しい高さにし、その半導体層の一部を
ゲート電極として残しそれ以外の部分を除去し、そのゲ
ート電極をマスクとして前記半導体基板に不純物領域を
形成することによって、微細な分離領域を有し、平坦度
に優れたMOS FETを簡略化した工程により製造す
るものである。
The present invention is a method for manufacturing a MOS FET, in which a gate insulating film and a semiconductor layer are sequentially formed on a semiconductor substrate, a part of the surface of the semiconductor layer is removed using an oxidation-resistant mask, and the remaining part is simultaneously removed. The semiconductor layer is oxidized to make its surface almost the same height as the semiconductor layer, a part of the semiconductor layer is left as a gate electrode and the other part is removed, and impurities are added to the semiconductor substrate using the gate electrode as a mask. By forming the regions, a MOS FET having fine isolation regions and excellent flatness can be manufactured by a simplified process.

〔従来の技術〕[Conventional technology]

従来から用いられているLOCO3法(LocalOx
idation of 5ilicon)によるMOS
 FETの製造方法を第2図A−Eに基づいて説明する
The conventionally used LOCO3 method (LocalOx
MOS by idation of 5ilicon)
A method for manufacturing the FET will be explained based on FIGS. 2A to 2E.

AP型Si基板1の表面を酸化させてSin、層2を形
成した後、その上にCVD法によりSiJ4層4を設け
る。
After the surface of the AP type Si substrate 1 is oxidized to form a Si layer 2, a SiJ4 layer 4 is provided thereon by CVD.

B  5iJ4N4にコーティングしたフォトレジスト
層5にマスク・パターンを露光・現像してレジスト・パ
ターンを形成し、フォトレジスト膜5により覆われてい
ない部分に加速したアクセプタのイオンを打ち込んでチ
ャンネルストッパ6を形成する。
A mask pattern is exposed and developed on the photoresist layer 5 coated on B5iJ4N4 to form a resist pattern, and accelerated acceptor ions are implanted into the portion not covered by the photoresist film 5 to form a channel stopper 6. do.

フォトレジスト膜5をマスクにして窒化膜4の不要部分
をエツチングにより除去する。
Using the photoresist film 5 as a mask, unnecessary portions of the nitride film 4 are removed by etching.

Cフォトレジスト膜5を除去した後、熱酸化を行いフィ
ールド酸化膜2を形成する。この時、SiJ4層4は酸
化膜のマスクとなる。酸化膜の44%は5isN<層4
とSi基板1の界面より下にもぐっている。従ってSi
:+N4層4がない場合の酸化膜形成に比較して、LO
CO3法の場合には段差が約半分になる。
After removing the C photoresist film 5, thermal oxidation is performed to form a field oxide film 2. At this time, the SiJ4 layer 4 serves as a mask for the oxide film. 44% of the oxide film is 5isN<layer 4
It goes below the interface between the and Si substrate 1. Therefore, Si
:+ Compared to the oxide film formation without the N4 layer 4, the LO
In the case of the CO3 method, the height difference is approximately halved.

D  5iJa層4と薄い酸化膜を除去した後、Si基
板1の表面を熱酸化して薄いゲート酸化膜を形成する。
After removing the D5iJa layer 4 and the thin oxide film, the surface of the Si substrate 1 is thermally oxidized to form a thin gate oxide film.

この上にPを高濃度に添加した多結晶St層3をCVD
法により形成し、フォトエツチングによりゲート電極を
形成する。この多結晶シリコン層3のパターンをマスク
に、Asをイオンとして打ち込んで、ソース・ドレイン
領域10を形成する。
On top of this, a polycrystalline St layer 3 doped with P at a high concentration is deposited by CVD.
The gate electrode is formed by photoetching. Using the pattern of polycrystalline silicon layer 3 as a mask, As ions are implanted to form source/drain regions 10.

E  PSGJi 13をCVD法により形成し、必要
な窓あけを行ってAJ電極を設けてMOS l−ランマ
スクを完成させる。
E PSGJi 13 is formed by the CVD method, necessary window openings are performed, and AJ electrodes are provided to complete the MOS l-run mask.

次に第3図A〜Eに基づいて、LOCOS法の欠点を改
善した5EPOX(Selective Po1ysi
liconOxidation)素子分離法を説明する
Next, based on FIGS. 3A to 3E, 5EPOX (Selective Polysi
The device isolation method (licon oxidation) will be explained.

AP型Si基板1の表面を酸化して5iOz層2を形成
し、その上にCVO法により多結晶Si層3を、さらに
その上にSi3N、層4を形成する。
The surface of an AP type Si substrate 1 is oxidized to form a 5iOz layer 2, a polycrystalline Si layer 3 is formed thereon by the CVO method, and a Si3N layer 4 is further formed thereon.

B  Si3N4層4上にフォトレジスト膜5を設け、
フォトエツチングによりマスクパターンを形成し、この
マスクによってSi3N4層4の不要部分をエツチング
除去する。次にアクセプタをイオン注入して、チャンネ
ルストッパ6を形成する。
B A photoresist film 5 is provided on the Si3N4 layer 4,
A mask pattern is formed by photo-etching, and unnecessary portions of the Si3N4 layer 4 are etched away using this mask. Next, acceptor ions are implanted to form the channel stopper 6.

Cフォトレジスト膜4を除去してから、SiJ、層4を
マスクにして多結晶Si層3を選択酸化してフィールド
酸化膜2を形成する。
After removing the C photoresist film 4, the polycrystalline Si layer 3 is selectively oxidized using the SiJ layer 4 as a mask to form a field oxide film 2.

D  5iJn層4と多結晶Si層3をエツチングによ
り除去する。
D 5iJn layer 4 and polycrystalline Si layer 3 are removed by etching.

E フィールド端部に残っている多結晶Si層3を熱酸
化して、段差形状を緩やかにする。
E The polycrystalline Si layer 3 remaining at the field edge is thermally oxidized to soften the step shape.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

従来から用いられているLOCOS法は、シリコン窒化
膜の耐酸化膜を利用して選択酸化を行い、フィールド酸
化膜を形成する方法である。この方法はシリコン窒化膜
を用いて選択酸化を行う時、フィールド酸化膜の一部が
シリコン窒化膜下にもぐり込み、いわゆるバーズビーク
の発生が起こって、素子分離領域を微細にすることがで
きないと言う問題点があった。さらにフィールド酸化膜
はシリコン基板を酸化して形成するために、シリコン基
板に酸化誘起結晶欠陥が発生すると言う問題点もあった
The conventionally used LOCOS method is a method of performing selective oxidation using an oxidation-resistant film of silicon nitride to form a field oxide film. In this method, when selective oxidation is performed using a silicon nitride film, a part of the field oxide film sinks under the silicon nitride film, causing a so-called bird's beak, which makes it impossible to miniaturize the element isolation region. There was a problem. Furthermore, since the field oxide film is formed by oxidizing the silicon substrate, there is a problem in that oxidation-induced crystal defects occur in the silicon substrate.

このLOCO5法の問題点を解決した素子分離法が第3
図に示した5EPOX法である。5EPOX法ノLOC
O3法と異なる点は、第2図のように、シリコン基板l
を酸化してフィールド酸化膜2を形成するのではなく、
第3図に示すように、多結晶Si層3を酸化してフィー
ルド酸化膜2を形成している点である。このため5EP
OX法によれば、シリコン基板上に酸化誘起欠陥が発生
せず無欠陥素子分離が可能となる。
The third element isolation method solves the problems of this LOCO5 method.
This is the 5EPOX method shown in the figure. 5EPOX Law LOC
The difference from the O3 method is that, as shown in Figure 2, the silicon substrate l
Instead of forming the field oxide film 2 by oxidizing the
As shown in FIG. 3, the field oxide film 2 is formed by oxidizing the polycrystalline Si layer 3. For this reason 5EP
According to the OX method, oxidation-induced defects do not occur on the silicon substrate, making it possible to perform defect-free element isolation.

また、5EPOX法に於いては、選択酸化に利用するシ
リコン窒化膜4の下にはLOCO5法の場合に存在させ
るSi0g膜がなく、直接多結晶シリコン膜となってい
る。このため、選択酸化時にLOCOS法で見られるバ
ーズビークを最小に抑えることができる。この結果、素
子分離の巾は1μm近傍までにllTlえることが可能
となった。(電子材料1984年6月号第59頁) しかし5EPOX法を利用しても、依然としてフイール
ド酸化膜表面と基板表面の段差が大きいと言う問題点が
存在し、微細な配線を得る事がなお困難であり、金属配
線の段切れが発生しやすいという問題がある。
Furthermore, in the 5EPOX method, there is no Si0g film that exists under the silicon nitride film 4 used for selective oxidation, which is present in the LOCO5 method, and the polycrystalline silicon film is directly formed. Therefore, bird's beaks observed in the LOCOS method can be minimized during selective oxidation. As a result, it has become possible to increase the element isolation width to around 1 μm. (Electronic Materials June 1984 issue, p. 59) However, even if the 5EPOX method is used, there is still the problem that there is a large step difference between the field oxide film surface and the substrate surface, making it difficult to obtain fine wiring. Therefore, there is a problem in that the metal wiring is easily broken.

〔問題点を解決するための手段〕[Means for solving problems]

本発明は、半導体基板上にゲート絶縁膜と半導体層を順
次形成し、耐酸化マスクを用いて上記半導体層の表面の
一部を除去するとともに、残りの上記半導体層を酸化し
て、その表面が上記半導体層とほぼ等しくして、上記半
導体層の一部をゲート電極として残し、他部を除去し、
上記ゲート電極をマスクとして上記半導体基板に不純物
領域を形成する事によって上記問題点を解決した。
In the present invention, a gate insulating film and a semiconductor layer are sequentially formed on a semiconductor substrate, a part of the surface of the semiconductor layer is removed using an oxidation-resistant mask, and the remaining semiconductor layer is oxidized. is substantially equal to the semiconductor layer, leaving a part of the semiconductor layer as a gate electrode and removing the other part,
The above problem was solved by forming an impurity region in the semiconductor substrate using the gate electrode as a mask.

〔作用〕[Effect]

本発明に於いては、第1図Cに示すように、ゲート電極
となる多結晶Si層3とフィールド酸化膜2の表面を同
一平面にしたので、配線電極7のマスク合せを正確にす
ることができる。
In the present invention, as shown in FIG. 1C, the surfaces of the polycrystalline Si layer 3 that will become the gate electrode and the field oxide film 2 are made on the same plane, so that the mask alignment of the wiring electrode 7 can be made accurate. Can be done.

またゲートSi基+反1の露出面にSi引き出し層を選
択エビ成長により形成して、フィールド酸化膜2と同じ
高さとしたために配線電極12の段切れが防止される。
In addition, a Si extraction layer is formed on the exposed surface of the gate Si base + anti-1 by selective growth so as to have the same height as the field oxide film 2, so that breakage of the wiring electrode 12 is prevented.

〔実施例〕〔Example〕

本発明の実施例を第1図A−Eに基づいて説明する。 An embodiment of the present invention will be described based on FIGS. 1A to 1E.

AP型Si基Fi1の表面を熱酸化して、200人のS
iO□層2を形成する。その上に300o人の多結晶S
i層3.1500人のSi+Na層4を順次CVO法に
より形成する。
By thermally oxidizing the surface of AP type Si-based Fi1, 200 S
An iO□ layer 2 is formed. On top of that, 300o polycrystalline S
i-layer 3.1500 Si+Na layers 4 are sequentially formed by CVO method.

B  Si3N、層4表面にフォトレジスト膜5を設け
て、パターンを形成し、エツチングにより5iJ4層4
の不要部分を除去する。
B A photoresist film 5 is provided on the surface of the Si3N layer 4, a pattern is formed, and the 5iJ4 layer 4 is etched.
Remove unnecessary parts.

フォトレジスト膜5をマスクにしてB9をイオン注入し
てチャンネルストッパ6を形成する。
Channel stopper 6 is formed by ion-implanting B9 using photoresist film 5 as a mask.

Cフォトレジスト膜5を除去した後、Si3N4層4を
マスクとして多結晶Si層3を熱酸化してフィールド酸
化膜2を形成する。
After removing the C photoresist film 5, the polycrystalline Si layer 3 is thermally oxidized using the Si3N4 layer 4 as a mask to form a field oxide film 2.

その後に、5iJ4層4をエツチングして、SiO□層
2の表面もエツチングして図のようにフィールド酸化膜
2と多結晶Si層3を同一面にする。
Thereafter, the 5iJ4 layer 4 is etched, and the surface of the SiO□ layer 2 is also etched to make the field oxide film 2 and the polycrystalline Si layer 3 on the same surface as shown in the figure.

D ゲート配線用のW−Si層をCVD法により一面に
形成し、ゲート電極部分以外をエツチングにより除去す
る。SiO□層8をCVD法により全面に形成する。
D. A W-Si layer for gate wiring is formed over one surface by CVD, and the portion other than the gate electrode portion is removed by etching. A SiO□ layer 8 is formed over the entire surface by CVD.

E  RIE法によりゲート部以外の多結晶5ilii
3を除去する。ドナーイオンをイオン注入してソース・
ドレイン領域10を形成する。再度全面にSiO□層を
設けl?IE処理を行いサイドウオールのSiO□間9
を残し、ソース、ドレインの窓をSiO□層に開ける。
Polycrystalline 5illi except for the gate area by E RIE method
Remove 3. Donor ions are implanted into the source
A drain region 10 is formed. A SiO□ layer is again provided on the entire surface. After IE treatment, the sidewall SiO□ space 9
, and open source and drain windows in the SiO□ layer.

5it14とCIの選択エピタキシャル方法によって露
出しているSi表面に単結晶Siを成長させる。
Single crystal Si is grown on the exposed Si surface by the selective epitaxial method of 5it14 and CI.

このSi成長層の表面にドナーを拡散してN++状態に
した後、AIを蒸着してパターンニングを行って取り出
し電極12を形成する。
After a donor is diffused into the surface of this Si growth layer to bring it into an N++ state, AI is evaporated and patterned to form an extraction electrode 12.

〔効果〕〔effect〕

本発明は、第1図Cのようにゲート配線用電極を設ける
面が一様に平坦であるので、マスク合わせが正確に行え
微細な配線パターンが形成できる。
In the present invention, since the surface on which the gate wiring electrode is provided is uniformly flat as shown in FIG. 1C, mask alignment can be performed accurately and a fine wiring pattern can be formed.

また、引き出しSiNを設はフィールド酸化膜表面と引
き出しSi層表面を同じ高さとしたので、配線電極の段
切れの心配がない。
Further, since the lead-out SiN layer is set so that the surface of the field oxide film and the lead-out Si layer surface are at the same height, there is no fear of disconnection of the wiring electrode.

【図面の簡単な説明】[Brief explanation of drawings]

第1図A−Eは本発明の製造方法を示す。 第2図A−EはLOCO3法によるMOS r’ETの
製造方法を示す。 第3図A−Eは5EPOX素子分離法をしめす。 1 、 ・・・ P型Si基i反 2.8,9.・・・5i02膜 3.・・・多結晶Si
4、・・・5iJ4層    5.・・・フォトレジス
ト膜6、・・・チャンネルストッパ 7、・・・W−Si層10. ・・・ソース、ドレイン
11、・・・引出し領域   12.・・・電極13、
・・・PSG層
Figures 1A-E illustrate the manufacturing method of the present invention. FIGS. 2A to 2E show a method for manufacturing MOS r'ET by the LOCO3 method. 3A-3E illustrate the 5EPOX device isolation method. 1, ... P-type Si-based i anti-2.8,9. ...5i02 film 3. ...Polycrystalline Si
4,...5iJ4 layer 5. . . . Photoresist film 6, . . Channel stopper 7, . . . W-Si layer 10. . . . Source, drain 11, . . . Extraction region 12. ...electrode 13,
...PSG layer

Claims (1)

【特許請求の範囲】  半導体基板上にゲート絶縁膜と半導体層を順次形成す
る工程、 耐酸化マスクを用いて上記半導体層の表面の一部を除去
するとともに、残りの上記半導体層を酸化して、その表
面が上記半導体層とほぼ等しくなる様にする工程、 上記半導体層の一部をゲート電極として残し、他部を除
去する工程、 上記ゲート電極をマスクとして上記半導体基板に不純物
領域を形成する工程、 を有する半導体装置の製造方法。
[Claims] A step of sequentially forming a gate insulating film and a semiconductor layer on a semiconductor substrate, using an oxidation-resistant mask to remove a part of the surface of the semiconductor layer, and oxidizing the remaining semiconductor layer. a step of leaving a part of the semiconductor layer as a gate electrode and removing the other part; forming an impurity region in the semiconductor substrate using the gate electrode as a mask; A method for manufacturing a semiconductor device, comprising the steps of:
JP17263686A 1986-07-22 1986-07-22 Manufacture of semiconductor device Pending JPS6328068A (en)

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JP17263686A JPS6328068A (en) 1986-07-22 1986-07-22 Manufacture of semiconductor device

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