JPS63271669A - ビツトマツプイメ−ジ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的〕 （産業上の利用分野） この発明は、ハードウェアウィンドウ機能を有するビッ
トマツプイメージ処理装置に、関する。

（従来の技術） 近年のビットマツプイメージ処理装置、例えばビットマ
ツプディスプレイ装置では、１つの表示画面上に複数の
情報を表示するためにマルチウィンドウ表示と呼ばれる
表示機能が必要となってきた。従来、ウィンドウ表示を
実現する手段として、日経エレクトロニクス、　１９８
［ｉ、５．１９　　（ｎｏ。

３９５　ｐｐ　２２１−２５０）に示されるように、（
１）ｂｉｔ　ｂｌｔ方式（ビットブロック転送方式）に
よるソフトウェアウィンドウ、（２）表示アドレス制御
によるハードウェアウィンドウの２つの方式が知られて
いる。

しかし、（１）の、ソフトウェア方式では、上記文献に
も示されているように、ウィンドウサイズが大きくなる
と転送時間が長くなり、応答性の低下や、ウィンドウが
重なった場合の優先順位付けが複雑になる等の問題があ
った。これに対して（２）のハードウェア方式では、上
記文献で示されている１８２７８６　（米国インテル社
の表示制御ＬＳＩ）の場合、ウィンドウの数が多くなる
と、ウィンドウの移動や、表示アドレスの変更、更には
優先順位の変更の際に、ディスクリブタ等のメモリ内容
の更新処理が複雑になり、且つ１８２７８６によるメモ
リアクセス回数が多くなり、プロセッサ側の性能低下を
招くことになる。また、１８２７８６では、フレームメ
モリに画像用２ポートメモリを使用すると、ハードウェ
アウィンドウ機能が使用できなくなる問題もあった。

（発明が解決しようとする問題点） 上記したように従来のビットマツプディスプレイ装置は
、２ポートメモリを用いて効率のよいハードウェアウィ
ンドウ機能を実現することはできなかった。

この発明は上記事情に鑑みてなされたものでその目的は
、フレームメモリに２ポートメモリを使用して効率のよ
いハードウェアウィンドウ機能が実現でき、しかも複数
のハードウェアウィンドウ間の表示優先順位制御が容易
に行なえるビットマツプイメージ処理装置を提供するこ
とにある。

［発明の出力］ （問題点を解決するための手段） この発明では、現在の表示対象位置である表示スキャン
位置が、任意に設定された複数のウィンドウ表示領域内
にあるか否かを領域毎に検出するウィンドウ検出手段と
、上記複数のウィンドウ表示領域の表示優先順位を設定
するウィンドウ表示優先順位設定手段と、イメージデー
タ記憶用フレームメモリとが設けられる。このフレーム
メモリは、２ピットｘｍ（列）×ｎ（行）の２ポートメ
モリをｐ個有している。フレームメモリの２次元メモリ
空間は、その各行を２・βビット単位で分割して管理さ
れ、各分割領域が０等分された各λピット領域には、２
ポートメモリの各アドレス位置のβビットが一定順序で
割付けられる。この発明では更に、表示スキャン位置へ
のバックグランド表示用データが格納されているフレー
ムメモリ内メモリ座標を示すバックグランドアドレスお
よび表示スキャン位置へのウィンドウ表示用データが格
納されているフレームメモリ内メモリ座標を上記各ウィ
ンドウ表示領域毎に示すウィンドウアドレスのうちの１
つを、ウィンドウ検出手段の検出結果およびウィンドウ
表示優先順位設定手段の設定内容に応じて選択する第１
マルチプレクサと、この第１マルチプレクサから出力さ
れるアドレスと描画アドレスとをウィンドウ検出手段の
検出結果に応じて切替える第２マルチプレクサと、この
第２マルチプレクサから出力されるアドレスを上記各２
ポートメモリ毎のアドレスに変換するアドレス変換回路
と、このアドレス変換回路から変換出力される２ポート
メモリ毎のアドレスによって上記各２ポートメモリから
２ビット単位でシリアル出力されるデータを、更にシリ
アルデータに変換するシフトレジスタ回路とが設けられ
る。

（作用） 上記の出力において、アドレス変換回路は、第２マルチ
プレクサから出力されるアドレスの示すフレームメモリ
のメモリ空間上のビット位置からの連続するρ・ｐビッ
トのデータを０等分した各ｌビットが割付けられている
２ポートメモリのアドレスを、各２ポートメモリ毎に生
成する。各２ポートメモリは、アドレス変換回路からの
アドレスによってアドレッシングされ、これにより指定
行のｎＸｍビットが指定列のビットから順に２ビット単
位で順次シリアル出力される。シフトレジスタ回路は、
各２ポートメモリから℃ビット単位でシリアル出力され
るデータを、第２マルチプレクサから出力されるアドレ
スが割付けられている２ポートメモリからの出力データ
から順に選択してシリアルデータに変換する。このシリ
アルデータはイメージ出力に用いられる。即ち、上記の
出力によれば、２ポートメモリを利用したハードウェア
ウィンドウが可能となる。また、上記の出力によれば、
複数のウィンドウ表示領域の切替えが、上記優先順位設
定手段の設定内容に応じて第１マルチプレクサにより行
なえるので、ウィンドウ表示領域の表示優先順位の変更
が上記優先順位設定手段の設定内容の変更だけで可能と
なる。

（実施例） 以下、この発明の一実施例をビットマツプディスプレイ
装置を例に図面を参照して説明する。

第１図はビットマツプディスプレイ装置に設けられたア
ドレス制御回路の一実施例を示すブロック出力図、第２
図はビットマツプディスプレイ装置のブロック出力図で
ある。第２図のビットマツプディスプレイ装置において
、１１は装置全体を制御するＣＰＵ、１２はＣＰ　Ｕ　
１１のシステムバスである。１３は直線発生、ｂｉｔ　
ｂｌｔ　　（ビットブロック転送）等を行なう描画回路
、１４は描画データバス１４ａ１描画アドレスバス１４
ｂおよび制御バス１４ｃから成る描画回路１３用の描画
バス１４である。なお、直線発生等の描画処理をｃ　ｐ
　ｕ　１ｉで行なう場合には、描画回路１３および描画
バス１４は省略可能である。１５は後述するＣＲＴモニ
タ２２用の垂直、水平同期信号並びにブランキング信号
等を生成する表示タイミング回路、１６は表示メモリス
キャンアドレスの生成、このアドレスと描画アドレスバ
ス１４ｂからの描画アドレスとの切替え等を行なうアド
レス制御回路、１７は図形・イメージ等を格納するフレ
ームメモリである。フレームメモリ１７はアドレス制御
回路１６から出力されるメモリアドレスによってアドレ
ッシングされる。１８はフレームメモリ１７への描画に
際して色変換、演算処理（ラスタオペレーション）およ
び位置合せ等を行なうデータ制御回路（省略可）、１９
はフレームメモリ１７から出力される表示データをシリ
アルデータに変換するシフトレジスタ回路である。２ｏ
はシフトレジスタ回路１９からの出力データを受けて色
変換、輝度変換を行なうルックアップテーブル（ＬＬＩ
Ｔ）、２１はルックアップテーブル２０がらの出力デー
タをアナログ信号に変換するディジタル／アナログコン
バータ（ＤＡＣ）、２２はコンバータ２１からの出力信
号をビデオ信号として画面表示するＣＲＴモニタである
。

ここで、第２図のビットマツプディスプレイ装置により
実現されるハードウェアウィンドウの概念について、第
３図を参照して説明する。この実施例において、フレー
ムメモリ１７のメモリ空間（フレームメモリ空間）ＦＭ
Ｓは２０４８ｘ１０２４ドツトであり、ＣＲＴモニタ２
２の表示可能領域（スクリーン空間〉ＳＳは１２８０ｘ
１０２４ドツトである。即ち、フレームメモリ１７のメ
モリ空間ＦＭＳは、ＣＲＴモニタ２２のスクリーン空間
ＳＳに対して十分大きく設定されている・この実施例で
は、フレームメモリ空間ＥＭＳの任意の位置（ＢＭｘ　
、ｓＭｙ　）を開始位置とする１　２８０ｘ１０２４ド
ツトの領域をスクリーン空間ＳＳの全面に表示するよう
にしている。これを、バックグランド表示と呼ぶ。更に
この実施例では、スクリーン空間ＳＳ上の任意の矩形領
域に、この領域と同一サイズのフレームメモリ空間ＦＭ
Ｓ上の任意矩形領域を、バックグランド表示の代わりに
表示するようにしている。これをハードウェアウィンド
ウ表示と呼ぶ。

次に、上記のフレームメモリ空間ＥＭＳを実現するフレ
ームメモリ１７のメモリ出力について第４図（ａ）、（
ｂ）を参照して説明する。フレームメモリ１７は、第４
図（ａ）に示すように８個の２ポートメモリ１７−０〜
１７−７を用いて出力くれている。

２ポートメモリ１７−０〜１７−７は、例えばＮＥＣ社
のμ　４１２６４のような４ビツトｘ２５６　（列）×
２５６（行）のシフトレジスタ付きの２ポートメモリで
ある。２ポートメモリ１７−０〜１７−７により実現さ
れるフレームメモリ１７のフレームメモリ空間ＥＭＳの
各行は、３２ピット単位で６４の領域ＡＯ〜Ａ６３に分
割して管理される。

フレームメモリ空間ＦＭＳの第０行の領ＩＣＡＯのビッ
トＯ〜ビット３には、２ポートメモリ１７−０の２次元
メモリ空間上の第Ｏ行第Ｏ列の４ピントが割当てられ、
フレームメモリ空間ＦＭＳの第０行の領域ＡＯのビット
４〜ビツト７には、２ポートメモリ１７−１の第Ｏ行第
Ｏ列の４ビツトが割当てられる。同様に、フレームメモ
リ空間ＦＭＳの第０行の領域ＡＯのビット２８〜ビツト
３１には、２ポートメモリ１７−７の第０行第Ｏ列の４
ビツトが割当てられる。また、フレームメモリ空間ＦＭ
Ｓの第０行の領域Ａ１の（ピットＯ〜ビット３．ビット
４〜ビット７、・・・ビット２８〜ビツト３１の）各４
ビツト領域には、２ポートメモリ１７−０〜１７−７の
第０行第１列の４ビツトが割当てられる。同様に、フレ
ームメモリ空間ＦＭＳの第０行の最終領域Ａ６３の各４
ビツト領域には、２ポートメモリ１７−０〜１１−７の
第０行第６３列の４ビツトが割当てられ、フレームメモ
リ空間ＦＭＳの第１行の先頭領域ＡＯの各４ビツト領域
には、２ポートメモリ１７−Ｏ〜１７づの第０行第６４
列の４ビツトが割当てられる。また、フレームメモリ空
間ＥＭＳの第２行の先頭領域ＡＯの各４ピツ１〜領域に
は、２ポートメモリ１７−θ〜１７−７の第０行第１２
８列の４ビツトが割当てられ、フレームメモリ空間ＦＭ
Ｓの第３行の先頭領域ＡＯの各４ビツト領域には、２ポ
ートメモリ１７−Ｏ〜１７−７の第０行第１９２列の４
ビツトが割当てられる。

即ち、この実施例では、２ポートメモリ１７−１（ｉ＝
ｏ〜７）の各行を６４ビット単位で分割して得られる領
域をＢＯ〜Ｂ３とすると、同メモリ１７−１の第１行（
ｊ＝ｏ〜２５５）の領域Ｂｏの各列位置の各４ビツトは
、フレームメモリ空間ＦＭＳの第４ｊ行の領域ＡＯ〜Ａ
６３のビット４１〜ビツト４１＋３に分散して割当てら
れ、メモリ１７−１の第１行の領域Ｂ１の各列位置の４
ビツトは、フレームメモリ空間Ｆ　Ｍ　Ｓの第４ｊ＋１
行の領域ＡＯ〜Ａ６３のビット４１〜ビツト４１＋３に
分散して割当てられる。同様に、メモリ１７−１の第１
行の領域Ｂ２の各列位置の各４ビツトは、フレームメモ
リ空間ＦＭＳの第４ｊ＋２行の領域ＡＯ〜Ａ６３のビッ
ト４１〜ビツト４１＋３に分散して割当てられ、メモリ
１７−１の第１行の領域Ｂ３の各列位置の４ビツトは、
フレームメモリ空間ＦＭＳの第４ｊ千３行の領域ＡＯ−
Ａ６３のビット４１〜ビツト４１＋３に分散して割当て
られる。

したがって、２ポートメモリ１７−０が、フレームメモ
リ空間ＦＭＳの各領域ＡＯ〜Ａ６３のビットＯ〜ビット
３に割当てられる４枚のメモリプレーンＰＯ〜Ｐ３　　
（第５図（ａ）参照〉を有しているものとすると、例え
ばメモリプレーンＰＯの第１行（ｊ＝ｏ〜２５５）の領
域ＢｏのビットＯ〜ビット６３は、第４図（ｂ）に示す
ように、フレームメモリ空間ＦＭＳの第４ｊ行の領域Ａ
Ｏ−Ａ６３のビットＯに割当てられ、メモリプレーンＰ
Ｏの第１行の領域Ｂ１のビットＯ〜ビット６３は、フレ
ームメモリ空間ＦＭＳの第４ｊ千１行の領域Ａ０〜Ａ６
３のビットＯに割当てられる。同様に、メモリブレーン
ＰＯの第１行の領域Ｂ２のビットＯ〜ビット６３は、第
４図（ｂ）に示すように、フレームメモリ空間ＦＭＳの
第４ｊ＋２行の領域ＡＯ〜Ａ６３のビット０に割当てら
れ、メモリブレーンＰＯの第１行の領域Ｂ３のビットＯ
〜ビット６３は、フレームメモリ空間ＦＭＳの第４ｊ＋
３行の領域ＡＯ−Ａ６３のビットＯに割当てられる。

さて、フレームメモリ１７のフレームメモリ空間ＦＭＳ
上の任意の２次元メモリアドレス（座標）のＸアドレス
（Ｘ座標）は、ｘｌＯ−ｘｏ　　（ＬＳＢ）の１１ビツ
トで表示され、Ｘアドレス（ｙ座標）ｙ９〜ｙＯ（ＬＳ
Ｂ）の１０ビツトで表現される。

上記Ｘアドレスの×４〜ｘ２は、前記したフレームメモ
リ１７のメモリ出力の説明から明らかなように、該当ア
ドレスが割付けられる２ポートメモリ１７−１のメモリ
（メモリチップ）番号（＃ｉ）を示し、ｘｉ　、ｘｏの
ｌビットは該当アドレスが割付けられる２ポートメモリ
１７−１内メモリブレーンを示す番号（２ボ一トメモリ
内ビツト番号）を示す。

またＸ４〜ｘＯの５ビツトは、該当アドレスが割付けら
れる３２ピッ１−領域内ビット位置（ワード内ビット番
号）を示す。上記Ｘアドレスの下位ｌビット”ｉ／１　
、　ｙｏとＸアドレスの上位６ビツトｘ１０〜×５との
連結データは、該当アドレスが割付けられる２ポートメ
モリ１７−ｊの列アドレスを示し、上記Ｘアドレスの上
位８ビツトｙ９〜ｙ２は、該当アドレスが割付けられる
２ポートメモリ１７−１の行アドレスを示す。以上の関
係を第５図に示す。

ここで、第１図の出力を説明する。第１図のアドレス制
御回路１６において、３１．３２はバックグランド表示
用の（フレームメモリ空間ＦＭＳ上の）メモリスタート
座標ＢＭＸ、ＢＭｙが設定されるメモリスタート座標レ
ジスタ（８ＭＸ、ＢＭＹ）、３３−１〜３３−３はハー
ドウェアウィンドウＷ１〜Ｗ３表示用のくフレームメモ
リ空間ＦＭＳ上の）Ｘメモリスタート座標ＷＭＸ１〜Ｗ
ＭＸ３が設定されるメモリスタート座標レジスタ（ＷＭ
　Ｘ　）　、３４−１〜３４−３は同じくｙメモリスタ
ート座標ｗ　Ｍ　ｙ　ｉ〜ＷＭｙ３が設定されるメモリ
スタート座標レジスタ（ＷＭＹ）である。３５−１〜３
５−３はハードウェアウィンドウＷ１〜Ｗ３表示用のく
スクリーン空間ＳＳ上の）Ｘ表示開始座標ＷＳｘ１〜Ｗ
Ｓｘ３が設定されるウィンドウ表示座標レジスタ（ＷＳ
　Ｘ　）　、３６−１〜３６−３は同じくｙ表示開始座
標ＷＳｙ１〜ＷＳｙ３が設定されるウィンドウ表示座標
レジスタ（ＷＳＹ）である。３７−１〜３７−３はハー
ドウェアウィンドウＷ１〜Ｗ３表示用のくスクリーン空
間ＳＳ上の）Ｘ表示終了座標ＷＥＸ１〜ＷＥｘ３が設定
されるウィンドウ表示座標レジスタ（ＷＥＸ＞、３８−
１〜３８−３は同じくｙ表示終了座標ＷＥ”ｙ’１〜Ｗ
Ｅｙ３が設定されるウィンドウ表示座標レジスタ（ＷＥ
Ｙ）である。レジスタ３１゜３２、３３−１．・・・３
８−３は、第２図に示すＣＰ　Ｕ　１１により設定可能
である。３９．４０はＣＲＴモニタ２２（のスクリーン
空間ＳＳ上）における現在のＸ、ｙ表示スキャン位置を
示すスキャンカウンタ（ＶＸＣ。

ＶＹＣ）である。

４１、４２は現在のＣＲＴモニタ２２の表示スキャン位
置に表示されるべきバックグランドの（フレームメモリ
空間ＦＭＳ上の）メモリアドレス（Ｘ。

ｙ座標）を示すメモリアドレスカウンタ（ＢＭＸＣ，Ｂ
ＭＹＣ）　、４３−１〜４３−３．４４〜１〜４４−３
は現在のＣＲＴモニタ２２の表示スキャン位置に表示さ
れるべきウィンドウＷ１〜Ｗ３の（フレームメモリ空間
ＦＭＳ上の）メモリアドレス（Ｘ。

ｙ座標）を示すメモリアドレスカウンタ（ＷＭＸＣ，Ｗ
ＭＹＣ）ｒある。４５−１〜４５−３ハウイントウＷ１
〜Ｗ３の表示を行なうか否かを指定するウィンドウイネ
ーブルレジスタ（ＷＥＮ）であり、ＣＰ　ｔＪ　１１に
より設定可能である。

４６−１〜４６−３はウィンドウ検出回路である。ウィ
ンドウ検出回路４Ｂ−ｉ　（ｉ　＝　１〜３）は、ウィ
ンドウイネーブルレジスタ４５−１によってウィンドウ
Ｗ１の表示が指定されている場合にウィンドウ表示座標
レジスタ３５−１〜３８−１の内容とスキャンカウンタ
３９．４０の内容を比較し、スキャンカウンタ３９゜４
０の示す表示スキャン位置がレジスタ３５−１〜３８−
１によって定義されているウィンドウＷｉ内部にあると
きにウィンドウ検出信号ＷＯＮｉを出力するウィンドウ
検出回路である。このウィンドウ検出回路４６＝ｉは、
水平帰線時と、スキャンカウンタ３９の示すＸ座標がウ
ィンドウＷｉの領域内に入った際と、ウィンドウＷｉの
領域外に出た際とに、データ転送信号ＤＴｉを出力する
ようになっている。

４７はメモリアドレスカウンタ４１．４２の示すバック
グランドメモリアドレスおよびメモリアドレスカウンタ
４３−１．４４−１〜４３−３．４４−３の示す各ウィ
ンドウメモリアドレスの１つを後述する優先順位制御回
路７３からのウィンドウ選択信号ＷＳＯ。

ＷＳｌに応じて選択するマルチプレクサ（ＭＵＸ）、４
８は第２図に示す描画バス１４（の描画アドレスバス１
４ｂ）を介して供給される描画用メモリアドレス（描画
アドレス）とマルチプレクサ４７から選択出力される表
示用メモリアドレス（表示アドレス）とを後述するオア
ゲート７１からのデータ転送信号ＤＴに応じて切替える
マルチプレクサ、４９はマルチプレクサ４８から選択出
力されるメモリアドレス（ｙ９〜ｙＯの９ビツトから成
るＸアドレス、×１０〜ｘＯの１１ビツトから成るＸア
ドレス）を上記データ転送信号ＤＴに応じて２ポートメ
モリ１７−０〜１７づ毎のアドレスに変換するアドレス
変換回路である。７１はウィンドウ検出−回路４６−１
〜４６−３から出力されるデータ転送信号ＤＴＩ〜ＤＴ
３のオア＜ＯＲ＞をとり、そのオア出力をデータ転送信
号ＤＴとして出力するオアゲート、７２はウィンドウＷ
１〜Ｗ３の表示優先順位を指定する例えばｐＯ〜ｐ２の
３ビツトから成る優先順位レジスタ、７３はウィンドウ
検出回路４６−１〜４６−３からのウィンドウ検出信号
ＷＯＮ１〜ＷＯＮ３および優先順位レジスタ７２の設定
値をもとに、検出されたウィンドウの中で最も優先順位
の高いウィンドウを決定し、そのウィンドウ番号をｌビ
ットの選択信号ＷＳＯ＜下位）、ＷＳｌ（上位〉として
出力する優先順位制御回路である。

なお、ＷＳＯ＝ＷＳ１　＝Ｏは、バックグランドを示す
。

第６図は第１図に示すアドレス変換回路４９のブロック
出力を示す。同図において、５１はマルチプレクサ４８
から出力されるメモリアドレスのうちのＸ５以上のＸア
ドレス（Ｘ座標）×１０〜ｘ５に１°゛を加算する加算
器、５２−Ｏ〜５２−７は２ポートメモリ１７−０〜１
７−７に対応して設けられ、マルチプレクサ４８からの
上記ＸアドレスｘｌＯ〜×５または加算器５１によって
＋１されたＸアドレスのいずれか一方を選択するマルチ
プレクサ、５３はマルチプレクサ４８から出力されるメ
モリアドレスのうちの×４〜×２の３ビツトおよび第１
図に示すオアゲート７１からのデータ転送信号ＤＴをも
とにマルチプレクサ５２−〇〜５２−７　（の選択制御
端子Ｓ）への選択マスク信号ＳＯ〜Ｓ７を生成するマス
ク生成回路である。このマスク生成回路５３の入出力論
理を第７図に示す。再び第６図を参照すると、５４−Ｏ
〜５４−７はマルチプレクサ５２−Ｏ〜５２−７から選
択出力されるアドレスの上位にマルチプレクサ４８から
出力されるメモリアドレスのうちのｌ　、　ｙＯが付加
されたアドレスとマルチプレクサ４８から出力されるメ
モリアドレスのうちのｙ９〜ｙ２とを図示せぬメモリタ
イミング回路からの切替え信号ＣＡＳＬに応じて切替え
ることにより、２ポートメモリ１７−０〜１７−１に対
する列アドレスと行アドレスの切替えを行なうマルチプ
レクサである。

第８図は第１図に示す優先順位制御回路７３のブロック
出力を示す。同図において、８１−０．８１−１は、Ｏ
〜７の８人力を有し、第１図に示すウィンドウ検出回路
４６−１〜４６−３からのウィンドウ検出信号ＷＯＮ１
〜ＷｏＮ３で指定８４６人力ｉ　（ｉ　ハ。

〜７の１つ）の入力信号を選択信号ＷＳＯ。

ＷＳｌとして選択する８人力１出力のマルチプレクサで
ある。この実施例において、マルチプレクサ８１−０の
入力０，１．２には論理ＩＩ　Ｑ　ＩＩ　、　　ｌ“１
″。

゛Ｏ゛′の信号が固定的に入力され、同じく入力３には
優先順位レジスタ７２のｐＯビットが入力される。また
マルチプレクサ８１−０の入力４．５にはいずれも論理
“１”の信号が固定的に入力され、同じく入力６には優
先順位レジスタ７２のｐ２ビットのインバータ８２によ
るレベル反転信号が入力される。更にマルチプレクサ８
１−０の入カフには後述する信号ｑＯが供給される。一
方、マルチプレクサ８１−１の入力０．１．２には論理
１１　Ｑ　Ｎ、“０パ。

１″の信号が固定的に入力され、同じく入力３には優先
順位レジスタ７２のｐＯビットのインバータ８３による
レベル反転信号が入力される。またマルチプレクサ８１
〜１の入力４には論理“１″の信号が固定的に入力され
、同じく入力５には優先順位レジスタ７２のｐ１ビット
のインバータ８４によるレベル反転信号が入力される。

更にマルチプレクサ８１−１の入力６には論理“１″の
信号が固定的に入力され、同じく入カフには信号ｑ１が
供給される。

この信号ｑ１は、優先順位レジスタ７２のｐｌ。

ｐ２ビットのナンドをとるナントゲート８５の出力信号
である。一方、信号ｑＯは、信号ｑ１および優先順位レ
ジスタ７２のｐ２ビットの各レベル反転信号のオアをと
るオアゲート８６の出力信号である。

第９図は、上記優先順位レジスタ７２の設定内容ｐ２〜
ｐＯとウィンドウＷ１〜Ｗ３の表示優先順位並びに信号
ｑｏ、ｑ１との関係を示す。

第８図および第９図から明らかなように、優先順位制御
回路７３は、ウィンドウ検出回路４６−１〜４６−３の
少なくとも１つでウィンドウ（ウィンドウ表示＃４域）
が検出された場合、その検出されたウィンドウのうち優
先順位レジスタ７２の示す表示優先順位の最も高いウィ
ンドウを決定し、そのウィンドウ番号を示す選択信号ｗ
ｓｉ　、ｗｓｏを出力する。例えばウィンドウＷ１が決
定された場合には、ＷＳｌ　、ＷＳＯは“ＱＩＺＩ“１
°゛となり、ウィンドウＷ２が決定された場合には、ｗ
ｓｉ　。

ＷＳＯは“１Ｔｌ　、　　ｌｌ　Ｑ　Ｉ＋となる。同様
に、ウィンドウＷ３が決定された場合には、ＷＳＩ　、
ＷＳＯはいずれも“１″となる。これに対して、ウィン
ドウＷ１〜Ｗ３のいずれも検出されなかった場合、即ち
ウィンドウ検出信号ＷＯＮ１〜ＷＯＮ３がいずれも論理
゛′Ｏ”の場合には、ＷＳｌ、ＷＳＯはいずれもＯ”と
なり、バックグランドが示される。

第１０図は第２図に示すシフトレジスタ回路１９のブロ
ック出力を示す。同図において、６１は２ポートメ・モ
リ１１−０〜１７づから４ビット単位でシリアル出力さ
れるデータをラッチする３ｌビットのレジスタ（低解像
度、低速システムでは省略可）、６２は２ポートメモリ
１７−Ｏ〜１７−７のうちの現表示対象データ出力先メ
モリ（メモリチップ）を指定する３ビツトのチップ指定
カウンタ（ＣＮＴＲ）である。カウンタ６２は、アドレ
ス制御回路１６内のマルチプレクサ４８から出力される
メモリアドレスのうちの×４〜×２の３ビツトをデータ
転送メモリサイクル開始時にロードし、各メモリサイク
ル毎に例えば８回カウントアツプするようになっている
。６３はレジスタ６１にラッチされた２ポートメモリ１
７−０〜１７−７からの４ビツト出力データの１つをカ
ウンタ６２のカウント値に応じて選択する８人出力１出
力のマルチプレクサ、６４はマルチプレクサ６３から選
択出力される４ビツトデータをシリアルデータに変換し
て第２図に示すルックアップテーブル（ＬＵＴ）２０に
出力する４ビツトのシフトレジスタ（ＳＲ）である。

次に、この発明の一実施例の動作を説明する。

まず、通常のバックグランド表示について説明する。Ｃ
Ｐ　Ｕ　１１はアドレス制御回路１６内のメモリスター
ト座標レジスタ３１．３２にシステムバス１２経由でメ
モリスタート座標ＢＭｘ、ｓｖｙを設定すると共に、ウ
ィンドウイネーブルレジスタ４５−１〜４５−３をリセ
ットしておく。レジスタ４５−１〜４５−３がリセット
状態にある場合、ウィンドウ検出信号ＷＯＮ１〜ＷＯＮ
３はウィンドウ検出回路４６−１〜４６−３によってい
ずれも゛０パに保たれる。この場合、優先順位制御回路
７３は優先順位レジスタ７２の設定内容に無関係に選択
信号ＷＳ１　、ＷＳＯを共に０″にする。マルチプレク
サ４７は、ＷＳｌ　。

ＷＳＯが共に“Ｏ″の場合、バックグランド表示用のメ
モリアドレスカウンタ４１．４２の示すアドレスだけを
選択する。カウンタ４１は水平帰線毎にレジスタ３１の
内容をプリセットし、カラン々４２は垂直帰線毎にレジ
スタ３２の内容をプリセットする。

ウィンドウ検出回路４６−１〜４６−３は水平帰線毎に
１回データ転送信号ＤＴＩ〜ＤＴ３を“°１゛′にする
。

ＤＴＩ〜ＤＴ３の少なくとも１つが１”となると、オア
ゲート７１から出力されるデータ転送信号ＤＴも“１”
となる。ＤＴ−１の場合、マルチプレクサ４８は、マル
チプレクサ４７から出力されるアドレス（ここではバッ
クグランド表示用のアドレス）を選択する。

マルチプレクサ４８から出力されるアドレスのうちの×
４〜ｘ、２の３ビツト、およびオアゲート７１からのデ
ータ転送信号ＤＴはアドレス変換回路４９内のマスク生
成回路５３に供給される。マスク生成回路５３は、×４
〜×２およびＤＴの論理値の組合わせに応じて第７図に
示す論理に従うマスク選択信号ＳＯ〜Ｓ７を出力する。

即ちマスク生成回路５３は、ＤＴ＝Ｏの場合には、×４
〜×２に無関係にマスク選択信号ＳＯ〜Ｓ７を全て“Ｏ
″′にする。

一方、ＤＴ＝１の場合には、×４〜×２の示す値ｉが○
あれば、即ちフレームメモリ１７のフレームメモリ空間
ＦＭＳの３ｌビット領域のワード境界（ビット０）から
のデータ転送であれば、マスク生成回路５３はマスク選
択信号ＳＯ〜Ｓ７を全て゛Ｏ′′とする。これに対して
、ｉが１以上であれば、即ち３ｌビット領域内でのワー
ド境界でない位置からのデータ転送であれば、マスク生
成回路５３はマスク選択信号ＳＯ〜５１−１を“１′°
に、マスク選択信号３ｉ−３７を０″にする。

マルチプレクサ５２−０〜５２−７は、マスク生成回路
５３からのマスク選択信号ＳＯ〜Ｓ７がパ０”であれば
、マルチプレクサ４８から出力されるアドレスのうちの
ｘ１０〜×５を選択し、１１１１１であれば、加締器５
１によってｘ１０〜×５に１が加算された値（即ち該当
２ポートメモリの列アドレスの下位６ビツトが＋１され
た値）を選択する。マルチプレクサ５２−Ｏ〜５２−７
からの選択出力データ（６ビツト）の上位にはマルチプ
レクサ４８から選択された表示アドレスのうちのｙｌ　
、　ｙＯのｌビットが付加される。このｙｌ、ｙＯが付
加されたデータと、マルチプレクサ４８から選択された
表示アドレスのうちのｙ９〜ｙＯとは、２ポートメモリ
１７−０〜１７−７のそれぞれ列アドレス、行アドレス
として、マルチプレクサ５４−０〜５４づから切替え出
力される。この結果、×４〜ｘ２の示す値ｉが１以上の
場合、２ポートメモリ１７−０〜１７−１〜１のアクセ
ス位置は、２ポートメモリ１７−１〜１７−７より１列
次の位置となり、ワード境界でない位置からの３．２ビ
ット単位の出力が可能となる。なお、マスク選択信号Ｓ
７は常に“０パであるので、マルチプレクサ５２−７は
常にマルチプレクサ４８からの×１０〜×５を選択する
。したがって、マルチプレクサ５２−７は省略可能であ
る。

オアゲート７１からのデータ転送信号ＤＴは図示せぬメ
モリタイミング回路にも供給される。このメモリタイミ
ング回路は、信号ＤＴに応じ、メモリクロックＭＣＫに
同期してフレームメモリ１７（内の２ポートメモリ１７
−０〜１７−７）のデータ転送サイクルを行ない、描画
回路１３またはＣＰＵ１１に対してランダムアクセス禁
止を通知する。

２ポートメモリ１７−Ｏ〜１７−７は、マルチプレクサ
５４−〇〜５４−７から切替え出力される行並びに列ア
ドレスによってアドレッシングされる。これにより２ポ
ートメモリ１７−０〜１７−７の各指定行の４×２５６
ビツトが同メモリ１７−０〜１７−１内の各シフトレジ
スタ（図示せず）にロードされるデータ転送サイクル（
メモリのデータ転送サイクル）が行なわれ、しかる後に
指定列のビット（４ビツト）から順に、例えばメモリク
ロックＭＣＫに同期してシリアル出力される。２ポート
メモリ１７−０〜１７−７からの各４ビツトのシリアル
出力データは、そのシリアル出力動作に同期してレジス
タ６１にラッチされる。一方、カウンタ６２には、マル
チプレクサ４８から選択された表示アドレスのうちの×
４〜×２が、ＤＴ−１であるメモリサイクル（データ転
送メモリサイクル）において、上記レジスタ６１のラッ
チ動作と同時にロードされる。ｘ４〜ｘ２は、マルチプ
レクサ４８から選択されたメモリアドレス（この例では
、バックグランド表示用のメモリ座標）へのビット割付
けがなされている２ポートメモリ１７−１のメモリ番号
（＃ｉ）を示す。カウンタ６２は、各メモリサイクル毎
に８回ずつカウントアツプ動作を行なう。

マルチプレクサ６３は、レジスタ６１にラッチされた２
ポートメモリ１７−０〜１７−７からの各４ビツト出力
データのうち、カウンタ６２のカウント値で示されるメ
モリ番号（＃ｉ）の２ポートメモリからの出力データを
選択する。この結果、マルチブレクサ６３からは、２ポ
ートメモリ１７−０〜１７づから４ビット単位で順次出
力されるデータが、メモリ番号＃ｉ、＃１−１−１・・
・＃７．　＃Ｏ・・・＃ｉ−１の順で繰返し選択出力さ
れる。マルチプレクサ６３からの４ビツトの選択出力デ
ータは、シフトレジスタ６４によりシリアルデータに変
換される。シフトレジスタ６４からのシリアル出力デー
タはルックアップテーブル２０に供給され、ＣＲＴモニ
タ２２のスクリーン空間ＳＳへの画面表示に供される。

以上の動作を更に具体的に説明する。例えばフレームメ
モリ１７のフレームメモリ空間ＦＭＳの１２番地（第０
行第１２列のメモリ座標）より表示しようとするものと
する。この場合、ｘ４〜×２は「３」となり、この値が
カウンタ６２にロードされることから、２ポートメモリ
１７−０〜・１７−７から４ビット単位で順次出力され
るデータは、メモリ番号＃３．＃４・・・＃７．＃Ｏ，
＃１．＃２の順で繰返しマルチプレクサ６３から選択出
力される。

また×４〜×２の値が「３」の場合、メモリ番号＃０〜
＃２の２ポートメモリ１７−０〜１７−２の列アドレス
は、他の２ポートメモリ１７−３〜１７づのそれに対し
て＋１されている。このため、各メモリサイクルにおけ
るシフトレジスタ６４からの出力データ（３ｌビット）
は、フレームメモリ空間ＦＭＳの１２番地へのビット割
付けがなされている２ポートメモリ１７−３からの４ビ
ツトが最も左側に位置し、以下２ポートメモリ１７−４
〜１７−７の同一行９列位置からの４ビツト、そして２
ポートメモリ１７−０〜１７−２の１列次の位置からの
４ビツトの順となり、１２番地からの表示を正しく行な
うことができる。

次にウィンドウ表示について、第３図に示すように一部
が互いに重なり合っているＷｌおよびＷ２の２つのウィ
ンドウ表示を行なう場合を例に、第１１図のタイミング
チャートを参照して説明する。まずＣＰＵ１１は、アド
レス制御回路１６内のメモリスタート座標レジスタ３３
−１．３４−１にハードウェアウィンドウＷ１用の（フ
レームメモリ空間ＦＭＳ上の）メモリスタート座標ＷＭ
Ｘ１　。

ＷＭｙｌを設定し、メモリスタート座標レジスタ３３−
２．３４−２にハードウェアウィンドウＷ２用の（フレ
ームメモリ空間ＦＭＳ上の）メモリスタート座４１ＷＭ
ｘ２　、ＷＭｙ２を設定する。またＣ　Ｐ　Ｕ　１１は
、ウィンドウ表示座標レジスタ３５−１　。

３６−１にハードウェアウィンドウＷ１用の（スクリー
ン空間ＳＳ上の）表示開始座標ＷＳｘｌ。

ＷＳｙｌを設定し、ウィンドウ表示座標レジスタ３５−
２．３６−２にハードウェアウィンドウＷ２用のくスク
リーン空間ＳＳ上の）表示開始座標ＷＳｘ２　、ＷＳｙ
２を設定する。同様にＣＰ　Ｕ　１１は、ウィンドウ表
示座標レジスタ３７−１．３８−１にハードウェアウィ
ンドウＷ１用のくスクリーン空間ＳＳ上の）表示終了座
標ＷＥＸ１　、ＷＥＹＩを設定し、ウィンドウ表示座標
レジスタ３７−２．３８−２にハードウェアウィンドウ
Ｗ２用のくスクリーン空間ＳＳ上の）表示終了座標ＷＳ
Ｘ２　、ＷＳＶ２を設定する。更にＣＰ　Ｕ　１１は、
ウィンドウイネーブルレジスタ４５−１．４５−２をセ
ットする。

レジスタ４５−１．４５−２がセットされると、ウィン
ドウＷｌ　、Ｗ２の表示が許可される。この場合、ウィ
ンドウ検出回路４６−１は、スキャンカウンタ４０の示
す表示スキャン位置のｙ座標がレジスタ３６−１゜３８
−１の示すウィンドウのｙ方向境界内に入っており、且
つスキャンカウンタ３９の示す表示スキャン位置のＸ座
標がレジスタ３５−１の示すウィンドウＷ１の（表示領
域の）左側境界と一致したメモリサイクルからレジスタ
３１−１の示すウィンドウＷ２の（表示領域の）右側境
界と一致するメモリサイクルの間、ウィンドウ検出信号
Ｗ　ＯＮ　１を′１″にする。更にウィンドウ検出回路
４６−１は、スキャンカウンタ３９の値がレジスタ３５
−１の値に一致したメモリサイクル、およびスキャンカ
ウンタ３９の値がレジスタ３７−１の値に一致したメモ
リサイクルの次のメモリサイクルで、データ転送信号Ｄ
Ｔ１を１”にする。以上は、ウィンドウ検出回路４６−
２についても同様であり、必要があれば上記のウィンド
ウ検出回路４６−１の動作説明において、レジスタ３５
−１〜３８−１をレジスタ３５−２〜３８−２に、デー
タ転送信号ＤＴ１をデータ転送信号ＤＴ２に読み替えら
れたい。

ウィンドウ検出回路４６−１〜４６−３からのウインド
巾検出信号ＷＯＮ１〜ＷＯＮ３のうち、まず信号ＷＯＮ
１が１゛°となったものとする。この場合、優先順位制
御回路７３はウィンドウＷ１を指定するために、論理“
Ｏ″の選択信号ＷＳ１および論理″１”の選択信号ＷＳ
Ｏをマルチプレクサ４７に出力する。マルチプレクサ４
７は、ＷＳｌ　−０゜ｗｓｏ＝ｉに応じ、メモリアドレ
スカウンタ４３−１゜４４−１で示されるウィンドウＷ
１表示用メモリアドレスを選択する。

さて、信号ＷＯＮ１が１′′の期間即ちウィンドウＷ１
　　（の表示領域）の検出期間の最初のメモリサイクル
Ｔ１では、ウィンドウ検出回路４６−１から論理″“１
パのデータ転送信号ＤＴＩが出力される。オアゲート７
１は、信号ＤＴＩが論理“１パのサイクルＴ１の期間、
第１１図のタイミングチャートに示すようにデータ転送
信号Ｄ’Ｔを論理“１″にする。ＤＴ−１の場合、マル
チプレクサ４７から選択出力される表示用アドレス（こ
こではハードウェアウィンドウＷ１表示用のアドレス）
は、マルチプレクサ４８によってアドレス変換回路４９
に選択出力され、同アドレス変換回路４９において前記
したバックグランド表示の場合と同様にして２ポートメ
モリ１７−Ｏ〜１７−７毎のアドレスに変換される。

２ポートメモリ１７−０〜１１−７は、ＤＴ−１の場合
、アドレス変換回路４９からのアドレスによってアドレ
ッシングされる。これにより２ポートメモリ１７−Ｏ〜
１７−７の各指定行の４Ｘ２５６ビツトは、同　　　゛
メモリ１７−〇〜１７−７内の各シフトレジスタ（図示
せず）にロードされ、しかる後に指定列のビット（４ビ
ツト）から順にメモリクロックＭＣＫに同期してシリア
ル出力される。２ポートメモリ１７−Ｏ〜１７−７から
の各４ビツトのシリアル出力データは、マルチプレクサ
４８から選択されたアドレスの×４〜ｘ２の値をｉとす
ると、前記したバックグランド表示の場合と同様に、メ
モリ番号＃ｉ。

＃ｉ＋１・・・＃７．＃Ｏ・・・＃１−１の順で繰返し
切替え出力される。これにより、フレームメモリ１７に
おけるウィンドウＷ１領域のメモリ内容の表示が開始さ
れる。

上記のようにしてウィンドウＷ１の表示が行なわれ、や
がてウィンドウ検出回路４６−２によってウィンドウＷ
２の表示領域（の左側境界）が検出されると、同回路４
６−２から、第１１図に示すように論理ＩＩ　Ｉ　１１
のウィンドウ検出信号ＷＯＮ２が出力される。優先順位
制御回路７３は、選択信号ＷＳ１　。

ＷＳ２が論理゛１”の場合、即ち検出回路４６−１゜４
６−２によってウィンドウＷ１　、Ｗ２の表示領域が検
出されている場合、ウィンドウＷ１　、Ｗ２のうち表示
優先順位の高いウィンドウを優先順位レジスタ７２の設
定内容に応じて決定する。今、優先順位レジスタ７２に
よって、ウィンドウＷ２の方がウィンドウＷ１より高い
優先順位（Ｗ２　＞Ｗｌに設定されているものとすると
、優先順位制御回路７３はウィンドウＷ２を指定するた
めに、論理“１°゛の選択信号ＷＳ１および論理゛０″
の選択信号ＷＳＯをマルチプレクサ４７に出力する。マ
ルチプレクサ４７は、ＷＳｌ　−１、ＷＳＯ−○に応じ
、メモリアドレスカウンタ４３−２．４４−２で示され
るウィンドウＷ２表示用メモリアドレスを選択する。

さて、信＠ＷＯＮ２が“１″の期間即ちウィンドウＷ２
　　（の表示領域）の検出期間の最初のメモリサイクル
Ｔ２では、ウィンドウ検出回路４６−２から論理゛１”
のデータ転送信号ＤＴ２が出力され、これによりデータ
転送信号ＤＴは第１１図のタイミングチャートに示すよ
うに再び論理１１１　ＩＩとなる。この結果、サイクル
Ｔ２の期間中は、マルチプレクサ４７から選択出力され
るハードウェアウィンドウＷ２表示用のアドレスが、マ
ルチプレクサ４８によってアドレス変換回路４９に選択
出力され、同アドレス変換回路４９において２ポートメ
モリ１７−θ〜１７づ毎のアドレスに変換される。２ポ
ートメモリ１７−０〜１１−７は、ＤＴ−１の場合、ア
ドレス変換回路４９からのアドレスによってアドレッシ
ングされる。これにより、上記したウィンドウＷ１表示
の場合と同様にして、フレームメモリ１７におけるウィ
ンドウＷ２領域のメモリ内容が読出され、ウィンドウＷ
２領域の表示が開始される。

上記のようにしてウィンドウＷ２の表示が行なわれ、や
がてスキャンカウンタ３９の値がレジスタ３７−１の値
に一致するようになると、ウィンドウ検出回路４６−１
はウィンドウＷ１の表示領域の右側境界を検出し、ウィ
ンドウ検出信号ＷＯＮＩを第１１図に示すように論理“
０゛に戻すと共に、次のメモリサイクルＴ３においてデ
ータ転送信号ＤＴ１を再び“１″にする。このとき、ウ
ィンドウＷ１より表示優先順位が高いウィンドウＷ２は
表示中であり、ウィンドウ検出回路４６−２からは論理
１１１１１のウィンドウ検出信号ＷＯＮ２が依然として
出力されている。このため、マルチプレクサ４７の選択
出力内容は、メモリアドレスカウンタ４３−２．４４−
２の示すウィンドウＷ２表示用のアドレスのままである
。なお、上記サイクルＴ３においては、ウィンドウＷ２
の表示領域のデータ転送サイクルは不要であるため、信
号ＤＴを禁止することも可能である。

さて、今度は、スキャンカウンタ３９の値がレジスタ３
７−２の値に一致するようになると、ウィンドウ検出回
路４６−２はウィンドウＷ２の表示領域の右側境界を検
出し、ウィンドウ検出信号ＷＯＮ２を第１１図に示すよ
うに論理゛０”に戻すと共に、次のメモリサイクルＴ４
においてデータ転送信号ＤＴ２を再び“１”にする。優
先順位制御回路７３は、ＷＯＮ２が０”となると、ＷＯ
Ｎｌ　。

ＷＯＮ３も“Ｏ″であることから、バックグランドを指
定するために選択信号ＷＳ１　、＼〜ｌＳＯをＩｆ　Ｏ
１１ニする。ＷＳＩ　、ＷＳＯが”Ｏ”　に”：ると、
前記したように、メモリアドレスカウンタ４１．４２の
示すバックグランド表示用のアドレスがマルチプレクサ
４７によって選択される。マルチプレクサ４７によって
選択されたバックグランド表示用アドレスは、ＤＴ−１
のＴ４の期間マルチプレクサ４８によってアドレス変換
回路４９に選択的に供給され、更に同回路４９によって
アドレス変換されてフレームメモリ１７に供給されるこ
とにより、前記したバックグランド表示が再開される。

上記したように、この実施例によれば、バックグランド
表示およびウィンドウ表示を行なうフレームメモリ１７
（のフレームメモリ空間ＦＭＳ）のＸ座標（表示開始座
標）を４の倍数まで細かく指定することができる。なお
、表示開始ｙ座標は、バックグランドおよびウィンドウ
のいずれの表示においても１ドツト単位で指定可能であ
る。

以上はビットマツプディスプレイ装置について説明した
が、この発明は、フレームメモリを持ち同メモリ内の任
意の矩形領域の内容を切出して出力する装置、例えばレ
ーザプリンタ、静電プロッタ装置等のビットマツプイメ
ージ処理装置にも応用することができる。

［発明の効果］ 以上詳述したようにこの発明によれば、２ポートメモリ
を使用したハードウェアウィンドウが実現できるので、
転送速度の高速化が図れる。また、この発明によれば、
複数のハードウェアウィンドウ間の表示優先順位の指定
が任意に行なえ、優先順位の変更も容易且つ高速に行な
える。しかもウィンドウ間で重なりがある場合でも、優
先順位に基づくウィンドウ切替えが簡単に行なえる。

【図面の簡単な説明】

第１図はこの発明に直接関係するアドレス制御回路の一
実流例を示すブロック出力図、第２図は第１図のアドレ
ス制御回路を備えたビットマツプディスプレイ装置のブ
ロック出力図、第３図はハードウェアウィンドウの概念
を説明する図、第４図（ａ）および第４図（ｂ）は第２
図に示すフレームメモリのメモリ出力を説明する図、第
５図はフレームメモリのアドレスとフレームメモリを出
力する２ボー゛トメモリのアドレスとの関係を説明する
図、第６図は第１図に示すアドレス変換回路のブロック
出力図、第７図は第６図に示すマスク生成回路の入出力
論理を示す図、第８図は第１図に示す優先順位制御回路
のブロック出力図、第９図は第１図に示す優先順位レジ
スタの設定内容と同内容によって定義されるウィンドウ
表示優先順位並びに第８図に示す優先順位制御回路内の
信号ｑＯ，ｑ１との対応関係を示す図、第１０図は第２
図に示すシフトレジスタ回路のブロック出力図、第１１
図はハードウェアウィンドウ表示時の動作を説明するた
めのタイミングチャートである。 １１・・・ＣＰＵ、１６・・・アドレス制御回路１．１
１・・・フレームメモリ、１７−０〜１７−７・・・２
ポートメモリ、１９・・・シフトレジスタ回路、２２・
・・ＣＲＴモニタ、４６−１〜４６−３・・・ウィンド
ウ検出回路、４７．４８．５２−０〜５２−７゜５４−
〇〜５４−７．６３．８１−０．８１−１・・・マルチ
プレクサ（ＭＵＸ）、４９・・・アドレス変換回路、５
１・・・加算器、５３・・・マスク生成回路、６２・・
・カウンタ（ＣＮＴＲ）、６４・・・シフ１−レジスタ
（ＳＲ）、７２・・・優先順位レジスタ、７３・・・優
先順位制御回路。 出願人代理人　弁理士　鈴江武彦 ′Ｎ１２図 第３図 第７図 第８図 第９図

Claims (1)

1. 【特許請求の範囲】 ｌビット×ｍ（列）×ｎ（行）の２ポートメモリをｐ個
   有するイメージデータ記憶用フレームメモリであって、
   その２次元メモリ空間の各行をｌ・Ｐビット単位で分割
   し、その各分割領域がｐ等分された各ｌビット領域に、
   上記２ポートメモリの各アドレス位置のｌビットが一定
   順序で割付けられるフレームメモリと、 任意のウィンドウ表示領域を設定する複数のウィンドウ
   設定手段と、 この複数のウィンドウ設定手段によって設定されている
   各ウィンドウ表示領域の表示優先順位を設定するウィン
   ドウ表示優先順位設定手段と、表示スキャン位置を示す
   スキャンカウンタ手段と、 このスキャンカウンタ手段の示す表示スキャン位置が上
   記複数のウィンドウ設定手段によって設定されているウ
   ィンドウ表示領域にあるか否かをウィンドウ表示領域毎
   に検出するウィンドウ検出手段と、 このウィンドウ検出手段の検出結果および上記ウィンド
   ウ表示優先順位設定手段の設定内容に応じ、上記スキャ
   ンカウンタ手段の示す表示スキャン位置へのバックグラ
   ンド表示用データが格納されている上記フレームメモリ
   内メモリ座標を示すバックグランドアドレス、および上
   記スキャンカウンタ手段の示す表示スキャン位置へのウ
   ィンドウ表示用データが格納されている上記フレームメ
   モリ内メモリ座標を上記複数のウィンドウ設定手段によ
   って設定されている各ウィンドウ表示領域毎に示すウィ
   ンドウアドレス、のうちの１つを選択する第１マルチプ
   レクサと、 この第１マルチプレクサから出力されるアドレスと描画
   アドレスとを上記ウィンドウ検出手段の検出結果に応じ
   て切替える第２マルチプレクサと、 この第２マルチプレクサから出力されるアドレスの示す
   上記フレームメモリのメモリ空間上のビット位置からの
   連続するｌ・ｐビットのデータをｐ等分した各ｌビット
   に割付けられている２ポートメモリのアドレスを、各２
   ポートメモリ毎に生成するアドレス変換回路と、 このアドレス変換回路から上記各２ポートメモリ毎に生
   成されるアドレスによって上記各２ポートメモリからｌ
   ビット単位でシリアル出力されるデータを、上記第２マ
   ルチプレクサから出力されるアドレスが割付けられてい
   る２ポートメモリからの出力データから順に選択してシ
   リアルデータに変換するシフトレジスタ回路と、 を具備し、このシフトレジスタ回路から出力されるシリ
   アルデータによりイメージ出力を行なうことを特徴とす
   るビットマップイメージ処理装置。