JPS6326925B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、間断無くパルス列を発生する装置に
関する。

間断無くパルス列を発生することは、記憶装置
（バツフア付記憶装置）に特に必要とされる。従
来のパルス列発生方法及び装置は、利用し得る回
路技術及び回路の追従速度により制限を受けてい
た。製造された記憶装置が試験されるとき、対応
するパルス・パターンが該記憶装置に印加され
る。このパルス・パターンに対する記憶装置の応
答が記録され、理論的公称値と比較される。この
比較の結果、記憶装置が所望の通り動作するかあ
るいは特定の記憶位置にエラーがあるかを判定す
ることができる。

発生されるべきパルス列は、記憶装置の仕様に
より予め理論的に決定される。このように決定さ
れた理論値に基いて、パルス列はパルス発生器に
よつて発生される。従来、記憶装置は、この記憶
装置のために特別に設計されたハードウエア試験
装置によつて試験されていた。しかし、このよう
なハードウエア試験装置の欠点は、この試験装置
が特定の記憶装置のみにしか使用できないことで
ある。この試験装置の別の欠点は、コンデンサの
放電又は再充電のような状態変化が生じるいわゆ
る待ち時間があることである。

最適な試験を行うには、記憶装置によつて生じ
る事象に応じて１つのパルス列に続いて別のパル
ス列を発生すべきである。すなわち、かかる事象
が生じた場合には、もとのパルス列を新たなパル
ス列に切換えるべきである。１つのパルス列から
別のパルス列に切換えるには、一般的ハードウエ
ア試験装置の場合、所定時間を必要とする。新し
いパルス列への切換えは過渡現象が終了した後に
のみ行わなくてはならないという技術的理由のた
め、間断無く切換えを行うことは不可能である。
このように待ち時間が生じるため、この時間内に
試験されるべき記憶装置に新たな状態が生じる可
能性がある。

特願昭54−81578号（特公昭60−42422号公報）
には、間隔を置かずに相互につながつたパルス・
サイクルを発生する方法が提案されている。この
方法は、発振器から発生する10ナノ秒という粗い
時間ラスタを有するパルス列に従つて計数値を変
更するダウン・カウンタが特定の計数値に到達し
たときに発生するパルスを、ナノ秒単位の遅延タ
ツプを有する第１遅延線により予じめ設定された
第１時間だけ遅延させることによりパルス・サイ
クルの開始を示す信号を発生させ、ナノ秒単位の
遅延タツプを有する第２遅延線により予め設定さ
れた第２時間だけ上記パルス・サイクルの開始を
示す信号を遅延させてパルスの先縁を示す信号を
発生させ、また同じくナノ秒単位の遅延タツプを
有する第３遅延線により予め設定された第３時間
だけ上記パルスの先縁を示す信号を遅延させてパ
ルスの後縁を示す信号を発生させ、これら先縁お
よび後縁を示す信号に基いてパルスを発生するも
のである。

この方法によれば、ナノ秒単位でパルスの先縁
および後縁を変化させることができるが、あるパ
ルス列から別のパルス列に切換えるには、ナノ秒
時間単位の遅延時間の再設定を必要とするから、
パルスの発生を一時中断する必要がある。また、
この方法は、発振器から発生される10ナノ秒とい
う粗いラスタ時間を基準にパルスを発生してい
る。従つて、あるパルス列の終了から別のパルス
列の発生まで約20ナノ秒の無駄時間が生じてしま
う。

本発明の目的は、あるパルス列の発生から別の
パルス列の切換えの際に無駄時間を生じさせない
パルス発生装置を提供することにある。

この目的を達成するために、本発明は、一定の
時間ラスタを有するパルス列を発生する発振器
（実施例の水晶発振器１）と、 上記一定の時間ラスタより短い第１可変時間だ
け上記パルス列を遅延させた第１基準パルス列を
発生する第１遅延手段（実施例の遅延回路３、多
重制御回路７およびレジスタ９）と、 上記一定の時間ラスタより短い第２可変時間だ
け上記パルス列を遅延させた第２基準パルス列を
発生する第２遅延手段（実施例の遅延回路４、多
重制御回路８およびレジスタ１１）と、 連続した第１および第２時間間隔（実施例の第
１、第２仮想パルス間隔）を示す信号を発生する
時間間隔決定手段（実施例のフリツプフロツプ１
４、線１５、ANDゲート２０および２１ならび
にフリツプフロツプ３０および３１）と、 上記第１遅延手段および上記時間間隔決定手段
の出力を受けて、上記第１時間間隔の間上記第１
基準パルス列を第１信号路に導出する第１基準パ
ルス分配手段（実施例のANDゲート３４）と、 上記第２遅延手段および上記時間間隔決定手段
の出力を受けて、上記第２時間間隔の間前記第２
基準パルス列を第２信号路に導出する第２基準パ
ルス分配分配手段（実施例のANDゲート３５）
と、 上記第１時間間隔内において発生すべき第１パ
ルスの先縁が生ずべき時点を示す値（実施例の
TW１）と、前記第２時間間隔内において発生す
べき第２パルスの先縁が生ずべき時点を示す値
（実施例のTW２）とをそれぞれ上記第１および
第２時間間隔に関連づけて、それぞれ上記一定の
時間ラスタの個数と上記一定の時間ラスタより短
い時間値とに分けて記憶する第１記憶手段（実施
例の記憶装置４３）と、 上記第１時間間隔内において発生すべき上記第
１パルスの後縁が生ずべき時点を示す値（実施例
のTW１＋TI１）と、上記第２時間間隔内にお
いて発生すべき上記第２パルスの後縁が生ずべき
時点を示す値（実施例のTW２＋TI２）とをそ
れぞれ上記第１および第２時間間隔に関連づけ
て、それぞれ上記一定の時間ラスタの個数と上記
一定の時間ラスタより短い時間値とに分けて記憶
する第２記憶手段（実施例の記憶装置４４）と、 上記第１記憶手段に記憶された上記第１パルス
の先縁が生ずべき時点を示す値のうち上記一定の
時間ラスタの個数がロード可能であり、上記第１
基準パルス分配手段から出力される第１基準パル
ス列を計数値変更パルス列として受けて、所定値
に到達したときに出力を発生する第１カウンタ
（実施例のカウンタ４５）と、 上記第１記憶手段に記憶された上記第２パルス
の先縁が生ずべき時点を示す値のうち上記一定の
時間ラスタの個数がロード可能であり、上記第２
基準パルス分配手段から出力される第２基準パル
ス列を計数値変更パルス列として受けて、所定値
に到達したときに出力を発生する第２カウンタ
（実施例のカウンタ４６）と、 上記第２記憶手段に記憶された上記第１パルス
の後縁が生ずべき時点を示す値のうち上記一定の
時間ラスタの個数がロード可能であり、上記第１
基準パルス分配手段から出力される第１基準パル
ス列を計数値変更パルス列として受けて、所定値
に到達したときに出力を発生する第３カウンタ
（実施例のカウンタ４７）と、 上記第２記憶手段に記憶された上記第２パルス
の後縁が生ずべき時点を示す値のうち上記一定の
時間ラスタの個数がロード可能であり、上記第２
基準パルス分配手段から出力される第２基準パル
ス列を計数値変更パルスとして受けて、所定値に
到達したときに出力を発生する第４カウンタ（実
施例のカウンタ４８）と、 上記第１記憶手段に記憶された上記第１および
第２パルスの先縁が生ずべき時点を示す値のうち
上記一定の時間ラスタより短い時間値により定ま
る時間だけ、上記第１および第２カウンタの出力
を遅延させて、それぞれ第１および第２パルス先
縁指示信号として出力する第３遅延手段（実施例
の遅延回路５１および多重制御回路５３）と、 上記第２記憶手段に記憶された上記第１および
第２パルスの後縁が生ずべき時点を示す値のうち
上記一定の時間ラスタより短い時間値により定ま
る時間だけ、上記第３および第４カウンタの出力
を遅延させて、それぞれ第１および第２パルス後
縁指示信号として出力する第４遅延手段（実施例
の遅延回路５２および多重制御回路５４）と、 上記第３および第４遅延手段から出力される上
記第１および第２パルス先縁指示信号ならびに上
記第１および第２パルス後縁指示信号を受けて、
上記第１および第２パルスを発生する手段（実施
例のフリツプフロツプ５５）と、 を具備するものである。

要するに、本発明は、発振器から出力されるパ
ルス列を該パルス列の時間ラスタより短い第１お
よび第２可変時間だけそれぞれ遅延させた第１お
よび第２基準パルス列を発生させ、第１パルスの
先縁および後縁を決定するためのカウンタを第１
時間間隔の間第１基準パルス列に従つて動作させ
る一方、第２パルスの先縁および後縁を決定する
ためのカウンタを第２時間間隔の間第２基準パル
ス列に従つて動作させるものであるから、第１パ
ルスを発生させている間に第２パルス発生用の第
２時間の設定およびカウンタの設定を行うことが
できるとともに、第１および第２基準パルス列の
発生時点を発振器のラスタ時間より短い時間単位
で変化させることができるので、第１パルス発生
直後に第２パルスを発生できるから、あるパルス
から別のパルスに切換えるときに無駄時間（中断
時間）が生じることはない。

以下、添付図面を参照して本発明の実施例につ
いて説明する。

本発明は、所定の仮想パルス間隔の間において
所定のパルスを発生するために使用される。仮想
パルス間隔のタイミングは水晶制御パルス発振器
から導出される。第２Ａ図において、これらのパ
ルスには参照符号IR１，IR２，IR３，IR４，IR
５，IR６等が付されている。ここでは、
100Mcpsの発振器を使用し、パルスが10ナノ秒ラ
スタ内に収まるものとする。このことを第２Ａ図
を参照して説明すると、一連の仮想パルスの間隔
例えばIR１とIR２との間の間隔TRは10ナノ秒と
いうことである。このようなパルス時間ラスタの
例は以下の説明の基礎として使用されるが、別の
時間ラスタを使用できるのはもちろんである。第
２Ａ図に示されたパルスと時間の比をより理解す
るために、第２Ｂ図を参照されたい。個々のパル
スはそれぞれ参照符号Ｔ１，Ｔ２，Ｔ３，Ｔ４，
Ｔ５及びＴ６が付された単純な線によつて示され
ている。時間ラスタは黒く塗りつぶされた丸で示
されている。時間ラスタに関するこのような表示
は別の図でも使用する。

第２Ｃ図は始点及び終点が仮想パルスIIN１Ａ
およびIIN１Ｅによつて示される仮想パルス間隔
IN１を示す。仮想パルスIIN１Ａは第２Ａ図及び
第２Ｂ図に示された時点Ｔ１によつて決定される
時点ｔ１に生じる。仮想パルスIIN１Ｅは時点ｔ
２において生じる。

仮想パルス間隔IN１の全体時間は、水晶発振
器の長い時間ラスタ（粗いラスター例えば10ナノ
秒）を整数倍した時間Ｎ・TRと遅延線の短い時
間ラスタ（例えば１＋１秒）を整数倍した時間
ｍ・TR／10とを加算した時間である。したがつて、 仮想パルス間隔IN１の時間幅は33ナノ秒であり、
水晶発振器の長い時間ラスタに関する（３×10）
ナノ秒と遅延線の短い時間ラスタ（３×10／10）
ナノ秒＝３ナノ秒に分割される。第２Ｄ図は時点
ｔ１とｔ２の間の時間間隔に、時点ｔ１Ａで始ま
りｔ１Ｅで終るパルスＩ１が生じることを示す。
これらのパラメータすなわちパルス発生開始時点
ｔ１Ａ、及びパルス持続時間TI１は、仮想パル
ス間隔持続時間IN１と同様に記憶装置中のプロ
グラム制御の下で時間値TW１及びTI１として
得ることができる。

第３Ａ図は２つの連続した仮想パルス間隔IN
１及びIN２を示す。パルス間隔IN１は時点ｔ１
から始まり、時点ｔ２で終了する。次に続くパル
ス間隔IN２は時点ｔ２から始まり、時点ｔ３で
終わる。時点ｔ１，ｔ２及びｔ３は仮想パルス
IIN１Ａ，IIN１Ｅ＝IIN２Ａ及びIIN２Ｅによつ
て決定される。仮想パルス間隔IN１は時点ｔ１
Ａで始まり時点ｔ１Ｅで終るパルスＩ１を含む。
仮想パルス間隔IN２中のパルスＩ２は時点ｔ２
Ａで始まりｔ２Ｅで終わる。後述のように時点ｔ
２及びｔ３は水晶発振器の時間ラスタによつて一
義的に定まるものではない。第１の仮想パルス間
隔の終了点ｔ２とその直前の水晶発振器の時間ラ
スタとの間の時間差は参照番号TD１によつて示
されている。第１の仮想パルス間隔IN１内にお
けるパルスＩ１の発生と第２の仮想パルス間隔
IN２内におけるパルスＩ２の発生は２つの異な
つた信号路において別個に行われる。第３Ｂ図に
おいて、パルスＩ１は第１信号路において仮想パ
ルス間隔IN１の間に発生する。間隔IN１の発生
が開始される前に、このパルスを特徴付ける値す
なわちパルス発生開始時点TW１及びパルス持続
時間TI１がプログラム制御の下で記憶装置中で
アクセス可能となるので、このパルスはこの時間
間隔内のどの時点においても発生させることがで
きる。極端な状態においては、パルス発生開始点
を時点ｔ１における仮想パルス間隔発生開始時点
に一致させることができ、パルス終了時点を仮想
パルス間隔終了点ｔ２の後にすることもできる。
次に続くパルス時間間隔におけるパルス発生を制
御するカウンタのロードのための時間を得るため
には、パルスは既に発生した仮想パルス間隔の終
了点の前にすなわち時点ｔ２の前に終了する必要
はない。何故なら、次に続く仮想パルス間隔IN
２の間にパルスを発生するために第２信号路が使
用されるからである。

本発明は、パルスＩ２の発生のタイミングの基
礎を水晶発振器の時間ラスタにおけるようにする
ために、仮想パルス間隔IN２の開始点前に水晶
発振器の時間ラスタが信号路のために時間TD
１だけ遅延させられる。このような遅延は所要の
時間分解能に対応したタツプを有する遅延線によ
つて与えられる。この遅延線は水晶発振器の長い
（粗い）時間ラスタよりも短い最大遅延値を与え
ることができればよい。例えば水晶発振器の時間
ラスタが10ナノ秒のときには、この遅延線は１ナ
ノ秒間隔の９個のタツプを必要とするだけであ
る。水晶発振器のパルス・ラスタを別の遅延線タ
ツプのラスタに切換えることは、仮想パルス間隔
IN２の開始点ｔ２において終了する一時的な切
換処理によつて行われる。信号路におけるこの
ような切換処理は信号路において水晶発振器の
パルスの時間ラスタに基いてパルスＩ１がぞ発生
する間に行われる。したがつて、これら２つの処
理は相互に悪影響を与えることはない。

このようにして、連続した仮想パルス間隔にお
いてパルスは信号路及びに交互に発生する。
信号路にパルスＩ１が発生し、次に信号路に
パルスＩ２が発生し、次に信号路にパルスＩ３
が発生し、次に信号路にパルスＩ４が発生する
等である。別個の信号路及びに発生したパル
スは組み合わされ、第３Ａ図に示されたパルス列
が得られる。

第１図は高い時間精度で生じる時間間隔内にお
いて高い時間精度で所定の時間関係のパルスを発
生する構成を示す。この構成により、無駄時間
（dead time）無くパルスを発生することができ
る。

第４Ａ図に基本的に示されているように、各仮
想パルス間隔は仮想パルス間隔開始点及び仮想パ
ルス間隔終了点によつて特定される。前の仮想パ
ルス間隔の終了点が次に続く仮想パルス間隔の開
始点に一致するように仮想パルス間隔が連続的に
発生される。第１のパルス間隔の開始点は参照符
号IIN１Ａによつて示されている。第１仮想パル
ス間隔の終了点は参照符号IIN１Ｅによつて示さ
れている。第１仮想パルス間隔に続く第２仮想パ
ルス間隔の開始点は参照符号IIN２Ａによつて示
され、第２仮想パルス間隔の終了点は参照符号
IIN２Ｅによつて示されている（第２仮想パルス
間隔の開始点IIN２Ａは第１仮想パルス間隔の終
了点IIN１Ｅに一致する。）第３、第４、第５仮
想パルス間隔等も同様に示されている。第１図の
回路の左部分は個々のパルス間隔すなわちIIN１
Ａ，IIN２Ａ＝IIN１Ｅ、等を特徴づけるパラメ
ータを２つの信号路に分割する機能を有する。

第４Ｂ図は、奇数番目の仮想パルス間隔の開始
点IIN１Ａ，IIN３Ａ、及びIIN５Ａが信号路に
関連し、偶数番目の仮想パルス間隔の開始点IIN
２Ａ，IIN４Ａ及びIIN６Ａが信号路に関連す
ることを示す。

第１図の左部分の回路の動作を説明するため
に、第３Ａ図、第３Ｂ図及び第３Ｃ図を参照す
る。IIN１ＡとIIN１Ｅの間の第１仮想パルス間
隔の間、100Mcps発振器の10ナノ秒時間ラスタは
変更されずそのまま維持される（信号路）。
IIN２ＡとIIN２Ｅの第２の仮想パルス間隔の間、
100Mcps発振器の10ナノ秒時間ラスタを時間TD
１（例えば３ナノ秒）だけシフトされていること
が必要である（信号路）。第２仮想パルス間隔
に続いて、第３仮想パルス間隔についての処理が
信号路において再び行われ、第４仮想パルス間
隔についての処理が信号路において行われる。
時間シフト値TDは、信号路及びにおいて対
応する10ナノ秒時間ラスタをシフトさせるのに使
用される。100Mcpsの水晶発振器１によつて発生
される10ナノ秒時間ラスタは線２を介して遅延回
路３及び４に印加される。各遅延回路には１ナノ
秒刻みの一連のタツプが具備されている。遅延回
路３の出力線には参照番号５が付されており、遅
延回路４の出力線には参照番号６が付されてい
る。制御される値に応じて、これら遅延回路タツ
プが選択的に付勢される。遅延回路３の遅延タツ
プの選択は多重制御回路７を介して行われる。遅
延回路４の遅延タツプの選択は多重制御回路８を
介して選択される。第３Ｂ図及び第３Ｃ図の場合
には、信号路において第１パルス間隔に対して
10ナノ秒時間ラスタのシフトは行われないものと
仮定されている。したがつて、この場合、シフト
制御値は０であり、水晶発振器１の10ナノ秒時間
ラスタのパルス列は線２、遅延回路３及び線群５
の最上の線を介して遅延を与えることなく線４２
（信号路）に送られる。

第３Ｃ図の場合には、信号路において10ナノ
秒時間ラスタ列は時間TD１例えば３ナノ秒シフ
トされなければならない。このため、多重制御回
路８は線１３を介してこの値３を受けて線群６の
第４の線を選択する。この第４の線は100Mcpsの
水晶発振器１の10ナノ秒時間ラスタ列に３ナノ秒
という時間遅延を与える遅延回路タツプに接続さ
れている。上述のように、遅延回路は１ナノ秒刻
みの遅延タツプを有する。最上の線が全く遅延を
与えないとすると、次の第２の線は１ナノ秒の遅
延を与え、第３の線は２ナノ秒の遅延を与え、第
４の線は３ナノ秒の遅延を与える。

対応する遅延線を選択することによつて、線２
を介して遅延回路４に印加された水晶発振器から
の10ナノ秒ラスタ列に３ナノ秒の時間遅延を与え
ることができる。この遅延された10ナノ秒時間ラ
スタ列は線４１（信号路）に得られる。個々の
仮想パルス間隔の10ナノ秒時間ラスタに対するシ
フト値は既にわかつていることを想起されたい。
これらの値は第１図において参照符号TDが付さ
れている。シフト値は線１０並びにレジスタ９及
びレジスタ１１を介して得られる。レジスタ９へ
のシフト値（遅延時間）の供給は、第１図の回路
の動作前または第２、第４仮想パルス間隔といつ
た偶数番目の仮想パルス間隔の間に行われ、レジ
スタ１１へのシフト値（遅延時間）の供給は、第
１図の回路の動作前または第１、第３仮想パルス
間隔といつた奇数番目の仮想パルス間隔の間に行
われる。レジスタ９及び１１にクロツク制御する
ことにより、これらの値は多重制御回路７及び８
を制御する時間に得ることができる。レジスタ９
から出力されるシフト値は線１２を介して多重制
御回路７に与えられる。レジスタ１１から出力さ
れるシフト値は線１３を介して多重制御回路８に
与えられる。レジスタ９のクロツク制御は後述の
ようにJKフリツプフロツプ１４のＱ出力に接続
された線３９を介して行われ、レジスタ１１のク
ロツク制御は後述のようにJKフリツプフロツプ
１４の出力に接続された線３８を介して行われ
る。クロツク制御を行うことによつて、１度にレ
ジスタから１つのシフト値のみが関連した多重制
御回路に与えられる。すなわち、レジスタ９に記
憶されているシフト値（遅延時間）は、第１、第
３仮想パルス間隔といつた奇数番目の仮想パルス
間隔の開始時に多重制御回路７に供給され、レジ
スタ１１に記憶されているシフト値（遅延時間）
は、第２、第４仮想パルス間隔といつた偶数番目
の仮想パルス間隔の開始時に多重制御回路８に供
給される。第３Ｂ図に示された第１の仮想パルス
間隔の場合、この仮想パルス間隔に対応したシフ
ト値０が線１２を介して多重制御回路７に印加さ
れ（信号路）、第２仮想パルス間隔のためのシ
フト値３がレジスタ１１から線１３を介して多重
制御回路８に印加される。

次に、第１図の回路の左下部の動作について説
明する。この部分は、遅延回路３および４によつ
て遅延され且つそれぞれ多重制御回路７および８
から出力される水晶発振器１の10ナノ秒時間ラス
タのパルス列をそれぞれ信号路及びに分配す
るよう作用する。この回路の動作をより良く理解
するために、再び第４Ａ図、第４Ｂ図及び第４Ｃ
図を参照されたい。パルス開始点及びパルス終了
点を特定する種々のパラメータが線１５（第１
図）において得られるものと仮定する。換言すれ
ば、第４Ａ図に示された情報が線１５において得
られる。

第１図の回路の左下部の目的は、信号路につ
いては第４Ｂ図において信号路については第４
Ｃ図において示された態様で上記個々の値を信号
路及びに分配することにある。この目的は、
いわゆるJKフリツプフロツプ１４を用いて達成
される。このフリツプフロツプは１つの入力１５
と、２つの出力すなわちＱ出力（線１８）及び
出力（線１９）を有する。フリツプフロツプは
IINパルスの正縁部に応働する。線１５に第１の
IINパルスが生じると、フリツプフロツプ１４の
Ｑ出力は正の値を発生する。線１８はANDゲー
ト２０に接続され、ANDゲート２０の第２入力
１６はフリツプフロツプ１４の入力１５に接続さ
れている。フリツプフロツプ１４の入力１５だけ
でなく線１８の正の値が生じると（この場合、時
間シフトは無視する）、ANDゲート２０は線２２
（信号路）に第４Ｂ図においてIIN１Ａに相当
する出力パルスを供給する。第２のIINパルス
（第４Ａ図においてIIN１Ｅ＝IIN２Ａに相当す
る）が生じた後、フリツプフロツプ１４は出力
（線１９）に正のパルスを発生し、このパルスは
ANDゲート２１を介して線２３（信号路）に
IIN２Ａパルス（第４Ｃ図）として与えられる。
なお、ANDゲート２１の第２の入力１７はフリ
ツプフロツプ１４の入力１５に接続されている。
各正の入力パルス縁部により、JKフリツプフロ
ツプ１４はその出力Ｑ及びを交互に正の出力値
に切換える。

したがつて、線２２及び２３（信号路及び
）には第４Ｂ図及び第４Ｃ図に示された状態の
仮想パルス間隔が生じる。このように、第４Ａ図
に示された個々の仮想パルス間隔を特定する開始
及び終了パルスの列を信号路のためのパルス列
（第４Ｂ図）と、信号路のためのパルス列（第
４Ｃ図）に分割できる。レジスタ９及び１１はフ
リツプフロツプ１４のＱ及び出力の出力信号に
よつてクロツク制御される。レジスタ９及び１１
の入力に第１仮想パルス間隔のためのシフト値
TD＝０が発生したものとする。線１８に生じた
パルスIIN１Ａは線３９を介してレジスタ９をク
ロツク制御する。値TD＝０は線１２を介して多
重制御回路７を制御する。次に、線１９にパルス
IIN２Ａが生じている間レジスタ１１が線３８を
介してこのパルスによつてクロツク制御され、こ
の結果、ロードされていたシフト値が線１３を介
して多重制御回路８に印加される。

線２２の情報は遅延回路２４及び線２６を介し
てフリツプフロツプ３０に印加される。フリツプ
フロツプ３０の出力線３２はANDゲート３４の
第１入力に接続されている。ANDゲート３４の
第２の入力は線４２（信号路）に接続されてい
る。ANDゲート３４は線４２の10ナノ秒時間ラ
スタのパルス列を第１仮想パルス間隔の間に通過
させて線３６（信号路）に供給するよう作用す
る。これは具体的には次のように行われる。線２
２のパルスIIN１Ａがフリツプフロツプ３０に印
加されると、フリツプフロツプ３０のＱ出力から
線３２を介してANDゲート３４に出力信号が印
加される。この出力信号はフリツプフロツプ３０
が線２７を介してリセツトされるまで維持され
る。換言すれば、線３２に信号が存在すれば、線
４２の10ナノ秒時間ラスタのパルス列がANDゲ
ート３４を通つて線３６に出力される。10ナノ秒
時間ラスタのパルス列の遅延時間を変更するため
に遅延線３又は４のタツプを切換えると一時的な
切換処理が行われ、10＋１秒時間ラスタのパルス
列はこの一時的切換処理が終了した後にのみ
ANDゲート３４を通過する。このため、ANDゲ
ート３４はフリツプフロツプ３０によつて発生さ
れる対応する遅延時間の後においてのみ導通す
る。フリツプフロツプ３０の遅延時間が短かすぎ
る場合には、別の遅延回路２４が使用される。

第４１に生じる第２仮想パルス間隔内において
３ナノ秒シフトされる10ナノ秒時間ラスタのパル
ス列をANDゲート３５を介して線３７（信号路
）に供給することは、処理が行われる仮想パル
ス間隔が異なるだけで信号路と同様に行われ
る。すなわちANDゲート３５の前段には遅延回
路２５とフリツプフロツプ３１が設けられてい
る。遅延回路２５とフリツプフロツプ３１とは線
２８によつて接続されており、フリツプフロツプ
３１とANDゲート３５とは線３３によつて接続
されている。遅延回路２５はANDゲート２１の
出力線２３に接続されている。信号路における
各構成要素の作用は信号路のそれと同様であ
る。フリツプフロツプ３１はまずパルスIIN２Ａ
によつて制御され、線２９を介してリセツトされ
る。この制御の後、フリツプフロツプ３１の出力
３３に信号が生じ、第２仮想パルス間隔のための
ANDゲート３５はこの信号によつて線４１に10
ナノ秒時間ラスタのパルス列が生じている間出力
を発する。フリツプフロツプ３１は第２パルス間
隔の終了点において線２９を介してリセツトされ
る。

したがつて、シフトされた10ナノ秒時間ラスタ
は個々の仮想パルス間隔の間各仮想パルス間隔の
開始点が10ナノ秒時間ラスタのパルスに一致する
ように線３６及び３７に生じる。10ナノ秒時間ラ
スタのパルス列は奇数番目の仮想パルス間隔の間
線３６に生じ、偶数番目の仮想パルス間隔の間線
３７に生じる。

次に、第１サイクルにおいてパルスを発生する
ことについて述べる。信号路についてみると、
線３６において第１仮想パルス間隔の間に10ナノ
秒時間ラスタのパルス列が得られる。この10ナノ
秒時間ラスタは線３６を介してダウン・カウンタ
４５及びダウン・カウンタ４７に計数値変更パル
スとして印加される。カウンタ４５は第１サイク
ル中に発生されるべきパルスの先縁を発生するた
めに設けられている。カウンタ４７はその後縁を
発生するのに使用される。記憶装置４３は、第３
Ａ図、第３Ｂ図および第３Ｃ図の例についていえ
ば、第１パルスＩ１の先縁が生ずべき時点を示す
値すなわち第１仮想パルス間隔IN１の開始点か
ら第１パルスＩ１の先縁までの時間TW１と、第
２パルスＩ２の先縁が生ずべき時点を示す値すな
わち第２仮想パルス間隔IN２の開始点から第２
パルスＩ２の先縁までの時間TW２とを、水晶発
振器１から出力されるパルス列の時間ラスタの個
数と該時間ラスタより短い時間値に分けて記憶し
ている。第１サイクルが開始される前に、記憶装
置４３は、第１仮想パルス間隔IN１の開始点か
らパルス先縁までの時間TW１のうち発振器１の
時間ラスタ個数の部分を線５６を介してカウンタ
４５にロードする。記憶装置４４は、第３Ａ図、
第３Ｂ図および第３Ｃ図の例についていえば、第
１パルスＩ１の後縁が生ずべき時点を示す値すな
わち第１仮想パルス間隔IN１の開始点から第１
パルスＩ１の後縁までの時間（TW１＋TI１）
と、第２パルスＩ２の後縁が生ずべき時点を示す
値すなわち第２仮想パルス間隔IN２の開始点か
ら第２パルスＩ２の後縁までの時間（TW２＋
TI２）とを、水晶発振器１から出力されるパル
ス列の時間ラスタの個数と該時間ラスタより短い
時間値とに分けて記憶している。第１サイクルが
開始される前に、記憶装置４４は、第１仮想パル
ス間隔IN１の開始点から第１パルスＩ１の後縁
までの時間（TW１＋TI１）のうち発振器１か
ら出力されるパルス列の時間ラスタの個数の部分
をカウンタ４７にロードする。第１仮想パルス間
隔内に線３６に10ナノ秒時間ラスタのパルス列が
生じると、カウンタ４５及び４７がダウン計数を
開始する。計数値が０に達すると、カウンタ４５
は出力線７６に信号を出力し、この信号はORゲ
ート４９の第１入力に印加される。さらに、この
信号は線５８及び５９を介してカウンタ４５をリ
セツトするのに使用され、また第３の仮想パルス
間隔のための記憶装置４３から新しいローデイン
グ処理に使用される（このローデイングは第２の
仮想パルス間隔において行われる）。カウンタの
出力信号はORゲート４９及び線６１を介して遅
延回路５１に印加される。この遅延回路は個々の
遅延値に対応した複数の遅延線タツプを有する。
この例においては、この遅延線タツプは１ナノ秒
ごとに設けられている。すなわち、この遅延線タ
ツプの時間分解能は100Mcps水晶発振器の10ナノ
秒ラスタよりも大きい。遅延線タツプは多重制御
回路５３を介して選択される。カウンタ４５によ
つて発生される先縁信号の微小な遅延時間のため
の制御値すなわち、前述の第１仮想パルス間隔
IN１の開始点から第１パルスＩ１の先縁までの
時間TW１のうち発振器１から出力されるパルス
列の時間ラスタより短い時間値は記憶装置４３か
ら線６３を介して多重制御回路５３に与えられ
る。対応する遅延線タツプ選択によつて遅延され
たパルス先縁は多重制御回路５３の出力線６４に
おいて得られる。そして、これはフリツプフロツ
プ５５に印加される。線６４に信号が生じると、
フリツプフロツプ５５のＱ出力６５がセツトされ
る。これは第１サイクル内において発生されるべ
きパルスの先縁（開始点）に対応する。線６５の
信号はフリツプフロツプ５５の第２入力線６６に
パルスの終了点を示す信号が与えられたときにの
みリセツトされる。この信号はカウンタ４５を参
照して説明したのと同様に発生する。ダウン計数
の間カウンタ４７の値が０に達すると、カウンタ
４７は出力線７５に信号を発生し、この信号は
ORゲート５０及び線７７を介して遅延線５２に
与えられる。遅延線５２は多数の遅延線タツプ７
９を有する。これら遅延線タツプの１つが記憶装
置４４から線６７を介して制御値すなわち、前述
の第１仮想パルス間隔IN１の開始点から第１パ
ルスＩ１の後縁までの時間値（TW１＋TI１）
のうち発振器１から出力されるパルス列の時間ラ
スタより短い時間値を受ける多重制御回路５４に
よつて選択される。選択されたタツプに対応して
遅延されたパルスの後縁信号は多重制御回路５４
の出力線６６を介してフリツプフロツプ５５に印
加される。さらに線７５のカウンタ出力信号は線
６８及び６９を介してカウンタ４７をリセツトす
るのに使用されるとともに、第３仮想パルス間隔
のための記憶装置４４から再ロードのために使用
される（このローデイングは第２仮想パルス間隔
において行われる）。線７５の信号は線６８（接
続点Ａ）を介してフリツプフロツプ３０をリセツ
トするのに使用される。このように、第１サイク
ルにおいてパルスが発生される。次の第２サイク
ルにおいてパルスを発生するために、ダウン・カ
ウンタ４６及び４８が使用される。第２サイクル
が開始する前に、カウンタ４６には記憶装置４３
から線５７を介して対応した値（第２パルスＩ２
の先縁が生ずべき時点を示す値すなわち第２仮想
パルス間隔IN２の開始点から第２パルスＩ２の
先縁までの時間TW２のうち発振器１から出力さ
れるパルス列の時間ラスタの個数の部分）がロー
ドされる。カウンタ４８には記憶装置４４から線
７１を介して第２パルスの後縁が生ずべき時点を
示す値すなわち第２仮想パルス間隔IN２の開始
点から第２パルスの後縁までの時間（TW２＋
TI２）のうち発振器１から出力されるパルス列
の時間ラスタの個数の部分がロードされる。線３
７に第２仮想パルス間隔のための10ナノ秒ラス
タ・パルスが生じると、カウンタ４６及び４８は
これらのパルスを計数値変更パルスとしてダウン
計数を行う。計数値が０に達すると、カウンタ４
６が出力線６０及びORゲート４９を介して対応
した信号を遅延回路５１に出力する。一方、記憶
装置４３から多重制御回路５３に再びシフト値す
なわち、時間TW２のうち発振器１から出力され
るパルス列の時間ラスタより短い時間値が印加さ
れ対応する遅延線タツプの選択が行われ、カウン
タ４６の信号が遅延させられる。カウンタ４８の
計数値が０に達した後、カウンタ４７はORゲー
ト５０及び線７７を介して遅延回路５２に与え
る。一方、記憶装置４５は再びシフト値すなわち
時間（TW２＋TI２）のうち発振器１から出力
されるパルス列の時間ラスタより短い時間値を多
重制御回路５４に印加し対応する遅延線タツプの
選択を行う。これにより遅延回路５２は対応した
微小遅延をカウンタ４７の出力信号に与える。線
７４（接続点Ｂ）の信号がフリツプフロツプ３１
をリセツトしその始動状態に戻す。

前述のように、奇数番目のサイクルのためのパ
ルスが信号路において発生し、偶数番目のサイ
クルのためのパルスが信号路において発生す
る。

パルスの先縁を発生するためのカウンタ４５及
び４６の出力をORゲート４９を介して供給する
と、時間ラスタを発生するのに使用される多重制
御回路５３に接続される遅延線５１が１つですむ
という利点がある。

第１図の回路によれば、同一パルスを正確に繰
り返し発生できる。換言すれば、10ナノ秒時間ラ
スタによる情報の精度は水晶発振器の精度によつ
て決定され、微小時間ラスタの精度は遅延線５１
及び５２の精度によつて決定される。したがつ
て、パルスの繰返し精度は水晶発振器１の精度に
よつて決定される。

本発明による回路は特に高速記憶装置又は高速
論理回路の試験に適用できる。この場合、任意の
パルス・パターンをプログラムすることができる
利点がある。

上記実施例の回路は１ナノ秒の時間分解能を有
するので、この回路原理は将来より高速な記憶装
置又は論理回路が出現した場合にも適用可能であ
る。上述のように、本発明の実施例によれば、微
小時間ラスタは所定の粗い時間ラスタから導出可
能である。

さらに、上述の回路は、間断のない周波数切換
え動作、あるいは周波数発生動作、さらには電気
信号だけでなく音響信号に関連したこれらの動作
にも利用可能である。

本発明は所与の周波数を発生させることに利用
できる。

上述したように、対応した時間値を記憶装置に
記憶させることにより、個々のサイクル時間をプ
ログラムすることができる。このことは、サイク
ル・スタート・パルスの発生に続く所定時間経過
後、別のサイクル・スタート・パルスが次のパル
ス・サイクルのために発生することを意味する。
現在の回路技術によつて達成可能な最短サイクル
時間は約30ナノ秒である。いくつかの連続した短
いサイクル・スタート・パルスを発生することは
このサイクル時間に対応した周波数を与えること
と等価である。サイクル時間長はプログラム可能
なので、異なつた周波数を発生することが可能で
ある。上記実施例の回路の時間分解能は１ナノ秒
なので、相互の間隔が約2.3Mcps（最大サイクル
時間を約655μsとした場合）又は1Mcps（最小サイ
クル時間を約30ナノ秒とした場合）となるように
個々の周波数を発生できる。

搬送周波数（伝送周波数）の切換をプログラム
できるので、送信側及び受信側が伝送周波数を知
つてさえいれば、データの“秘密”通信が可能で
ある。

低い周波数領域（例えば可聴周波数領域）にお
いても周波数を発生できる。可聴周波数の発生原
理はメガサイクル／秒の範囲の高い周波数の発生
原理と同じである。したがつて、一時的切換処理
を行うことなく間断なく可聴周波数の発生及び切
換えを行うことができる。一時的切換処理を行つ
ても聴感上妨害とならない。しかし、一時的切換
処理を行うことなく可聴周波数を発生し且つ切換
えることは測定技術の分野において有益なことで
ある。

【図面の簡単な説明】

第１図は高い時間精度の所定のパルス間隔内に
おいて所定の時間関係を有するパルスを時間精度
高く且つ無駄時間なく発生する２信号路回路の動
作を示すブロツク図、第２Ａ図及び第２Ｂ図はパ
ルス・ラスタを示す説明図、第２Ｃ図及び第２Ｄ
図はパルス間隔及びこの間隔内に生じるパルスを
示す説明図、第３Ａ図はそれぞれ１つのパルスを
含む２つの連続したパルス間隔を示す説明図、第
３Ｂ図及び第３Ｃ図は異なつた信号路において一
連のパルス間隔内でパルスを発生する原理を示す
説明図、第４Ａ図、第４Ｂ図及び第４Ｃ図は第１
図に示された回路の２つの系統を通るパルスの始
点を終点によつて画定されるパルス間隔を示すタ
イミング図である。 １……水晶発振器、３，４……遅延回路、７，
８……多重制御回路、９，１１……レジスタ、１
４……フリツプフロツプ、２０，２１……AND
ゲート、２４，２５……遅延回路、４３，４４…
…記憶装置、４５，４６，４７，４８……カウン
タ、４９，５０……ORゲート、５１，５２……
遅延回路、５３，５４……多重制御回路。

Claims (1)

1. 【特許請求の範囲】 １ 一定の時間ラスタを有するパルス列を発生す
   る発振器と、 前期一定の時間ラスタより短い第１可変時間だ
   け前記パルス列を遅延させた第１基準パルス列を
   発生する第１遅延手段と、 前記一定の時間ラスタより短い第２可変時間だ
   け前記パルス列を遅延させた第２基準パルス列を
   発生する第２遅延手段と、 連続した第１および第２時間間隔を示す信号を
   発生する時間間隔決定手段と、 前記第１遅延手段および前記時間間隔決定手段
   の出力を受けて、前記第１時間間隔の間前記第１
   基準パルス列を第１信号路に導出する第１基準パ
   ルス分配手段と、 前記第２遅延手段および前記時間間隔決定手段
   の出力を受けて、前記第２時間間隔の間前記第２
   基準パルス列を第２信号路に導出する第２基準パ
   ルス分配手段と、 前記第１時間間隔内に発生すべき第１パルスの
   先縁が生ずべき時点を示す値と、前記第２時間間
   隔内に発生すべき第２パルスの先縁が生ずべき時
   点を示す値とを、それぞれ前記第１および第２時
   間間隔に関連づけて、それぞれ前記一定の時間ラ
   スタの個数と前記一定の時間ラスタより短い時間
   値とに分けて、記憶する第１記憶手段と、 前記第１時間間隔内に発生すべき第１パルスの
   後縁が生ずべき時点を示す値と、前記第２時間間
   隔内に発生すべき第２パルスの後縁が生ずべき時
   点を示す値とをそれぞれ前記第１および第２時間
   間隔に関連づけて、それぞれ前記一定の時間ラス
   タの個数と前記一定の時間ラスタより短い時間値
   とに分けて記憶する第２記憶手段と、 前記第１記憶手段に記憶された前記第１パルス
   の先縁が生ずべき時点を示す値のうち前記一定の
   時間ラスタの個数がロード可能であり、前記第１
   基準パルス分配手段から出力される第１基準パル
   ス列を計数値変更パルス列として受けて、所定値
   に到達したときに出力を発生する第１カウンタ
   と、 前記第１記憶手段に記憶された前記第２パルス
   の先縁が生ずべき時点を示す値のうち前記一定の
   時間ラスタの個数がロード可能であり、前記第２
   基準パルス分配手段から出力される第２基準パル
   ス列を計数値変更パルス列として受けて、所定値
   に到達したときに出力を発生する第２カウンタ
   と、 前記第２記憶手段に記憶された前記第１パルス
   の後縁が生ずべき時点を示す値のうち前記一定の
   時間ラスタの個数がロード可能であり、前記第１
   基準パルス分配手段から出力される第１基準パル
   ス列を計数値変更パルス列として受けて、所定値
   に到達したときに出力を発生する第３カウンタ
   と、 前記第２記憶手段に記憶された前記第２パルス
   の後縁が生ずべき時点を示す値のうち前記一定の
   時間ラスタの個数がロード可能であり、前記第２
   基準パルス分配手段から出力される第２基準パル
   ス列を計数値変更パルスとして受けて、所定値に
   到達したときに出力を発生する第４カウンタと、 前記第１記憶手段に記憶された前記第１および
   第２パルスの先縁が生ずべき時点を示す値のうち
   前記一定の時間ラスタより短い時間値により定ま
   る時間だけ、前記第１および第２カウンタの出力
   を遅延させて、それぞれ第１および第２パルス先
   縁指示信号として出力する第３遅延手段と、 前記第２記憶手段に記憶された前記第１および
   第２パルスの後縁が生ずべき時点を示す値のうち
   前記一定の時間ラスタより短い時間値により定ま
   る時間だけ、前記第３および第４カウンタの出力
   を遅延させて、それぞれ第１および第２パルス後
   縁指示信号として出力する第４遅延手段と、 前記第３および第４遅延手段から出力される前
   記第１および第２パルス先縁指示信号ならびに前
   記第１および第２パルス後縁指示信号を受けて、
   前記第１および第２パルスを発生する手段と、 を具備するパルス発生装置。