JPS6326925B2 - - Google Patents
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- JPS6326925B2 JPS6326925B2 JP56071515A JP7151581A JPS6326925B2 JP S6326925 B2 JPS6326925 B2 JP S6326925B2 JP 56071515 A JP56071515 A JP 56071515A JP 7151581 A JP7151581 A JP 7151581A JP S6326925 B2 JPS6326925 B2 JP S6326925B2
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- pulse
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/78—Generating a single train of pulses having a predetermined pattern, e.g. a predetermined number
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31917—Stimuli generation or application of test patterns to the device under test [DUT]
- G01R31/31922—Timing generation or clock distribution
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、間断無くパルス列を発生する装置に
関する。
関する。
間断無くパルス列を発生することは、記憶装置
(バツフア付記憶装置)に特に必要とされる。従
来のパルス列発生方法及び装置は、利用し得る回
路技術及び回路の追従速度により制限を受けてい
た。製造された記憶装置が試験されるとき、対応
するパルス・パターンが該記憶装置に印加され
る。このパルス・パターンに対する記憶装置の応
答が記録され、理論的公称値と比較される。この
比較の結果、記憶装置が所望の通り動作するかあ
るいは特定の記憶位置にエラーがあるかを判定す
ることができる。
(バツフア付記憶装置)に特に必要とされる。従
来のパルス列発生方法及び装置は、利用し得る回
路技術及び回路の追従速度により制限を受けてい
た。製造された記憶装置が試験されるとき、対応
するパルス・パターンが該記憶装置に印加され
る。このパルス・パターンに対する記憶装置の応
答が記録され、理論的公称値と比較される。この
比較の結果、記憶装置が所望の通り動作するかあ
るいは特定の記憶位置にエラーがあるかを判定す
ることができる。
発生されるべきパルス列は、記憶装置の仕様に
より予め理論的に決定される。このように決定さ
れた理論値に基いて、パルス列はパルス発生器に
よつて発生される。従来、記憶装置は、この記憶
装置のために特別に設計されたハードウエア試験
装置によつて試験されていた。しかし、このよう
なハードウエア試験装置の欠点は、この試験装置
が特定の記憶装置のみにしか使用できないことで
ある。この試験装置の別の欠点は、コンデンサの
放電又は再充電のような状態変化が生じるいわゆ
る待ち時間があることである。
より予め理論的に決定される。このように決定さ
れた理論値に基いて、パルス列はパルス発生器に
よつて発生される。従来、記憶装置は、この記憶
装置のために特別に設計されたハードウエア試験
装置によつて試験されていた。しかし、このよう
なハードウエア試験装置の欠点は、この試験装置
が特定の記憶装置のみにしか使用できないことで
ある。この試験装置の別の欠点は、コンデンサの
放電又は再充電のような状態変化が生じるいわゆ
る待ち時間があることである。
最適な試験を行うには、記憶装置によつて生じ
る事象に応じて1つのパルス列に続いて別のパル
ス列を発生すべきである。すなわち、かかる事象
が生じた場合には、もとのパルス列を新たなパル
ス列に切換えるべきである。1つのパルス列から
別のパルス列に切換えるには、一般的ハードウエ
ア試験装置の場合、所定時間を必要とする。新し
いパルス列への切換えは過渡現象が終了した後に
のみ行わなくてはならないという技術的理由のた
め、間断無く切換えを行うことは不可能である。
このように待ち時間が生じるため、この時間内に
試験されるべき記憶装置に新たな状態が生じる可
能性がある。
る事象に応じて1つのパルス列に続いて別のパル
ス列を発生すべきである。すなわち、かかる事象
が生じた場合には、もとのパルス列を新たなパル
ス列に切換えるべきである。1つのパルス列から
別のパルス列に切換えるには、一般的ハードウエ
ア試験装置の場合、所定時間を必要とする。新し
いパルス列への切換えは過渡現象が終了した後に
のみ行わなくてはならないという技術的理由のた
め、間断無く切換えを行うことは不可能である。
このように待ち時間が生じるため、この時間内に
試験されるべき記憶装置に新たな状態が生じる可
能性がある。
特願昭54−81578号(特公昭60−42422号公報)
には、間隔を置かずに相互につながつたパルス・
サイクルを発生する方法が提案されている。この
方法は、発振器から発生する10ナノ秒という粗い
時間ラスタを有するパルス列に従つて計数値を変
更するダウン・カウンタが特定の計数値に到達し
たときに発生するパルスを、ナノ秒単位の遅延タ
ツプを有する第1遅延線により予じめ設定された
第1時間だけ遅延させることによりパルス・サイ
クルの開始を示す信号を発生させ、ナノ秒単位の
遅延タツプを有する第2遅延線により予め設定さ
れた第2時間だけ上記パルス・サイクルの開始を
示す信号を遅延させてパルスの先縁を示す信号を
発生させ、また同じくナノ秒単位の遅延タツプを
有する第3遅延線により予め設定された第3時間
だけ上記パルスの先縁を示す信号を遅延させてパ
ルスの後縁を示す信号を発生させ、これら先縁お
よび後縁を示す信号に基いてパルスを発生するも
のである。
には、間隔を置かずに相互につながつたパルス・
サイクルを発生する方法が提案されている。この
方法は、発振器から発生する10ナノ秒という粗い
時間ラスタを有するパルス列に従つて計数値を変
更するダウン・カウンタが特定の計数値に到達し
たときに発生するパルスを、ナノ秒単位の遅延タ
ツプを有する第1遅延線により予じめ設定された
第1時間だけ遅延させることによりパルス・サイ
クルの開始を示す信号を発生させ、ナノ秒単位の
遅延タツプを有する第2遅延線により予め設定さ
れた第2時間だけ上記パルス・サイクルの開始を
示す信号を遅延させてパルスの先縁を示す信号を
発生させ、また同じくナノ秒単位の遅延タツプを
有する第3遅延線により予め設定された第3時間
だけ上記パルスの先縁を示す信号を遅延させてパ
ルスの後縁を示す信号を発生させ、これら先縁お
よび後縁を示す信号に基いてパルスを発生するも
のである。
この方法によれば、ナノ秒単位でパルスの先縁
および後縁を変化させることができるが、あるパ
ルス列から別のパルス列に切換えるには、ナノ秒
時間単位の遅延時間の再設定を必要とするから、
パルスの発生を一時中断する必要がある。また、
この方法は、発振器から発生される10ナノ秒とい
う粗いラスタ時間を基準にパルスを発生してい
る。従つて、あるパルス列の終了から別のパルス
列の発生まで約20ナノ秒の無駄時間が生じてしま
う。
および後縁を変化させることができるが、あるパ
ルス列から別のパルス列に切換えるには、ナノ秒
時間単位の遅延時間の再設定を必要とするから、
パルスの発生を一時中断する必要がある。また、
この方法は、発振器から発生される10ナノ秒とい
う粗いラスタ時間を基準にパルスを発生してい
る。従つて、あるパルス列の終了から別のパルス
列の発生まで約20ナノ秒の無駄時間が生じてしま
う。
本発明の目的は、あるパルス列の発生から別の
パルス列の切換えの際に無駄時間を生じさせない
パルス発生装置を提供することにある。
パルス列の切換えの際に無駄時間を生じさせない
パルス発生装置を提供することにある。
この目的を達成するために、本発明は、一定の
時間ラスタを有するパルス列を発生する発振器
(実施例の水晶発振器1)と、 上記一定の時間ラスタより短い第1可変時間だ
け上記パルス列を遅延させた第1基準パルス列を
発生する第1遅延手段(実施例の遅延回路3、多
重制御回路7およびレジスタ9)と、 上記一定の時間ラスタより短い第2可変時間だ
け上記パルス列を遅延させた第2基準パルス列を
発生する第2遅延手段(実施例の遅延回路4、多
重制御回路8およびレジスタ11)と、 連続した第1および第2時間間隔(実施例の第
1、第2仮想パルス間隔)を示す信号を発生する
時間間隔決定手段(実施例のフリツプフロツプ1
4、線15、ANDゲート20および21ならび
にフリツプフロツプ30および31)と、 上記第1遅延手段および上記時間間隔決定手段
の出力を受けて、上記第1時間間隔の間上記第1
基準パルス列を第1信号路に導出する第1基準パ
ルス分配手段(実施例のANDゲート34)と、 上記第2遅延手段および上記時間間隔決定手段
の出力を受けて、上記第2時間間隔の間前記第2
基準パルス列を第2信号路に導出する第2基準パ
ルス分配分配手段(実施例のANDゲート35)
と、 上記第1時間間隔内において発生すべき第1パ
ルスの先縁が生ずべき時点を示す値(実施例の
TW1)と、前記第2時間間隔内において発生す
べき第2パルスの先縁が生ずべき時点を示す値
(実施例のTW2)とをそれぞれ上記第1および
第2時間間隔に関連づけて、それぞれ上記一定の
時間ラスタの個数と上記一定の時間ラスタより短
い時間値とに分けて記憶する第1記憶手段(実施
例の記憶装置43)と、 上記第1時間間隔内において発生すべき上記第
1パルスの後縁が生ずべき時点を示す値(実施例
のTW1+TI1)と、上記第2時間間隔内にお
いて発生すべき上記第2パルスの後縁が生ずべき
時点を示す値(実施例のTW2+TI2)とをそ
れぞれ上記第1および第2時間間隔に関連づけ
て、それぞれ上記一定の時間ラスタの個数と上記
一定の時間ラスタより短い時間値とに分けて記憶
する第2記憶手段(実施例の記憶装置44)と、 上記第1記憶手段に記憶された上記第1パルス
の先縁が生ずべき時点を示す値のうち上記一定の
時間ラスタの個数がロード可能であり、上記第1
基準パルス分配手段から出力される第1基準パル
ス列を計数値変更パルス列として受けて、所定値
に到達したときに出力を発生する第1カウンタ
(実施例のカウンタ45)と、 上記第1記憶手段に記憶された上記第2パルス
の先縁が生ずべき時点を示す値のうち上記一定の
時間ラスタの個数がロード可能であり、上記第2
基準パルス分配手段から出力される第2基準パル
ス列を計数値変更パルス列として受けて、所定値
に到達したときに出力を発生する第2カウンタ
(実施例のカウンタ46)と、 上記第2記憶手段に記憶された上記第1パルス
の後縁が生ずべき時点を示す値のうち上記一定の
時間ラスタの個数がロード可能であり、上記第1
基準パルス分配手段から出力される第1基準パル
ス列を計数値変更パルス列として受けて、所定値
に到達したときに出力を発生する第3カウンタ
(実施例のカウンタ47)と、 上記第2記憶手段に記憶された上記第2パルス
の後縁が生ずべき時点を示す値のうち上記一定の
時間ラスタの個数がロード可能であり、上記第2
基準パルス分配手段から出力される第2基準パル
ス列を計数値変更パルスとして受けて、所定値に
到達したときに出力を発生する第4カウンタ(実
施例のカウンタ48)と、 上記第1記憶手段に記憶された上記第1および
第2パルスの先縁が生ずべき時点を示す値のうち
上記一定の時間ラスタより短い時間値により定ま
る時間だけ、上記第1および第2カウンタの出力
を遅延させて、それぞれ第1および第2パルス先
縁指示信号として出力する第3遅延手段(実施例
の遅延回路51および多重制御回路53)と、 上記第2記憶手段に記憶された上記第1および
第2パルスの後縁が生ずべき時点を示す値のうち
上記一定の時間ラスタより短い時間値により定ま
る時間だけ、上記第3および第4カウンタの出力
を遅延させて、それぞれ第1および第2パルス後
縁指示信号として出力する第4遅延手段(実施例
の遅延回路52および多重制御回路54)と、 上記第3および第4遅延手段から出力される上
記第1および第2パルス先縁指示信号ならびに上
記第1および第2パルス後縁指示信号を受けて、
上記第1および第2パルスを発生する手段(実施
例のフリツプフロツプ55)と、 を具備するものである。
時間ラスタを有するパルス列を発生する発振器
(実施例の水晶発振器1)と、 上記一定の時間ラスタより短い第1可変時間だ
け上記パルス列を遅延させた第1基準パルス列を
発生する第1遅延手段(実施例の遅延回路3、多
重制御回路7およびレジスタ9)と、 上記一定の時間ラスタより短い第2可変時間だ
け上記パルス列を遅延させた第2基準パルス列を
発生する第2遅延手段(実施例の遅延回路4、多
重制御回路8およびレジスタ11)と、 連続した第1および第2時間間隔(実施例の第
1、第2仮想パルス間隔)を示す信号を発生する
時間間隔決定手段(実施例のフリツプフロツプ1
4、線15、ANDゲート20および21ならび
にフリツプフロツプ30および31)と、 上記第1遅延手段および上記時間間隔決定手段
の出力を受けて、上記第1時間間隔の間上記第1
基準パルス列を第1信号路に導出する第1基準パ
ルス分配手段(実施例のANDゲート34)と、 上記第2遅延手段および上記時間間隔決定手段
の出力を受けて、上記第2時間間隔の間前記第2
基準パルス列を第2信号路に導出する第2基準パ
ルス分配分配手段(実施例のANDゲート35)
と、 上記第1時間間隔内において発生すべき第1パ
ルスの先縁が生ずべき時点を示す値(実施例の
TW1)と、前記第2時間間隔内において発生す
べき第2パルスの先縁が生ずべき時点を示す値
(実施例のTW2)とをそれぞれ上記第1および
第2時間間隔に関連づけて、それぞれ上記一定の
時間ラスタの個数と上記一定の時間ラスタより短
い時間値とに分けて記憶する第1記憶手段(実施
例の記憶装置43)と、 上記第1時間間隔内において発生すべき上記第
1パルスの後縁が生ずべき時点を示す値(実施例
のTW1+TI1)と、上記第2時間間隔内にお
いて発生すべき上記第2パルスの後縁が生ずべき
時点を示す値(実施例のTW2+TI2)とをそ
れぞれ上記第1および第2時間間隔に関連づけ
て、それぞれ上記一定の時間ラスタの個数と上記
一定の時間ラスタより短い時間値とに分けて記憶
する第2記憶手段(実施例の記憶装置44)と、 上記第1記憶手段に記憶された上記第1パルス
の先縁が生ずべき時点を示す値のうち上記一定の
時間ラスタの個数がロード可能であり、上記第1
基準パルス分配手段から出力される第1基準パル
ス列を計数値変更パルス列として受けて、所定値
に到達したときに出力を発生する第1カウンタ
(実施例のカウンタ45)と、 上記第1記憶手段に記憶された上記第2パルス
の先縁が生ずべき時点を示す値のうち上記一定の
時間ラスタの個数がロード可能であり、上記第2
基準パルス分配手段から出力される第2基準パル
ス列を計数値変更パルス列として受けて、所定値
に到達したときに出力を発生する第2カウンタ
(実施例のカウンタ46)と、 上記第2記憶手段に記憶された上記第1パルス
の後縁が生ずべき時点を示す値のうち上記一定の
時間ラスタの個数がロード可能であり、上記第1
基準パルス分配手段から出力される第1基準パル
ス列を計数値変更パルス列として受けて、所定値
に到達したときに出力を発生する第3カウンタ
(実施例のカウンタ47)と、 上記第2記憶手段に記憶された上記第2パルス
の後縁が生ずべき時点を示す値のうち上記一定の
時間ラスタの個数がロード可能であり、上記第2
基準パルス分配手段から出力される第2基準パル
ス列を計数値変更パルスとして受けて、所定値に
到達したときに出力を発生する第4カウンタ(実
施例のカウンタ48)と、 上記第1記憶手段に記憶された上記第1および
第2パルスの先縁が生ずべき時点を示す値のうち
上記一定の時間ラスタより短い時間値により定ま
る時間だけ、上記第1および第2カウンタの出力
を遅延させて、それぞれ第1および第2パルス先
縁指示信号として出力する第3遅延手段(実施例
の遅延回路51および多重制御回路53)と、 上記第2記憶手段に記憶された上記第1および
第2パルスの後縁が生ずべき時点を示す値のうち
上記一定の時間ラスタより短い時間値により定ま
る時間だけ、上記第3および第4カウンタの出力
を遅延させて、それぞれ第1および第2パルス後
縁指示信号として出力する第4遅延手段(実施例
の遅延回路52および多重制御回路54)と、 上記第3および第4遅延手段から出力される上
記第1および第2パルス先縁指示信号ならびに上
記第1および第2パルス後縁指示信号を受けて、
上記第1および第2パルスを発生する手段(実施
例のフリツプフロツプ55)と、 を具備するものである。
要するに、本発明は、発振器から出力されるパ
ルス列を該パルス列の時間ラスタより短い第1お
よび第2可変時間だけそれぞれ遅延させた第1お
よび第2基準パルス列を発生させ、第1パルスの
先縁および後縁を決定するためのカウンタを第1
時間間隔の間第1基準パルス列に従つて動作させ
る一方、第2パルスの先縁および後縁を決定する
ためのカウンタを第2時間間隔の間第2基準パル
ス列に従つて動作させるものであるから、第1パ
ルスを発生させている間に第2パルス発生用の第
2時間の設定およびカウンタの設定を行うことが
できるとともに、第1および第2基準パルス列の
発生時点を発振器のラスタ時間より短い時間単位
で変化させることができるので、第1パルス発生
直後に第2パルスを発生できるから、あるパルス
から別のパルスに切換えるときに無駄時間(中断
時間)が生じることはない。
ルス列を該パルス列の時間ラスタより短い第1お
よび第2可変時間だけそれぞれ遅延させた第1お
よび第2基準パルス列を発生させ、第1パルスの
先縁および後縁を決定するためのカウンタを第1
時間間隔の間第1基準パルス列に従つて動作させ
る一方、第2パルスの先縁および後縁を決定する
ためのカウンタを第2時間間隔の間第2基準パル
ス列に従つて動作させるものであるから、第1パ
ルスを発生させている間に第2パルス発生用の第
2時間の設定およびカウンタの設定を行うことが
できるとともに、第1および第2基準パルス列の
発生時点を発振器のラスタ時間より短い時間単位
で変化させることができるので、第1パルス発生
直後に第2パルスを発生できるから、あるパルス
から別のパルスに切換えるときに無駄時間(中断
時間)が生じることはない。
以下、添付図面を参照して本発明の実施例につ
いて説明する。
いて説明する。
本発明は、所定の仮想パルス間隔の間において
所定のパルスを発生するために使用される。仮想
パルス間隔のタイミングは水晶制御パルス発振器
から導出される。第2A図において、これらのパ
ルスには参照符号IR1,IR2,IR3,IR4,IR
5,IR6等が付されている。ここでは、
100Mcpsの発振器を使用し、パルスが10ナノ秒ラ
スタ内に収まるものとする。このことを第2A図
を参照して説明すると、一連の仮想パルスの間隔
例えばIR1とIR2との間の間隔TRは10ナノ秒と
いうことである。このようなパルス時間ラスタの
例は以下の説明の基礎として使用されるが、別の
時間ラスタを使用できるのはもちろんである。第
2A図に示されたパルスと時間の比をより理解す
るために、第2B図を参照されたい。個々のパル
スはそれぞれ参照符号T1,T2,T3,T4,
T5及びT6が付された単純な線によつて示され
ている。時間ラスタは黒く塗りつぶされた丸で示
されている。時間ラスタに関するこのような表示
は別の図でも使用する。
所定のパルスを発生するために使用される。仮想
パルス間隔のタイミングは水晶制御パルス発振器
から導出される。第2A図において、これらのパ
ルスには参照符号IR1,IR2,IR3,IR4,IR
5,IR6等が付されている。ここでは、
100Mcpsの発振器を使用し、パルスが10ナノ秒ラ
スタ内に収まるものとする。このことを第2A図
を参照して説明すると、一連の仮想パルスの間隔
例えばIR1とIR2との間の間隔TRは10ナノ秒と
いうことである。このようなパルス時間ラスタの
例は以下の説明の基礎として使用されるが、別の
時間ラスタを使用できるのはもちろんである。第
2A図に示されたパルスと時間の比をより理解す
るために、第2B図を参照されたい。個々のパル
スはそれぞれ参照符号T1,T2,T3,T4,
T5及びT6が付された単純な線によつて示され
ている。時間ラスタは黒く塗りつぶされた丸で示
されている。時間ラスタに関するこのような表示
は別の図でも使用する。
第2C図は始点及び終点が仮想パルスIIN1A
およびIIN1Eによつて示される仮想パルス間隔
IN1を示す。仮想パルスIIN1Aは第2A図及び
第2B図に示された時点T1によつて決定される
時点t1に生じる。仮想パルスIIN1Eは時点t
2において生じる。
およびIIN1Eによつて示される仮想パルス間隔
IN1を示す。仮想パルスIIN1Aは第2A図及び
第2B図に示された時点T1によつて決定される
時点t1に生じる。仮想パルスIIN1Eは時点t
2において生じる。
仮想パルス間隔IN1の全体時間は、水晶発振
器の長い時間ラスタ(粗いラスター例えば10ナノ
秒)を整数倍した時間N・TRと遅延線の短い時
間ラスタ(例えば1+1秒)を整数倍した時間
m・TR/10とを加算した時間である。したがつて、 仮想パルス間隔IN1の時間幅は33ナノ秒であり、
水晶発振器の長い時間ラスタに関する(3×10)
ナノ秒と遅延線の短い時間ラスタ(3×10/10)
ナノ秒=3ナノ秒に分割される。第2D図は時点
t1とt2の間の時間間隔に、時点t1Aで始ま
りt1Eで終るパルスI1が生じることを示す。
これらのパラメータすなわちパルス発生開始時点
t1A、及びパルス持続時間TI1は、仮想パル
ス間隔持続時間IN1と同様に記憶装置中のプロ
グラム制御の下で時間値TW1及びTI1として
得ることができる。
器の長い時間ラスタ(粗いラスター例えば10ナノ
秒)を整数倍した時間N・TRと遅延線の短い時
間ラスタ(例えば1+1秒)を整数倍した時間
m・TR/10とを加算した時間である。したがつて、 仮想パルス間隔IN1の時間幅は33ナノ秒であり、
水晶発振器の長い時間ラスタに関する(3×10)
ナノ秒と遅延線の短い時間ラスタ(3×10/10)
ナノ秒=3ナノ秒に分割される。第2D図は時点
t1とt2の間の時間間隔に、時点t1Aで始ま
りt1Eで終るパルスI1が生じることを示す。
これらのパラメータすなわちパルス発生開始時点
t1A、及びパルス持続時間TI1は、仮想パル
ス間隔持続時間IN1と同様に記憶装置中のプロ
グラム制御の下で時間値TW1及びTI1として
得ることができる。
第3A図は2つの連続した仮想パルス間隔IN
1及びIN2を示す。パルス間隔IN1は時点t1
から始まり、時点t2で終了する。次に続くパル
ス間隔IN2は時点t2から始まり、時点t3で
終わる。時点t1,t2及びt3は仮想パルス
IIN1A,IIN1E=IIN2A及びIIN2Eによつ
て決定される。仮想パルス間隔IN1は時点t1
Aで始まり時点t1Eで終るパルスI1を含む。
仮想パルス間隔IN2中のパルスI2は時点t2
Aで始まりt2Eで終わる。後述のように時点t
2及びt3は水晶発振器の時間ラスタによつて一
義的に定まるものではない。第1の仮想パルス間
隔の終了点t2とその直前の水晶発振器の時間ラ
スタとの間の時間差は参照番号TD1によつて示
されている。第1の仮想パルス間隔IN1内にお
けるパルスI1の発生と第2の仮想パルス間隔
IN2内におけるパルスI2の発生は2つの異な
つた信号路において別個に行われる。第3B図に
おいて、パルスI1は第1信号路において仮想パ
ルス間隔IN1の間に発生する。間隔IN1の発生
が開始される前に、このパルスを特徴付ける値す
なわちパルス発生開始時点TW1及びパルス持続
時間TI1がプログラム制御の下で記憶装置中で
アクセス可能となるので、このパルスはこの時間
間隔内のどの時点においても発生させることがで
きる。極端な状態においては、パルス発生開始点
を時点t1における仮想パルス間隔発生開始時点
に一致させることができ、パルス終了時点を仮想
パルス間隔終了点t2の後にすることもできる。
次に続くパルス時間間隔におけるパルス発生を制
御するカウンタのロードのための時間を得るため
には、パルスは既に発生した仮想パルス間隔の終
了点の前にすなわち時点t2の前に終了する必要
はない。何故なら、次に続く仮想パルス間隔IN
2の間にパルスを発生するために第2信号路が使
用されるからである。
1及びIN2を示す。パルス間隔IN1は時点t1
から始まり、時点t2で終了する。次に続くパル
ス間隔IN2は時点t2から始まり、時点t3で
終わる。時点t1,t2及びt3は仮想パルス
IIN1A,IIN1E=IIN2A及びIIN2Eによつ
て決定される。仮想パルス間隔IN1は時点t1
Aで始まり時点t1Eで終るパルスI1を含む。
仮想パルス間隔IN2中のパルスI2は時点t2
Aで始まりt2Eで終わる。後述のように時点t
2及びt3は水晶発振器の時間ラスタによつて一
義的に定まるものではない。第1の仮想パルス間
隔の終了点t2とその直前の水晶発振器の時間ラ
スタとの間の時間差は参照番号TD1によつて示
されている。第1の仮想パルス間隔IN1内にお
けるパルスI1の発生と第2の仮想パルス間隔
IN2内におけるパルスI2の発生は2つの異な
つた信号路において別個に行われる。第3B図に
おいて、パルスI1は第1信号路において仮想パ
ルス間隔IN1の間に発生する。間隔IN1の発生
が開始される前に、このパルスを特徴付ける値す
なわちパルス発生開始時点TW1及びパルス持続
時間TI1がプログラム制御の下で記憶装置中で
アクセス可能となるので、このパルスはこの時間
間隔内のどの時点においても発生させることがで
きる。極端な状態においては、パルス発生開始点
を時点t1における仮想パルス間隔発生開始時点
に一致させることができ、パルス終了時点を仮想
パルス間隔終了点t2の後にすることもできる。
次に続くパルス時間間隔におけるパルス発生を制
御するカウンタのロードのための時間を得るため
には、パルスは既に発生した仮想パルス間隔の終
了点の前にすなわち時点t2の前に終了する必要
はない。何故なら、次に続く仮想パルス間隔IN
2の間にパルスを発生するために第2信号路が使
用されるからである。
本発明は、パルスI2の発生のタイミングの基
礎を水晶発振器の時間ラスタにおけるようにする
ために、仮想パルス間隔IN2の開始点前に水晶
発振器の時間ラスタが信号路のために時間TD
1だけ遅延させられる。このような遅延は所要の
時間分解能に対応したタツプを有する遅延線によ
つて与えられる。この遅延線は水晶発振器の長い
(粗い)時間ラスタよりも短い最大遅延値を与え
ることができればよい。例えば水晶発振器の時間
ラスタが10ナノ秒のときには、この遅延線は1ナ
ノ秒間隔の9個のタツプを必要とするだけであ
る。水晶発振器のパルス・ラスタを別の遅延線タ
ツプのラスタに切換えることは、仮想パルス間隔
IN2の開始点t2において終了する一時的な切
換処理によつて行われる。信号路におけるこの
ような切換処理は信号路において水晶発振器の
パルスの時間ラスタに基いてパルスI1がぞ発生
する間に行われる。したがつて、これら2つの処
理は相互に悪影響を与えることはない。
礎を水晶発振器の時間ラスタにおけるようにする
ために、仮想パルス間隔IN2の開始点前に水晶
発振器の時間ラスタが信号路のために時間TD
1だけ遅延させられる。このような遅延は所要の
時間分解能に対応したタツプを有する遅延線によ
つて与えられる。この遅延線は水晶発振器の長い
(粗い)時間ラスタよりも短い最大遅延値を与え
ることができればよい。例えば水晶発振器の時間
ラスタが10ナノ秒のときには、この遅延線は1ナ
ノ秒間隔の9個のタツプを必要とするだけであ
る。水晶発振器のパルス・ラスタを別の遅延線タ
ツプのラスタに切換えることは、仮想パルス間隔
IN2の開始点t2において終了する一時的な切
換処理によつて行われる。信号路におけるこの
ような切換処理は信号路において水晶発振器の
パルスの時間ラスタに基いてパルスI1がぞ発生
する間に行われる。したがつて、これら2つの処
理は相互に悪影響を与えることはない。
このようにして、連続した仮想パルス間隔にお
いてパルスは信号路及びに交互に発生する。
信号路にパルスI1が発生し、次に信号路に
パルスI2が発生し、次に信号路にパルスI3
が発生し、次に信号路にパルスI4が発生する
等である。別個の信号路及びに発生したパル
スは組み合わされ、第3A図に示されたパルス列
が得られる。
いてパルスは信号路及びに交互に発生する。
信号路にパルスI1が発生し、次に信号路に
パルスI2が発生し、次に信号路にパルスI3
が発生し、次に信号路にパルスI4が発生する
等である。別個の信号路及びに発生したパル
スは組み合わされ、第3A図に示されたパルス列
が得られる。
第1図は高い時間精度で生じる時間間隔内にお
いて高い時間精度で所定の時間関係のパルスを発
生する構成を示す。この構成により、無駄時間
(dead time)無くパルスを発生することができ
る。
いて高い時間精度で所定の時間関係のパルスを発
生する構成を示す。この構成により、無駄時間
(dead time)無くパルスを発生することができ
る。
第4A図に基本的に示されているように、各仮
想パルス間隔は仮想パルス間隔開始点及び仮想パ
ルス間隔終了点によつて特定される。前の仮想パ
ルス間隔の終了点が次に続く仮想パルス間隔の開
始点に一致するように仮想パルス間隔が連続的に
発生される。第1のパルス間隔の開始点は参照符
号IIN1Aによつて示されている。第1仮想パル
ス間隔の終了点は参照符号IIN1Eによつて示さ
れている。第1仮想パルス間隔に続く第2仮想パ
ルス間隔の開始点は参照符号IIN2Aによつて示
され、第2仮想パルス間隔の終了点は参照符号
IIN2Eによつて示されている(第2仮想パルス
間隔の開始点IIN2Aは第1仮想パルス間隔の終
了点IIN1Eに一致する。)第3、第4、第5仮
想パルス間隔等も同様に示されている。第1図の
回路の左部分は個々のパルス間隔すなわちIIN1
A,IIN2A=IIN1E、等を特徴づけるパラメ
ータを2つの信号路に分割する機能を有する。
想パルス間隔は仮想パルス間隔開始点及び仮想パ
ルス間隔終了点によつて特定される。前の仮想パ
ルス間隔の終了点が次に続く仮想パルス間隔の開
始点に一致するように仮想パルス間隔が連続的に
発生される。第1のパルス間隔の開始点は参照符
号IIN1Aによつて示されている。第1仮想パル
ス間隔の終了点は参照符号IIN1Eによつて示さ
れている。第1仮想パルス間隔に続く第2仮想パ
ルス間隔の開始点は参照符号IIN2Aによつて示
され、第2仮想パルス間隔の終了点は参照符号
IIN2Eによつて示されている(第2仮想パルス
間隔の開始点IIN2Aは第1仮想パルス間隔の終
了点IIN1Eに一致する。)第3、第4、第5仮
想パルス間隔等も同様に示されている。第1図の
回路の左部分は個々のパルス間隔すなわちIIN1
A,IIN2A=IIN1E、等を特徴づけるパラメ
ータを2つの信号路に分割する機能を有する。
第4B図は、奇数番目の仮想パルス間隔の開始
点IIN1A,IIN3A、及びIIN5Aが信号路に
関連し、偶数番目の仮想パルス間隔の開始点IIN
2A,IIN4A及びIIN6Aが信号路に関連す
ることを示す。
点IIN1A,IIN3A、及びIIN5Aが信号路に
関連し、偶数番目の仮想パルス間隔の開始点IIN
2A,IIN4A及びIIN6Aが信号路に関連す
ることを示す。
第1図の左部分の回路の動作を説明するため
に、第3A図、第3B図及び第3C図を参照す
る。IIN1AとIIN1Eの間の第1仮想パルス間
隔の間、100Mcps発振器の10ナノ秒時間ラスタは
変更されずそのまま維持される(信号路)。
IIN2AとIIN2Eの第2の仮想パルス間隔の間、
100Mcps発振器の10ナノ秒時間ラスタを時間TD
1(例えば3ナノ秒)だけシフトされていること
が必要である(信号路)。第2仮想パルス間隔
に続いて、第3仮想パルス間隔についての処理が
信号路において再び行われ、第4仮想パルス間
隔についての処理が信号路において行われる。
時間シフト値TDは、信号路及びにおいて対
応する10ナノ秒時間ラスタをシフトさせるのに使
用される。100Mcpsの水晶発振器1によつて発生
される10ナノ秒時間ラスタは線2を介して遅延回
路3及び4に印加される。各遅延回路には1ナノ
秒刻みの一連のタツプが具備されている。遅延回
路3の出力線には参照番号5が付されており、遅
延回路4の出力線には参照番号6が付されてい
る。制御される値に応じて、これら遅延回路タツ
プが選択的に付勢される。遅延回路3の遅延タツ
プの選択は多重制御回路7を介して行われる。遅
延回路4の遅延タツプの選択は多重制御回路8を
介して選択される。第3B図及び第3C図の場合
には、信号路において第1パルス間隔に対して
10ナノ秒時間ラスタのシフトは行われないものと
仮定されている。したがつて、この場合、シフト
制御値は0であり、水晶発振器1の10ナノ秒時間
ラスタのパルス列は線2、遅延回路3及び線群5
の最上の線を介して遅延を与えることなく線42
(信号路)に送られる。
に、第3A図、第3B図及び第3C図を参照す
る。IIN1AとIIN1Eの間の第1仮想パルス間
隔の間、100Mcps発振器の10ナノ秒時間ラスタは
変更されずそのまま維持される(信号路)。
IIN2AとIIN2Eの第2の仮想パルス間隔の間、
100Mcps発振器の10ナノ秒時間ラスタを時間TD
1(例えば3ナノ秒)だけシフトされていること
が必要である(信号路)。第2仮想パルス間隔
に続いて、第3仮想パルス間隔についての処理が
信号路において再び行われ、第4仮想パルス間
隔についての処理が信号路において行われる。
時間シフト値TDは、信号路及びにおいて対
応する10ナノ秒時間ラスタをシフトさせるのに使
用される。100Mcpsの水晶発振器1によつて発生
される10ナノ秒時間ラスタは線2を介して遅延回
路3及び4に印加される。各遅延回路には1ナノ
秒刻みの一連のタツプが具備されている。遅延回
路3の出力線には参照番号5が付されており、遅
延回路4の出力線には参照番号6が付されてい
る。制御される値に応じて、これら遅延回路タツ
プが選択的に付勢される。遅延回路3の遅延タツ
プの選択は多重制御回路7を介して行われる。遅
延回路4の遅延タツプの選択は多重制御回路8を
介して選択される。第3B図及び第3C図の場合
には、信号路において第1パルス間隔に対して
10ナノ秒時間ラスタのシフトは行われないものと
仮定されている。したがつて、この場合、シフト
制御値は0であり、水晶発振器1の10ナノ秒時間
ラスタのパルス列は線2、遅延回路3及び線群5
の最上の線を介して遅延を与えることなく線42
(信号路)に送られる。
第3C図の場合には、信号路において10ナノ
秒時間ラスタ列は時間TD1例えば3ナノ秒シフ
トされなければならない。このため、多重制御回
路8は線13を介してこの値3を受けて線群6の
第4の線を選択する。この第4の線は100Mcpsの
水晶発振器1の10ナノ秒時間ラスタ列に3ナノ秒
という時間遅延を与える遅延回路タツプに接続さ
れている。上述のように、遅延回路は1ナノ秒刻
みの遅延タツプを有する。最上の線が全く遅延を
与えないとすると、次の第2の線は1ナノ秒の遅
延を与え、第3の線は2ナノ秒の遅延を与え、第
4の線は3ナノ秒の遅延を与える。
秒時間ラスタ列は時間TD1例えば3ナノ秒シフ
トされなければならない。このため、多重制御回
路8は線13を介してこの値3を受けて線群6の
第4の線を選択する。この第4の線は100Mcpsの
水晶発振器1の10ナノ秒時間ラスタ列に3ナノ秒
という時間遅延を与える遅延回路タツプに接続さ
れている。上述のように、遅延回路は1ナノ秒刻
みの遅延タツプを有する。最上の線が全く遅延を
与えないとすると、次の第2の線は1ナノ秒の遅
延を与え、第3の線は2ナノ秒の遅延を与え、第
4の線は3ナノ秒の遅延を与える。
対応する遅延線を選択することによつて、線2
を介して遅延回路4に印加された水晶発振器から
の10ナノ秒ラスタ列に3ナノ秒の時間遅延を与え
ることができる。この遅延された10ナノ秒時間ラ
スタ列は線41(信号路)に得られる。個々の
仮想パルス間隔の10ナノ秒時間ラスタに対するシ
フト値は既にわかつていることを想起されたい。
これらの値は第1図において参照符号TDが付さ
れている。シフト値は線10並びにレジスタ9及
びレジスタ11を介して得られる。レジスタ9へ
のシフト値(遅延時間)の供給は、第1図の回路
の動作前または第2、第4仮想パルス間隔といつ
た偶数番目の仮想パルス間隔の間に行われ、レジ
スタ11へのシフト値(遅延時間)の供給は、第
1図の回路の動作前または第1、第3仮想パルス
間隔といつた奇数番目の仮想パルス間隔の間に行
われる。レジスタ9及び11にクロツク制御する
ことにより、これらの値は多重制御回路7及び8
を制御する時間に得ることができる。レジスタ9
から出力されるシフト値は線12を介して多重制
御回路7に与えられる。レジスタ11から出力さ
れるシフト値は線13を介して多重制御回路8に
与えられる。レジスタ9のクロツク制御は後述の
ようにJKフリツプフロツプ14のQ出力に接続
された線39を介して行われ、レジスタ11のク
ロツク制御は後述のようにJKフリツプフロツプ
14の出力に接続された線38を介して行われ
る。クロツク制御を行うことによつて、1度にレ
ジスタから1つのシフト値のみが関連した多重制
御回路に与えられる。すなわち、レジスタ9に記
憶されているシフト値(遅延時間)は、第1、第
3仮想パルス間隔といつた奇数番目の仮想パルス
間隔の開始時に多重制御回路7に供給され、レジ
スタ11に記憶されているシフト値(遅延時間)
は、第2、第4仮想パルス間隔といつた偶数番目
の仮想パルス間隔の開始時に多重制御回路8に供
給される。第3B図に示された第1の仮想パルス
間隔の場合、この仮想パルス間隔に対応したシフ
ト値0が線12を介して多重制御回路7に印加さ
れ(信号路)、第2仮想パルス間隔のためのシ
フト値3がレジスタ11から線13を介して多重
制御回路8に印加される。
を介して遅延回路4に印加された水晶発振器から
の10ナノ秒ラスタ列に3ナノ秒の時間遅延を与え
ることができる。この遅延された10ナノ秒時間ラ
スタ列は線41(信号路)に得られる。個々の
仮想パルス間隔の10ナノ秒時間ラスタに対するシ
フト値は既にわかつていることを想起されたい。
これらの値は第1図において参照符号TDが付さ
れている。シフト値は線10並びにレジスタ9及
びレジスタ11を介して得られる。レジスタ9へ
のシフト値(遅延時間)の供給は、第1図の回路
の動作前または第2、第4仮想パルス間隔といつ
た偶数番目の仮想パルス間隔の間に行われ、レジ
スタ11へのシフト値(遅延時間)の供給は、第
1図の回路の動作前または第1、第3仮想パルス
間隔といつた奇数番目の仮想パルス間隔の間に行
われる。レジスタ9及び11にクロツク制御する
ことにより、これらの値は多重制御回路7及び8
を制御する時間に得ることができる。レジスタ9
から出力されるシフト値は線12を介して多重制
御回路7に与えられる。レジスタ11から出力さ
れるシフト値は線13を介して多重制御回路8に
与えられる。レジスタ9のクロツク制御は後述の
ようにJKフリツプフロツプ14のQ出力に接続
された線39を介して行われ、レジスタ11のク
ロツク制御は後述のようにJKフリツプフロツプ
14の出力に接続された線38を介して行われ
る。クロツク制御を行うことによつて、1度にレ
ジスタから1つのシフト値のみが関連した多重制
御回路に与えられる。すなわち、レジスタ9に記
憶されているシフト値(遅延時間)は、第1、第
3仮想パルス間隔といつた奇数番目の仮想パルス
間隔の開始時に多重制御回路7に供給され、レジ
スタ11に記憶されているシフト値(遅延時間)
は、第2、第4仮想パルス間隔といつた偶数番目
の仮想パルス間隔の開始時に多重制御回路8に供
給される。第3B図に示された第1の仮想パルス
間隔の場合、この仮想パルス間隔に対応したシフ
ト値0が線12を介して多重制御回路7に印加さ
れ(信号路)、第2仮想パルス間隔のためのシ
フト値3がレジスタ11から線13を介して多重
制御回路8に印加される。
次に、第1図の回路の左下部の動作について説
明する。この部分は、遅延回路3および4によつ
て遅延され且つそれぞれ多重制御回路7および8
から出力される水晶発振器1の10ナノ秒時間ラス
タのパルス列をそれぞれ信号路及びに分配す
るよう作用する。この回路の動作をより良く理解
するために、再び第4A図、第4B図及び第4C
図を参照されたい。パルス開始点及びパルス終了
点を特定する種々のパラメータが線15(第1
図)において得られるものと仮定する。換言すれ
ば、第4A図に示された情報が線15において得
られる。
明する。この部分は、遅延回路3および4によつ
て遅延され且つそれぞれ多重制御回路7および8
から出力される水晶発振器1の10ナノ秒時間ラス
タのパルス列をそれぞれ信号路及びに分配す
るよう作用する。この回路の動作をより良く理解
するために、再び第4A図、第4B図及び第4C
図を参照されたい。パルス開始点及びパルス終了
点を特定する種々のパラメータが線15(第1
図)において得られるものと仮定する。換言すれ
ば、第4A図に示された情報が線15において得
られる。
第1図の回路の左下部の目的は、信号路につ
いては第4B図において信号路については第4
C図において示された態様で上記個々の値を信号
路及びに分配することにある。この目的は、
いわゆるJKフリツプフロツプ14を用いて達成
される。このフリツプフロツプは1つの入力15
と、2つの出力すなわちQ出力(線18)及び
出力(線19)を有する。フリツプフロツプは
IINパルスの正縁部に応働する。線15に第1の
IINパルスが生じると、フリツプフロツプ14の
Q出力は正の値を発生する。線18はANDゲー
ト20に接続され、ANDゲート20の第2入力
16はフリツプフロツプ14の入力15に接続さ
れている。フリツプフロツプ14の入力15だけ
でなく線18の正の値が生じると(この場合、時
間シフトは無視する)、ANDゲート20は線22
(信号路)に第4B図においてIIN1Aに相当
する出力パルスを供給する。第2のIINパルス
(第4A図においてIIN1E=IIN2Aに相当す
る)が生じた後、フリツプフロツプ14は出力
(線19)に正のパルスを発生し、このパルスは
ANDゲート21を介して線23(信号路)に
IIN2Aパルス(第4C図)として与えられる。
なお、ANDゲート21の第2の入力17はフリ
ツプフロツプ14の入力15に接続されている。
各正の入力パルス縁部により、JKフリツプフロ
ツプ14はその出力Q及びを交互に正の出力値
に切換える。
いては第4B図において信号路については第4
C図において示された態様で上記個々の値を信号
路及びに分配することにある。この目的は、
いわゆるJKフリツプフロツプ14を用いて達成
される。このフリツプフロツプは1つの入力15
と、2つの出力すなわちQ出力(線18)及び
出力(線19)を有する。フリツプフロツプは
IINパルスの正縁部に応働する。線15に第1の
IINパルスが生じると、フリツプフロツプ14の
Q出力は正の値を発生する。線18はANDゲー
ト20に接続され、ANDゲート20の第2入力
16はフリツプフロツプ14の入力15に接続さ
れている。フリツプフロツプ14の入力15だけ
でなく線18の正の値が生じると(この場合、時
間シフトは無視する)、ANDゲート20は線22
(信号路)に第4B図においてIIN1Aに相当
する出力パルスを供給する。第2のIINパルス
(第4A図においてIIN1E=IIN2Aに相当す
る)が生じた後、フリツプフロツプ14は出力
(線19)に正のパルスを発生し、このパルスは
ANDゲート21を介して線23(信号路)に
IIN2Aパルス(第4C図)として与えられる。
なお、ANDゲート21の第2の入力17はフリ
ツプフロツプ14の入力15に接続されている。
各正の入力パルス縁部により、JKフリツプフロ
ツプ14はその出力Q及びを交互に正の出力値
に切換える。
したがつて、線22及び23(信号路及び
)には第4B図及び第4C図に示された状態の
仮想パルス間隔が生じる。このように、第4A図
に示された個々の仮想パルス間隔を特定する開始
及び終了パルスの列を信号路のためのパルス列
(第4B図)と、信号路のためのパルス列(第
4C図)に分割できる。レジスタ9及び11はフ
リツプフロツプ14のQ及び出力の出力信号に
よつてクロツク制御される。レジスタ9及び11
の入力に第1仮想パルス間隔のためのシフト値
TD=0が発生したものとする。線18に生じた
パルスIIN1Aは線39を介してレジスタ9をク
ロツク制御する。値TD=0は線12を介して多
重制御回路7を制御する。次に、線19にパルス
IIN2Aが生じている間レジスタ11が線38を
介してこのパルスによつてクロツク制御され、こ
の結果、ロードされていたシフト値が線13を介
して多重制御回路8に印加される。
)には第4B図及び第4C図に示された状態の
仮想パルス間隔が生じる。このように、第4A図
に示された個々の仮想パルス間隔を特定する開始
及び終了パルスの列を信号路のためのパルス列
(第4B図)と、信号路のためのパルス列(第
4C図)に分割できる。レジスタ9及び11はフ
リツプフロツプ14のQ及び出力の出力信号に
よつてクロツク制御される。レジスタ9及び11
の入力に第1仮想パルス間隔のためのシフト値
TD=0が発生したものとする。線18に生じた
パルスIIN1Aは線39を介してレジスタ9をク
ロツク制御する。値TD=0は線12を介して多
重制御回路7を制御する。次に、線19にパルス
IIN2Aが生じている間レジスタ11が線38を
介してこのパルスによつてクロツク制御され、こ
の結果、ロードされていたシフト値が線13を介
して多重制御回路8に印加される。
線22の情報は遅延回路24及び線26を介し
てフリツプフロツプ30に印加される。フリツプ
フロツプ30の出力線32はANDゲート34の
第1入力に接続されている。ANDゲート34の
第2の入力は線42(信号路)に接続されてい
る。ANDゲート34は線42の10ナノ秒時間ラ
スタのパルス列を第1仮想パルス間隔の間に通過
させて線36(信号路)に供給するよう作用す
る。これは具体的には次のように行われる。線2
2のパルスIIN1Aがフリツプフロツプ30に印
加されると、フリツプフロツプ30のQ出力から
線32を介してANDゲート34に出力信号が印
加される。この出力信号はフリツプフロツプ30
が線27を介してリセツトされるまで維持され
る。換言すれば、線32に信号が存在すれば、線
42の10ナノ秒時間ラスタのパルス列がANDゲ
ート34を通つて線36に出力される。10ナノ秒
時間ラスタのパルス列の遅延時間を変更するため
に遅延線3又は4のタツプを切換えると一時的な
切換処理が行われ、10+1秒時間ラスタのパルス
列はこの一時的切換処理が終了した後にのみ
ANDゲート34を通過する。このため、ANDゲ
ート34はフリツプフロツプ30によつて発生さ
れる対応する遅延時間の後においてのみ導通す
る。フリツプフロツプ30の遅延時間が短かすぎ
る場合には、別の遅延回路24が使用される。
てフリツプフロツプ30に印加される。フリツプ
フロツプ30の出力線32はANDゲート34の
第1入力に接続されている。ANDゲート34の
第2の入力は線42(信号路)に接続されてい
る。ANDゲート34は線42の10ナノ秒時間ラ
スタのパルス列を第1仮想パルス間隔の間に通過
させて線36(信号路)に供給するよう作用す
る。これは具体的には次のように行われる。線2
2のパルスIIN1Aがフリツプフロツプ30に印
加されると、フリツプフロツプ30のQ出力から
線32を介してANDゲート34に出力信号が印
加される。この出力信号はフリツプフロツプ30
が線27を介してリセツトされるまで維持され
る。換言すれば、線32に信号が存在すれば、線
42の10ナノ秒時間ラスタのパルス列がANDゲ
ート34を通つて線36に出力される。10ナノ秒
時間ラスタのパルス列の遅延時間を変更するため
に遅延線3又は4のタツプを切換えると一時的な
切換処理が行われ、10+1秒時間ラスタのパルス
列はこの一時的切換処理が終了した後にのみ
ANDゲート34を通過する。このため、ANDゲ
ート34はフリツプフロツプ30によつて発生さ
れる対応する遅延時間の後においてのみ導通す
る。フリツプフロツプ30の遅延時間が短かすぎ
る場合には、別の遅延回路24が使用される。
第41に生じる第2仮想パルス間隔内において
3ナノ秒シフトされる10ナノ秒時間ラスタのパル
ス列をANDゲート35を介して線37(信号路
)に供給することは、処理が行われる仮想パル
ス間隔が異なるだけで信号路と同様に行われ
る。すなわちANDゲート35の前段には遅延回
路25とフリツプフロツプ31が設けられてい
る。遅延回路25とフリツプフロツプ31とは線
28によつて接続されており、フリツプフロツプ
31とANDゲート35とは線33によつて接続
されている。遅延回路25はANDゲート21の
出力線23に接続されている。信号路における
各構成要素の作用は信号路のそれと同様であ
る。フリツプフロツプ31はまずパルスIIN2A
によつて制御され、線29を介してリセツトされ
る。この制御の後、フリツプフロツプ31の出力
33に信号が生じ、第2仮想パルス間隔のための
ANDゲート35はこの信号によつて線41に10
ナノ秒時間ラスタのパルス列が生じている間出力
を発する。フリツプフロツプ31は第2パルス間
隔の終了点において線29を介してリセツトされ
る。
3ナノ秒シフトされる10ナノ秒時間ラスタのパル
ス列をANDゲート35を介して線37(信号路
)に供給することは、処理が行われる仮想パル
ス間隔が異なるだけで信号路と同様に行われ
る。すなわちANDゲート35の前段には遅延回
路25とフリツプフロツプ31が設けられてい
る。遅延回路25とフリツプフロツプ31とは線
28によつて接続されており、フリツプフロツプ
31とANDゲート35とは線33によつて接続
されている。遅延回路25はANDゲート21の
出力線23に接続されている。信号路における
各構成要素の作用は信号路のそれと同様であ
る。フリツプフロツプ31はまずパルスIIN2A
によつて制御され、線29を介してリセツトされ
る。この制御の後、フリツプフロツプ31の出力
33に信号が生じ、第2仮想パルス間隔のための
ANDゲート35はこの信号によつて線41に10
ナノ秒時間ラスタのパルス列が生じている間出力
を発する。フリツプフロツプ31は第2パルス間
隔の終了点において線29を介してリセツトされ
る。
したがつて、シフトされた10ナノ秒時間ラスタ
は個々の仮想パルス間隔の間各仮想パルス間隔の
開始点が10ナノ秒時間ラスタのパルスに一致する
ように線36及び37に生じる。10ナノ秒時間ラ
スタのパルス列は奇数番目の仮想パルス間隔の間
線36に生じ、偶数番目の仮想パルス間隔の間線
37に生じる。
は個々の仮想パルス間隔の間各仮想パルス間隔の
開始点が10ナノ秒時間ラスタのパルスに一致する
ように線36及び37に生じる。10ナノ秒時間ラ
スタのパルス列は奇数番目の仮想パルス間隔の間
線36に生じ、偶数番目の仮想パルス間隔の間線
37に生じる。
次に、第1サイクルにおいてパルスを発生する
ことについて述べる。信号路についてみると、
線36において第1仮想パルス間隔の間に10ナノ
秒時間ラスタのパルス列が得られる。この10ナノ
秒時間ラスタは線36を介してダウン・カウンタ
45及びダウン・カウンタ47に計数値変更パル
スとして印加される。カウンタ45は第1サイク
ル中に発生されるべきパルスの先縁を発生するた
めに設けられている。カウンタ47はその後縁を
発生するのに使用される。記憶装置43は、第3
A図、第3B図および第3C図の例についていえ
ば、第1パルスI1の先縁が生ずべき時点を示す
値すなわち第1仮想パルス間隔IN1の開始点か
ら第1パルスI1の先縁までの時間TW1と、第
2パルスI2の先縁が生ずべき時点を示す値すな
わち第2仮想パルス間隔IN2の開始点から第2
パルスI2の先縁までの時間TW2とを、水晶発
振器1から出力されるパルス列の時間ラスタの個
数と該時間ラスタより短い時間値に分けて記憶し
ている。第1サイクルが開始される前に、記憶装
置43は、第1仮想パルス間隔IN1の開始点か
らパルス先縁までの時間TW1のうち発振器1の
時間ラスタ個数の部分を線56を介してカウンタ
45にロードする。記憶装置44は、第3A図、
第3B図および第3C図の例についていえば、第
1パルスI1の後縁が生ずべき時点を示す値すな
わち第1仮想パルス間隔IN1の開始点から第1
パルスI1の後縁までの時間(TW1+TI1)
と、第2パルスI2の後縁が生ずべき時点を示す
値すなわち第2仮想パルス間隔IN2の開始点か
ら第2パルスI2の後縁までの時間(TW2+
TI2)とを、水晶発振器1から出力されるパル
ス列の時間ラスタの個数と該時間ラスタより短い
時間値とに分けて記憶している。第1サイクルが
開始される前に、記憶装置44は、第1仮想パル
ス間隔IN1の開始点から第1パルスI1の後縁
までの時間(TW1+TI1)のうち発振器1か
ら出力されるパルス列の時間ラスタの個数の部分
をカウンタ47にロードする。第1仮想パルス間
隔内に線36に10ナノ秒時間ラスタのパルス列が
生じると、カウンタ45及び47がダウン計数を
開始する。計数値が0に達すると、カウンタ45
は出力線76に信号を出力し、この信号はORゲ
ート49の第1入力に印加される。さらに、この
信号は線58及び59を介してカウンタ45をリ
セツトするのに使用され、また第3の仮想パルス
間隔のための記憶装置43から新しいローデイン
グ処理に使用される(このローデイングは第2の
仮想パルス間隔において行われる)。カウンタの
出力信号はORゲート49及び線61を介して遅
延回路51に印加される。この遅延回路は個々の
遅延値に対応した複数の遅延線タツプを有する。
この例においては、この遅延線タツプは1ナノ秒
ごとに設けられている。すなわち、この遅延線タ
ツプの時間分解能は100Mcps水晶発振器の10ナノ
秒ラスタよりも大きい。遅延線タツプは多重制御
回路53を介して選択される。カウンタ45によ
つて発生される先縁信号の微小な遅延時間のため
の制御値すなわち、前述の第1仮想パルス間隔
IN1の開始点から第1パルスI1の先縁までの
時間TW1のうち発振器1から出力されるパルス
列の時間ラスタより短い時間値は記憶装置43か
ら線63を介して多重制御回路53に与えられ
る。対応する遅延線タツプ選択によつて遅延され
たパルス先縁は多重制御回路53の出力線64に
おいて得られる。そして、これはフリツプフロツ
プ55に印加される。線64に信号が生じると、
フリツプフロツプ55のQ出力65がセツトされ
る。これは第1サイクル内において発生されるべ
きパルスの先縁(開始点)に対応する。線65の
信号はフリツプフロツプ55の第2入力線66に
パルスの終了点を示す信号が与えられたときにの
みリセツトされる。この信号はカウンタ45を参
照して説明したのと同様に発生する。ダウン計数
の間カウンタ47の値が0に達すると、カウンタ
47は出力線75に信号を発生し、この信号は
ORゲート50及び線77を介して遅延線52に
与えられる。遅延線52は多数の遅延線タツプ7
9を有する。これら遅延線タツプの1つが記憶装
置44から線67を介して制御値すなわち、前述
の第1仮想パルス間隔IN1の開始点から第1パ
ルスI1の後縁までの時間値(TW1+TI1)
のうち発振器1から出力されるパルス列の時間ラ
スタより短い時間値を受ける多重制御回路54に
よつて選択される。選択されたタツプに対応して
遅延されたパルスの後縁信号は多重制御回路54
の出力線66を介してフリツプフロツプ55に印
加される。さらに線75のカウンタ出力信号は線
68及び69を介してカウンタ47をリセツトす
るのに使用されるとともに、第3仮想パルス間隔
のための記憶装置44から再ロードのために使用
される(このローデイングは第2仮想パルス間隔
において行われる)。線75の信号は線68(接
続点A)を介してフリツプフロツプ30をリセツ
トするのに使用される。このように、第1サイク
ルにおいてパルスが発生される。次の第2サイク
ルにおいてパルスを発生するために、ダウン・カ
ウンタ46及び48が使用される。第2サイクル
が開始する前に、カウンタ46には記憶装置43
から線57を介して対応した値(第2パルスI2
の先縁が生ずべき時点を示す値すなわち第2仮想
パルス間隔IN2の開始点から第2パルスI2の
先縁までの時間TW2のうち発振器1から出力さ
れるパルス列の時間ラスタの個数の部分)がロー
ドされる。カウンタ48には記憶装置44から線
71を介して第2パルスの後縁が生ずべき時点を
示す値すなわち第2仮想パルス間隔IN2の開始
点から第2パルスの後縁までの時間(TW2+
TI2)のうち発振器1から出力されるパルス列
の時間ラスタの個数の部分がロードされる。線3
7に第2仮想パルス間隔のための10ナノ秒ラス
タ・パルスが生じると、カウンタ46及び48は
これらのパルスを計数値変更パルスとしてダウン
計数を行う。計数値が0に達すると、カウンタ4
6が出力線60及びORゲート49を介して対応
した信号を遅延回路51に出力する。一方、記憶
装置43から多重制御回路53に再びシフト値す
なわち、時間TW2のうち発振器1から出力され
るパルス列の時間ラスタより短い時間値が印加さ
れ対応する遅延線タツプの選択が行われ、カウン
タ46の信号が遅延させられる。カウンタ48の
計数値が0に達した後、カウンタ47はORゲー
ト50及び線77を介して遅延回路52に与え
る。一方、記憶装置45は再びシフト値すなわち
時間(TW2+TI2)のうち発振器1から出力
されるパルス列の時間ラスタより短い時間値を多
重制御回路54に印加し対応する遅延線タツプの
選択を行う。これにより遅延回路52は対応した
微小遅延をカウンタ47の出力信号に与える。線
74(接続点B)の信号がフリツプフロツプ31
をリセツトしその始動状態に戻す。
ことについて述べる。信号路についてみると、
線36において第1仮想パルス間隔の間に10ナノ
秒時間ラスタのパルス列が得られる。この10ナノ
秒時間ラスタは線36を介してダウン・カウンタ
45及びダウン・カウンタ47に計数値変更パル
スとして印加される。カウンタ45は第1サイク
ル中に発生されるべきパルスの先縁を発生するた
めに設けられている。カウンタ47はその後縁を
発生するのに使用される。記憶装置43は、第3
A図、第3B図および第3C図の例についていえ
ば、第1パルスI1の先縁が生ずべき時点を示す
値すなわち第1仮想パルス間隔IN1の開始点か
ら第1パルスI1の先縁までの時間TW1と、第
2パルスI2の先縁が生ずべき時点を示す値すな
わち第2仮想パルス間隔IN2の開始点から第2
パルスI2の先縁までの時間TW2とを、水晶発
振器1から出力されるパルス列の時間ラスタの個
数と該時間ラスタより短い時間値に分けて記憶し
ている。第1サイクルが開始される前に、記憶装
置43は、第1仮想パルス間隔IN1の開始点か
らパルス先縁までの時間TW1のうち発振器1の
時間ラスタ個数の部分を線56を介してカウンタ
45にロードする。記憶装置44は、第3A図、
第3B図および第3C図の例についていえば、第
1パルスI1の後縁が生ずべき時点を示す値すな
わち第1仮想パルス間隔IN1の開始点から第1
パルスI1の後縁までの時間(TW1+TI1)
と、第2パルスI2の後縁が生ずべき時点を示す
値すなわち第2仮想パルス間隔IN2の開始点か
ら第2パルスI2の後縁までの時間(TW2+
TI2)とを、水晶発振器1から出力されるパル
ス列の時間ラスタの個数と該時間ラスタより短い
時間値とに分けて記憶している。第1サイクルが
開始される前に、記憶装置44は、第1仮想パル
ス間隔IN1の開始点から第1パルスI1の後縁
までの時間(TW1+TI1)のうち発振器1か
ら出力されるパルス列の時間ラスタの個数の部分
をカウンタ47にロードする。第1仮想パルス間
隔内に線36に10ナノ秒時間ラスタのパルス列が
生じると、カウンタ45及び47がダウン計数を
開始する。計数値が0に達すると、カウンタ45
は出力線76に信号を出力し、この信号はORゲ
ート49の第1入力に印加される。さらに、この
信号は線58及び59を介してカウンタ45をリ
セツトするのに使用され、また第3の仮想パルス
間隔のための記憶装置43から新しいローデイン
グ処理に使用される(このローデイングは第2の
仮想パルス間隔において行われる)。カウンタの
出力信号はORゲート49及び線61を介して遅
延回路51に印加される。この遅延回路は個々の
遅延値に対応した複数の遅延線タツプを有する。
この例においては、この遅延線タツプは1ナノ秒
ごとに設けられている。すなわち、この遅延線タ
ツプの時間分解能は100Mcps水晶発振器の10ナノ
秒ラスタよりも大きい。遅延線タツプは多重制御
回路53を介して選択される。カウンタ45によ
つて発生される先縁信号の微小な遅延時間のため
の制御値すなわち、前述の第1仮想パルス間隔
IN1の開始点から第1パルスI1の先縁までの
時間TW1のうち発振器1から出力されるパルス
列の時間ラスタより短い時間値は記憶装置43か
ら線63を介して多重制御回路53に与えられ
る。対応する遅延線タツプ選択によつて遅延され
たパルス先縁は多重制御回路53の出力線64に
おいて得られる。そして、これはフリツプフロツ
プ55に印加される。線64に信号が生じると、
フリツプフロツプ55のQ出力65がセツトされ
る。これは第1サイクル内において発生されるべ
きパルスの先縁(開始点)に対応する。線65の
信号はフリツプフロツプ55の第2入力線66に
パルスの終了点を示す信号が与えられたときにの
みリセツトされる。この信号はカウンタ45を参
照して説明したのと同様に発生する。ダウン計数
の間カウンタ47の値が0に達すると、カウンタ
47は出力線75に信号を発生し、この信号は
ORゲート50及び線77を介して遅延線52に
与えられる。遅延線52は多数の遅延線タツプ7
9を有する。これら遅延線タツプの1つが記憶装
置44から線67を介して制御値すなわち、前述
の第1仮想パルス間隔IN1の開始点から第1パ
ルスI1の後縁までの時間値(TW1+TI1)
のうち発振器1から出力されるパルス列の時間ラ
スタより短い時間値を受ける多重制御回路54に
よつて選択される。選択されたタツプに対応して
遅延されたパルスの後縁信号は多重制御回路54
の出力線66を介してフリツプフロツプ55に印
加される。さらに線75のカウンタ出力信号は線
68及び69を介してカウンタ47をリセツトす
るのに使用されるとともに、第3仮想パルス間隔
のための記憶装置44から再ロードのために使用
される(このローデイングは第2仮想パルス間隔
において行われる)。線75の信号は線68(接
続点A)を介してフリツプフロツプ30をリセツ
トするのに使用される。このように、第1サイク
ルにおいてパルスが発生される。次の第2サイク
ルにおいてパルスを発生するために、ダウン・カ
ウンタ46及び48が使用される。第2サイクル
が開始する前に、カウンタ46には記憶装置43
から線57を介して対応した値(第2パルスI2
の先縁が生ずべき時点を示す値すなわち第2仮想
パルス間隔IN2の開始点から第2パルスI2の
先縁までの時間TW2のうち発振器1から出力さ
れるパルス列の時間ラスタの個数の部分)がロー
ドされる。カウンタ48には記憶装置44から線
71を介して第2パルスの後縁が生ずべき時点を
示す値すなわち第2仮想パルス間隔IN2の開始
点から第2パルスの後縁までの時間(TW2+
TI2)のうち発振器1から出力されるパルス列
の時間ラスタの個数の部分がロードされる。線3
7に第2仮想パルス間隔のための10ナノ秒ラス
タ・パルスが生じると、カウンタ46及び48は
これらのパルスを計数値変更パルスとしてダウン
計数を行う。計数値が0に達すると、カウンタ4
6が出力線60及びORゲート49を介して対応
した信号を遅延回路51に出力する。一方、記憶
装置43から多重制御回路53に再びシフト値す
なわち、時間TW2のうち発振器1から出力され
るパルス列の時間ラスタより短い時間値が印加さ
れ対応する遅延線タツプの選択が行われ、カウン
タ46の信号が遅延させられる。カウンタ48の
計数値が0に達した後、カウンタ47はORゲー
ト50及び線77を介して遅延回路52に与え
る。一方、記憶装置45は再びシフト値すなわち
時間(TW2+TI2)のうち発振器1から出力
されるパルス列の時間ラスタより短い時間値を多
重制御回路54に印加し対応する遅延線タツプの
選択を行う。これにより遅延回路52は対応した
微小遅延をカウンタ47の出力信号に与える。線
74(接続点B)の信号がフリツプフロツプ31
をリセツトしその始動状態に戻す。
前述のように、奇数番目のサイクルのためのパ
ルスが信号路において発生し、偶数番目のサイ
クルのためのパルスが信号路において発生す
る。
ルスが信号路において発生し、偶数番目のサイ
クルのためのパルスが信号路において発生す
る。
パルスの先縁を発生するためのカウンタ45及
び46の出力をORゲート49を介して供給する
と、時間ラスタを発生するのに使用される多重制
御回路53に接続される遅延線51が1つですむ
という利点がある。
び46の出力をORゲート49を介して供給する
と、時間ラスタを発生するのに使用される多重制
御回路53に接続される遅延線51が1つですむ
という利点がある。
第1図の回路によれば、同一パルスを正確に繰
り返し発生できる。換言すれば、10ナノ秒時間ラ
スタによる情報の精度は水晶発振器の精度によつ
て決定され、微小時間ラスタの精度は遅延線51
及び52の精度によつて決定される。したがつ
て、パルスの繰返し精度は水晶発振器1の精度に
よつて決定される。
り返し発生できる。換言すれば、10ナノ秒時間ラ
スタによる情報の精度は水晶発振器の精度によつ
て決定され、微小時間ラスタの精度は遅延線51
及び52の精度によつて決定される。したがつ
て、パルスの繰返し精度は水晶発振器1の精度に
よつて決定される。
本発明による回路は特に高速記憶装置又は高速
論理回路の試験に適用できる。この場合、任意の
パルス・パターンをプログラムすることができる
利点がある。
論理回路の試験に適用できる。この場合、任意の
パルス・パターンをプログラムすることができる
利点がある。
上記実施例の回路は1ナノ秒の時間分解能を有
するので、この回路原理は将来より高速な記憶装
置又は論理回路が出現した場合にも適用可能であ
る。上述のように、本発明の実施例によれば、微
小時間ラスタは所定の粗い時間ラスタから導出可
能である。
するので、この回路原理は将来より高速な記憶装
置又は論理回路が出現した場合にも適用可能であ
る。上述のように、本発明の実施例によれば、微
小時間ラスタは所定の粗い時間ラスタから導出可
能である。
さらに、上述の回路は、間断のない周波数切換
え動作、あるいは周波数発生動作、さらには電気
信号だけでなく音響信号に関連したこれらの動作
にも利用可能である。
え動作、あるいは周波数発生動作、さらには電気
信号だけでなく音響信号に関連したこれらの動作
にも利用可能である。
本発明は所与の周波数を発生させることに利用
できる。
できる。
上述したように、対応した時間値を記憶装置に
記憶させることにより、個々のサイクル時間をプ
ログラムすることができる。このことは、サイク
ル・スタート・パルスの発生に続く所定時間経過
後、別のサイクル・スタート・パルスが次のパル
ス・サイクルのために発生することを意味する。
現在の回路技術によつて達成可能な最短サイクル
時間は約30ナノ秒である。いくつかの連続した短
いサイクル・スタート・パルスを発生することは
このサイクル時間に対応した周波数を与えること
と等価である。サイクル時間長はプログラム可能
なので、異なつた周波数を発生することが可能で
ある。上記実施例の回路の時間分解能は1ナノ秒
なので、相互の間隔が約2.3Mcps(最大サイクル
時間を約655μsとした場合)又は1Mcps(最小サイ
クル時間を約30ナノ秒とした場合)となるように
個々の周波数を発生できる。
記憶させることにより、個々のサイクル時間をプ
ログラムすることができる。このことは、サイク
ル・スタート・パルスの発生に続く所定時間経過
後、別のサイクル・スタート・パルスが次のパル
ス・サイクルのために発生することを意味する。
現在の回路技術によつて達成可能な最短サイクル
時間は約30ナノ秒である。いくつかの連続した短
いサイクル・スタート・パルスを発生することは
このサイクル時間に対応した周波数を与えること
と等価である。サイクル時間長はプログラム可能
なので、異なつた周波数を発生することが可能で
ある。上記実施例の回路の時間分解能は1ナノ秒
なので、相互の間隔が約2.3Mcps(最大サイクル
時間を約655μsとした場合)又は1Mcps(最小サイ
クル時間を約30ナノ秒とした場合)となるように
個々の周波数を発生できる。
搬送周波数(伝送周波数)の切換をプログラム
できるので、送信側及び受信側が伝送周波数を知
つてさえいれば、データの“秘密”通信が可能で
ある。
できるので、送信側及び受信側が伝送周波数を知
つてさえいれば、データの“秘密”通信が可能で
ある。
低い周波数領域(例えば可聴周波数領域)にお
いても周波数を発生できる。可聴周波数の発生原
理はメガサイクル/秒の範囲の高い周波数の発生
原理と同じである。したがつて、一時的切換処理
を行うことなく間断なく可聴周波数の発生及び切
換えを行うことができる。一時的切換処理を行つ
ても聴感上妨害とならない。しかし、一時的切換
処理を行うことなく可聴周波数を発生し且つ切換
えることは測定技術の分野において有益なことで
ある。
いても周波数を発生できる。可聴周波数の発生原
理はメガサイクル/秒の範囲の高い周波数の発生
原理と同じである。したがつて、一時的切換処理
を行うことなく間断なく可聴周波数の発生及び切
換えを行うことができる。一時的切換処理を行つ
ても聴感上妨害とならない。しかし、一時的切換
処理を行うことなく可聴周波数を発生し且つ切換
えることは測定技術の分野において有益なことで
ある。
第1図は高い時間精度の所定のパルス間隔内に
おいて所定の時間関係を有するパルスを時間精度
高く且つ無駄時間なく発生する2信号路回路の動
作を示すブロツク図、第2A図及び第2B図はパ
ルス・ラスタを示す説明図、第2C図及び第2D
図はパルス間隔及びこの間隔内に生じるパルスを
示す説明図、第3A図はそれぞれ1つのパルスを
含む2つの連続したパルス間隔を示す説明図、第
3B図及び第3C図は異なつた信号路において一
連のパルス間隔内でパルスを発生する原理を示す
説明図、第4A図、第4B図及び第4C図は第1
図に示された回路の2つの系統を通るパルスの始
点を終点によつて画定されるパルス間隔を示すタ
イミング図である。 1……水晶発振器、3,4……遅延回路、7,
8……多重制御回路、9,11……レジスタ、1
4……フリツプフロツプ、20,21……AND
ゲート、24,25……遅延回路、43,44…
…記憶装置、45,46,47,48……カウン
タ、49,50……ORゲート、51,52……
遅延回路、53,54……多重制御回路。
おいて所定の時間関係を有するパルスを時間精度
高く且つ無駄時間なく発生する2信号路回路の動
作を示すブロツク図、第2A図及び第2B図はパ
ルス・ラスタを示す説明図、第2C図及び第2D
図はパルス間隔及びこの間隔内に生じるパルスを
示す説明図、第3A図はそれぞれ1つのパルスを
含む2つの連続したパルス間隔を示す説明図、第
3B図及び第3C図は異なつた信号路において一
連のパルス間隔内でパルスを発生する原理を示す
説明図、第4A図、第4B図及び第4C図は第1
図に示された回路の2つの系統を通るパルスの始
点を終点によつて画定されるパルス間隔を示すタ
イミング図である。 1……水晶発振器、3,4……遅延回路、7,
8……多重制御回路、9,11……レジスタ、1
4……フリツプフロツプ、20,21……AND
ゲート、24,25……遅延回路、43,44…
…記憶装置、45,46,47,48……カウン
タ、49,50……ORゲート、51,52……
遅延回路、53,54……多重制御回路。
Claims (1)
- 【特許請求の範囲】 1 一定の時間ラスタを有するパルス列を発生す
る発振器と、 前期一定の時間ラスタより短い第1可変時間だ
け前記パルス列を遅延させた第1基準パルス列を
発生する第1遅延手段と、 前記一定の時間ラスタより短い第2可変時間だ
け前記パルス列を遅延させた第2基準パルス列を
発生する第2遅延手段と、 連続した第1および第2時間間隔を示す信号を
発生する時間間隔決定手段と、 前記第1遅延手段および前記時間間隔決定手段
の出力を受けて、前記第1時間間隔の間前記第1
基準パルス列を第1信号路に導出する第1基準パ
ルス分配手段と、 前記第2遅延手段および前記時間間隔決定手段
の出力を受けて、前記第2時間間隔の間前記第2
基準パルス列を第2信号路に導出する第2基準パ
ルス分配手段と、 前記第1時間間隔内に発生すべき第1パルスの
先縁が生ずべき時点を示す値と、前記第2時間間
隔内に発生すべき第2パルスの先縁が生ずべき時
点を示す値とを、それぞれ前記第1および第2時
間間隔に関連づけて、それぞれ前記一定の時間ラ
スタの個数と前記一定の時間ラスタより短い時間
値とに分けて、記憶する第1記憶手段と、 前記第1時間間隔内に発生すべき第1パルスの
後縁が生ずべき時点を示す値と、前記第2時間間
隔内に発生すべき第2パルスの後縁が生ずべき時
点を示す値とをそれぞれ前記第1および第2時間
間隔に関連づけて、それぞれ前記一定の時間ラス
タの個数と前記一定の時間ラスタより短い時間値
とに分けて記憶する第2記憶手段と、 前記第1記憶手段に記憶された前記第1パルス
の先縁が生ずべき時点を示す値のうち前記一定の
時間ラスタの個数がロード可能であり、前記第1
基準パルス分配手段から出力される第1基準パル
ス列を計数値変更パルス列として受けて、所定値
に到達したときに出力を発生する第1カウンタ
と、 前記第1記憶手段に記憶された前記第2パルス
の先縁が生ずべき時点を示す値のうち前記一定の
時間ラスタの個数がロード可能であり、前記第2
基準パルス分配手段から出力される第2基準パル
ス列を計数値変更パルス列として受けて、所定値
に到達したときに出力を発生する第2カウンタ
と、 前記第2記憶手段に記憶された前記第1パルス
の後縁が生ずべき時点を示す値のうち前記一定の
時間ラスタの個数がロード可能であり、前記第1
基準パルス分配手段から出力される第1基準パル
ス列を計数値変更パルス列として受けて、所定値
に到達したときに出力を発生する第3カウンタ
と、 前記第2記憶手段に記憶された前記第2パルス
の後縁が生ずべき時点を示す値のうち前記一定の
時間ラスタの個数がロード可能であり、前記第2
基準パルス分配手段から出力される第2基準パル
ス列を計数値変更パルスとして受けて、所定値に
到達したときに出力を発生する第4カウンタと、 前記第1記憶手段に記憶された前記第1および
第2パルスの先縁が生ずべき時点を示す値のうち
前記一定の時間ラスタより短い時間値により定ま
る時間だけ、前記第1および第2カウンタの出力
を遅延させて、それぞれ第1および第2パルス先
縁指示信号として出力する第3遅延手段と、 前記第2記憶手段に記憶された前記第1および
第2パルスの後縁が生ずべき時点を示す値のうち
前記一定の時間ラスタより短い時間値により定ま
る時間だけ、前記第3および第4カウンタの出力
を遅延させて、それぞれ第1および第2パルス後
縁指示信号として出力する第4遅延手段と、 前記第3および第4遅延手段から出力される前
記第1および第2パルス先縁指示信号ならびに前
記第1および第2パルス後縁指示信号を受けて、
前記第1および第2パルスを発生する手段と、 を具備するパルス発生装置。
Applications Claiming Priority (1)
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---|---|
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- 1981-05-15 EP EP81103733A patent/EP0042961B1/de not_active Expired
- 1981-05-18 US US06/264,251 patent/US4389614A/en not_active Expired - Lifetime
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---|---|
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DE3023699A1 (de) | 1982-01-14 |
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