JPS63266693A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路装置に関するもので、例えば
、基板バックバイアス電圧発生回路等を内蔵するダイナ
ミック型ＲＡＭ　（ランダム・アクセス・メモリ）など
に利用して有効な技術に関するものである。

〔従来の技術〕

外部から供給される例えば＋５■の電源電圧Ｖｃｃをも
とに負の基板バックバイアス電圧を形成する基板バンク
バイアス電圧発生回路等を内蔵するダイナミック型ＲＡ
Ｍがある。

このような基板バックバイアス電圧発生回路を内蔵する
ダイナミック型ＲＡＭについては、例えば、特開昭５５
−１３５６６号公報等に記載されている。

〔発明が解決しようとする問題点〕

上記のようなダイナミック型ＲＡＭの基板バンクバイア
ス電圧発生回路は、比較的大きな動作電流を必要とする
発振回路ＯＳＣ及び電圧発生回路ＶＧによって構成され
る。電圧発生回路ＶＧのチャージポンプ回路は、発振回
路Ｏ８Ｃから所定の発振パルス信号が供給されることに
よって動作状態とされ、所定の基板バックバイアス電圧
を形成する。したがって、ダイナミック型ＲＡＭの内部
回路の異常電流の有無を調べその不良解析等のための試
験動作を行う場合、上記のような比較的大きな動作電流
を必要とする基板バンクバイアス電圧発生回路等の動作
を選択的に停止する必要がある。このため、例えば第４
図ないし第６図に示されるいくつかの方法によって、基
板バックバイアス電圧発生回路等の動作が制御される。

すなわち、例えば第４図の場合、発振回路ｏｓＣと電圧
発生回路ＶＧとの間にＮチャンネル型の伝送ゲートＭＯ
３ＦＥＴＱＩが設けられる。このＭＯＳＦＥＴＱＩのゲ
ートには、抵抗Ｒ４を介して回路の電源電圧Ｖｃｃが供
給される。このため、ＭＯＳ　Ｆ　ＥＴＱ　１は通常オ
ン状態となり、発振回路ＯＳＣの出力信号が電圧発生回
路ｖＧに伝達され、基板バンクバイアス電圧発生回路は
動作状態とされる。入力用バンドＰＩに回路の接地電位
のようなロウレベルの制御信号が入力されると、ＭＯＳ
ＦＥＴＱＩはオフ状態となり、基板バックバイアス電圧
発生回路は停止状態とされる。

一方、第５図の場合、発振回路ＯＳＣと電圧発生回路Ｖ
Ｃとの間にナントゲート回路ＮＡＧｌ及びインバータ回
路Ｎ３が設けられる。ナントゲート回路ＮＡＧＩの一方
の入力端子には抵抗Ｒ５を介して回路の電源電圧Ｖｃｃ
が供給される。このため、発振回路Ｏ８Ｃの出力信号が
ナントゲート回路ＮＡＧ１及びインバータ回路Ｎ３を介
して電圧発生回路ＶＣに伝達され、基板バックバイアス
電圧発生回路は動作状態とされる。入力用バッドＰ２に
回路の接地電位のようなロウレベルの制御信号が入力さ
れると、基板バックバイアス電圧発生回路は停止状態と
される。

さらに、第６図の場合、発振回路ＯＳＣには、Ｐチャン
ネルＭＯ３ＦＥＴＱ３及びＮチャンネルＭＯ３ＦＥＴＱ
２を介して、動作電源とされる回路の電源電圧Ｖｃｃ及
び接地電位が供給される０Ｍ０３ＦＥＴＱ２は、そのゲ
ートが抵抗Ｒ６を介して回路の電源電圧Ｖｃｃに結合さ
れることによって通常オン状態とされる。同様に、ＭＯ
３ＦＥＴＱ３は、そのゲートがインバータ回路Ｎ５によ
ってロウレベルとされることによって通常オン状態とさ
れる。これにより、発振回路ｏｓｃは動作状態とされ、
基板バックバイアス電圧発生回路が動作状態とされる。

入力用バンドＰ２に回路の接地電位のようなロウレベル
の制御信号が入力されると、ＭＯ５ＦＥＴＱ２及びＱ３
がともにオフ状態とされ、基板バックバイアス電圧発生
回路は停止状態とされる。

ところが、上記第４図ないし第６図に示されるような方
法によって基板バックバイアス電圧発生回路等の動作を
制御すると、次のような問題が発生することが本願発明
者等によって明らかとなった。すなわち、入力用パッド
ＰＩ〜Ｐ３にロウレベルの制御信号が供給されるとき、
外部に接続される試験装置に対しダイナミック型ＲＡＭ
の電源電圧Ｖｃｃから抵抗Ｒ４〜Ｒ６を介して電流が流
される。このため、ダイナミック型ＲＡＭの内部回路自
体に流れる微小な異常電流を識別できない場合が生じる
とともに、異常電流を識別してもその場所を特定するこ
とが困難となり、不良解析の精度が低下する。

この発明の目的は、不良解析精度の向上を図ったダイナ
ミック型ＲＡＭ等の半導体集積回路装置を提供すること
にある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明ｍｓの記述及び添付図面から明らかになるであろ
う。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。

すなわち、制御信号を供給するすべての入力用バッドと
回路の接地電位との間にプルダウン抵抗を設け、上記入
力用バンドを介して供給される制御信号と上記プルダウ
ン抵抗を介して供給される回路の接地電位によって、半
導体集積回路装置に内蔵される基板バックバイアス電圧
発生回路等の動作状態を制御するものである。

〔作　　用〕

上記した手段によれば、制御信号が入力されるときプル
ダウン抵抗に流される電流は外部の試験装置から供給さ
れ、半導体集積回路装置の電源電圧端子に不必要な電流
が流されないため、半導体集積回路装置の内部回路の微
小な異常電流を的確に検出しその場所を特定することが
でき、不良解析の精度を向上できる。

〔実施例１〕 第１図には、この発明が通用されたダイナミック型ＲＡ
Ｍの基板バンクバイアス電圧発生回路の一実施例の回路
ブロック図が示されている。同図の各ブロックを構成す
る回路素子は、特に制限されないが、ダイナミック型Ｒ
ＡＭの図示されない他のブロックを構成する回路素子と
ともに、単結晶シリコンのような１個の半導体基板上に
形成される。以下の図において、チャンネル（バンクゲ
ート）部に矢印が付加されるＭＯＳ　Ｆ　ＥＴはＰチャ
ンネル型であり、矢印の付加されないＮチャンネルＭＯ
ＳＦＥＴと区別される。なお、ダイナミック型ＲＡＭの
図示されない他のブロックについては直接この発明と関
係ないため、その具体的な構成と動作の説明を省略する
。

この実施例の基板バンクバイアス電圧発生回路は、特に
制限されないが、ダイナミック型ＲＡＭに供給される＋
５ｖのような電源電圧Ｖｃｃをもとに、例えば−３ｖの
ような負の電圧値とされる基板バンクバイアス電圧ｖｂ
を形成する。この基板バックバイアス電圧発生回路は、
入力用バンドＰ１を介して供給される制御信号に従って
選択的にその動作が停止され、例えば異常電流を検出す
るための試験動作が行われる。特に制限されないが、こ
の実施例のダイナミック型ＲＡＭにはすべて同様な形態
とされる複数の入力用パッドが設けられ、これらの入力
用パッドを介して供給される制御信号に従って、対応す
る複数の回路の動作状態が制御される。

第１図において、基板バンクバイアス電圧発生回路は発
振回路Ｏ８Ｃ及び電圧発生回路ＶＣを含む、このうち、
発振回路Ｏ５Ｃは、例えばリングオシレータをその基本
構成とし、所定の周波数とされる論理レベルの発振パル
ス信号を形成する。

この発振パルス信号は、Ｎチャンネル型の伝送ゲートＭ
Ｏ３ＦＥＴＱＩを介して、電圧発生回路ＶＧに供給され
る。

電圧発生回路ＶＧは、例えばダイオード接続されたＭＯ
３）ランジスタと大容量のＭＯＳキャパシタからなるチ
ャージポンプ回路及びこれを駆動するインバータ回路を
その基本構成とする０発振回路Ｏ８Ｃから出力される発
振パルス信号がインバータ回路を複数段通過することに
より駆動能力を増し最終的にチャージポンプ回路に供給
されることによって、電圧発生回路ＶＣは所定の負の電
圧とされる基板バンクバイアス電圧Ｖｂを形成する。こ
の基板バックバイアス電圧ｖｂは、ダイナミック型ＲＡ
Ｍが形成される半導体基板に供給され、ダイナミック型
ＲＡＭの動作の安定化を図るために利用される。

伝送ゲートＭＯ３ＦＥＴＱＩのゲートは、インバータ回
路Ｎ１の出力端子に結合される。このインバータ回路Ｎ
１の入力端子は、対応する入力用パッドＰｉに結合され
、さらにプルダウン抵抗Ｒ１を介し、て回路の接地電位
に接続される。この抵抗Ｒ１は、特に制限されないが、
ポリシリコン層等によって形成され、比較的大きな抵抗
値とされる。また、入力用バンドＰ１は、通常フローテ
ィング状態とされ、所定の試験動作が行われるとき選択
的に回路の電源電圧Ｖｃｃのようなハイレベルの制御信
号が供給される。

入力用パッドＰＬが通常フローティング状態とされるこ
とで、インバータ回路Ｎ１の入力端子は抵抗Ｒ１を介し
て供給される回路の接地電位によってロウレベルとされ
る。このため、インバータ回路Ｎ１の出力信号はハイレ
ベルなり、伝送ゲートＭＯ３ＦＥＴＱＩがオン状態とさ
れる。これにより、発振回路ｏＳＣによって形成される
発振パルス信号は電圧発生回路ＶＣに伝達され、基板バ
ックバイアス電圧ｖｂが形成される。つまり、基板バッ
クバイアス電圧発生回路は動作状態とされ、ダイナミッ
ク型ＲＡＭの電源電圧端子には電圧発生回路ｖＧのポン
ピング動作にともなう比較的大きな電流が追加して流さ
れる。

一方、ダイナミック型ＲＡＭの試験動作が開始され、入
力用バッドＰ１に回路の電源電圧Ｖｃｃのようなハイレ
ベルの制御信号が入力されると、抵抗Ｒ１の抵抗値が比
較的大きいことからインバータ回路Ｎ１の入力端子はほ
ぼ制御信号と同じようなハイレベルとなる。したがって
、インバータ回路Ｎ１の出力信号はロウレベルとなり、
伝送ゲートＭＯ３ＦＥＴＱＩはオフ状態とされる。これ
により、発振回路Ｏ８Ｃによって形成される発振パルス
信号は電圧発生回路ＶＧに伝達されず、基板バックバイ
アス電圧ｖｂは形成されない、つまり、基板バックバイ
アス電圧発生回路は停止状態とされ、電圧発生回路ＶＧ
のボンピング動作にともなう電流は流されない。

ところで、このようなダイナミック型ＲＡＭの試験動作
において、抵抗Ｒ１には比較的小さな電流が流されるが
、この電流は入力用バッドＰ１を介して外部の試験装置
から供給される。このため、ダイナミック型ＲＡＭの電
源電圧端子を介して供給される電流は、その内部回路に
よって流される電流のみとなる。この結果、試験動作に
おける異常電流の検出や、その異常電流が生じる場所の
特定が的確に行われる。

以上のように、この実施例の基板バンクバイアス電圧発
生回路では、発振回路Ｏ８Ｃと電圧発生回路ＶＣとの間
に伝送ゲートＭＯ３ＦＥＴＱＩが設けられ、インバータ
回路Ｎ１を介して制御信号が伝達される。このインバー
タ回路Ｎ１の入力端子は、さらにプルダウン抵抗Ｒ１を
介して回路の接地電位に接続される。入力用バッドＰ１
には所定の試験動作時においてハイレベルの制御信号が
供給され、この試験時において、抵抗Ｒ１に流される電
流は外部の試験装置から供給される。したがって、基板
バックバイアス電圧発生回路等が停止状態とされ、ダイ
ナミック型ＲＡＭの電源電圧端子に流される不必要な電
流が停止されるとともに、試験動作が行われることによ
る電流供給の追加も生じない、これにより、試験動作に
おける微小なＪｌ常電流の検出や、その場所の特定が的
確に行われ、不良解析の精度が向上される。

〔実施例２〕 第２図には、この発明が通用されたダイナミック型ＲＡ
Ｍの基板バックバイアス電圧発生回路のもう一つの実施
例の回路ブロック図が示されている。同図において、基
板バンクバイアス電圧発生回路の発振回路ＯＳＣ及び電
圧発生回路ＶＧは上記第１図の実施例と同一であり、そ
の構成と動作の説明を省略する。

第２図において、基板バックバイアス電圧発生回路の発
振回路ＯＳＣと電圧発生回路ＶＣとの間には、直列形態
のナントゲート回路ＮＡＧ１及びインバータ回路Ｎ３が
設けられる。ナントゲート回路ＮＡＧＩの一方の入力端
子には、上記発振回路Ｏ８Ｃによって形成される発振パ
ルス信号が供給される。ナントゲート回路ＮＡＧＩの他
方の入力端子は、インバータ回路Ｎ２を介して入力用バ
ッドＰ２に接続される。この入力用バッドＰ２と回路の
接地電位との間には、プルダウン抵抗Ｒ２が設けられる
。この抵抗Ｒ２は、第１図の抵抗Ｒ１と同様に、ポリシ
リコン層等によって形成され、比較的大きな抵抗値とさ
れる。また、入力用バッドＰ２は、第１図の入力用パッ
ドＰ１と同様に、通常フローティング状態とされ、所定
の試験動作が行われるとき選択的に回路の電源電圧Ｖｃ
ｃのようなハイレベルの制御信号が供給される。

入力用バッドＰ２が通常フローティング状態とされるこ
とで、インバータ回路Ｎ２の入力端子は抵抗Ｒ２を介し
て供給される回路の接地電位によってロウレベルとなり
、その出力信号がハイレベルとなる。このため、発振回
路Ｏ８Ｃから出力される発振パルス信号が、ナントゲー
ト回路Ｎ　Ａ　Ｇｌ及びインバータ回路Ｎ３を介して電
圧発生回路ＶＣに伝達される。これにより、基板バンク
バイアス電圧発生回路が動作状態とされ、所定の基板バ
ックバイアス電圧ｖｂが形成される。

一方、ダイナミック型ＲＡＭの試験動作が開始され、入
力用バッドＰ２に回路の電源電圧Ｖｃｃのようなハイレ
ベルの制御信号が入力されると、抵抗Ｒ２の抵抗値が比
較的大きいことから、インバ−り回路Ｎ２の入力端子が
ほぼ制御信号と同じようなハイレベルとなる。したがっ
て、インバータ回路Ｎ２の出力信号がロウレベルとなり
、発振回路Ｏ３Ｃから出力される発振パルス信号は電圧
発生回路ＶＣに伝達されない、このため、基板バックバ
イアス電圧発生回路は停止状態となり、基板バックバイ
アス電圧ｙｂは形成されない、これにより、電圧発生回
路ＶＣのポンピング動作にともなう比較的大きな動作電
流が停止され、的確な異常電流の検出と、発生場所の特
定が行われる。

以上のように、この実施例の基板バンクバイアス電圧発
生回路では、発振回路Ｏ８Ｃと電圧発生回路ＶＣとの間
に直列形態のナントゲート回路ＮＡＧＩとインバータ回
路Ｎ３が設けられ、ナントゲート回ｇ＆ＮＡＧ１の一方
の入力端子にはインバータ回路Ｎ２を介して制御信号が
伝達される。インバータ回路Ｎ２の入力端子は、さらに
プルダウン抵抗Ｒ２を介し′ζ回路の接地電位に接続さ
れる。

入力用バッドＰ２に供給される制御信号は、所定の試験
動作時においてハイレベルとされ、この試験時において
抵抗Ｒ２に流される電流は外部の試験装置から供給され
る。これにより、基板バックバイアス電圧発生回路等が
停止状態とされダイナミック型ＲＡＭの１１１Ｒ１！圧
端子に流される不必要な電流が停止されるとともに、試
験動作が行われることによる電流供給の追加も生じない
、この結果、試験動作時の微小な異常電流の検出や、そ
の場所の特定が的確に行われ、不良解析の精度が向上さ
れる。

〔実施例３〕 第３図には、この発明が通用されたダイナミック型ＲＡ
　Ｍの基板バックバイアス電圧発生回路の第３の実施例
の回路ブロック図が示されている。

同図において、基板バックバイアス電圧発生回路の発振
回路ＯＳＣ及び電圧発生回路ＶＣは上記第１図及び第２
図の実施例と同一であり、その構成と動作の説明を省略
する。

第３図において、基板バンクバイアス電圧発生回路の発
振回路ｏＳＣによって形成される発生パルス信号は、そ
のまま電圧発生回路ＶＧに供給される０発振回路ｏＳＣ
には、特に制限されないが、ＰチャンネルＭＯ３ＦＥＴ
Ｑ３及びＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔ　Ｑ　２を
介して動作電源となる回路の電源電圧Ｖｃｃ及び接地電
位がそれぞれ供給される。

つまり、発振回路ＯＳＣは、ＭＯ３ＦＥＴＱ３及びＱ２
がともにオン状態とされるとき選択的に動作電源を受け
、動作状態とされる。

入力用パッドＰ３は、ＭＯ３ＦＥＴＱ３のゲートに結合
されるとともに、インバータ回路Ｎ４の入力端子に結合
される。また、ＭＯ３ＦＥＴＱ２のゲートは、−ｆンバ
ータ回路Ｎ４を介して入力用パッドＰ３に接続される。

入力用バッドＰ３は、さらにプルダウン抵抗Ｒ３を介し
て回路の接地電位に接続される。この抵抗Ｒ３は、上述
の抵抗Ｒ１及びＲ２と同様に、ポリシリコン層等によっ
て形成され、比較的大きな抵抗値とされる。また、入力
用バンドＰ３は、上述の入力用パッドＰ１及びＲ２と同
様に、通常フローティング状態とされ、所定の試験動作
が行われるとき選択的に回路の電源電圧Ｖｃｃのような
ハイレベルとされる。

入力用パッドＰ３が通常フローティング状態とされるこ
とで、ＭＯ３ＦＥＴＱ３のゲート及びインバータ回路Ｎ
４の入力端子のレベルは、抵抗Ｒ２を介して供給される
回路の接地電位によってロウレベルとなる。また、その
入力端子がロウレベルとされることで、インバータ回路
Ｎ４の出力信号がハイレベルとなる。したがって、ＭＯ
３ＦＥＴＱ３及びＱ２はともにオン状態となり、発振回
路ＯＳＣに回路の電源電圧Ｖｃｃ及び接地電位が供給さ
れる。このため、発振回路Ｏ８Ｃは動作状態とされ、発
振回路Ｏ８Ｃによって形成される発振パルス信号が電圧
発生回路ＶＣに供給される。これにより、基板バックバ
イアス電圧発生回路は動作状態とされ、所定の基板バン
クバイアス電圧Ｖｂが形成される。

一方、ダイナミック型ＲＡＭの試験動作が開始され、入
力用バッドＰ３に回路の電源電圧Ｖｃｃのようなハイレ
ベルの制御信号が入力されると、抵抗Ｒ３の抵抗値が比
較的大きいことから、ＭＯ３ＦＥＴＱ３のゲート及びイ
ンバータ回路Ｎ４の入力端子のレベルがほぼ制御信号と
同じようなハイレベルとなる。また、その入力端子がハ
イレベルとされることで、インバータ回路Ｎ４の出力信
号がロウレベルとなる。したがって、ＭＯＳＦＥＴＱ３
及びＱ２がともにオフ状態となり、発振回路ｏＳＣは停
止状態となる。このため、基板バックバイアス電圧発生
回路が停止状態となり、基板バックバイアス電圧ｖｂは
形成されない、これにより、電圧発生回路ｖＧのボンピ
ング動作にともなう比較的大きな動作電流が停止される
とともに、発振回路ＯＳＣの発振動作にともなう動作電
流も停止されるため、微小な異常電流の検出とその場所
の特定がさらに的確に行われる。

以上のように、この実施例の基板バンクバイアス電圧発
生回路では、発振回路Ｏ８Ｃに選択的に動作電源を供給
するためのＭＯＳＦＥＴＱ３及びＱ２が設けられる。コ
ノうち、ＭＯＳＦＥＴＱ３のゲートは入力用バッドＰ３
に結合され、ＭＯＳＦＥＴＱ２のゲートはインバータ回
路Ｎ４を介して上記入力用バッドＰ３に接続される。こ
の入力用バッドＰ３は、さらにプルダウン抵抗Ｒ３を介
して回路の接地電位に結合される。入力用バッドＰ３に
供給される制御信号は、所定の試験動作時においてハイ
レベルとされ、この試験時において抵抗Ｒ３に流される
電流は外部の試験装置から供給される。このため、入力
バッドＰ３を介して供給される制御信号に従って基板バ
ックバイアス電圧発生回路等が停止状態とされ、ダイナ
ミック型ＲＡＭの電源電圧端子に流される不必要な電流
が停止されるとともに、試験動作が行われることによる
電流供給の追加も生じない、この結果、試験動作時の微
小な異常電流の検出やその場所の特定がさらに的確に行
われ、不良解析の精度がさらに向上される。

以上の第１ないし第３の実施例に示されるように、この
発明を基板バックバイアス電圧発生回路等を内蔵するダ
イナミック型ＲＡＭなどの半導体集積回路装置に通用し
た場合、次のような効果が得られる。すなわち、 （１）制御信号を供給するすべての入力用バッドと回路
の接地電位との間にプルダウン抵抗を設け、上記入力用
バッドを介して供給される制御信号と上記プルダウン抵
抗を介して供給される回路の接地電位によって、半導体
集積回路装置に内蔵される基板パックバーイアスミ圧発
生回路等を選択的に動作状態とすることで、制御信号が
入力され試験動作が行われるときプルダウン抵抗に流さ
れる電流を外部の試験装置から供給することができると
いう効果が得られる。

（２）上記（１１項により、試験動作にともない半導体
集積回路装置の電源電圧端子を介して流される動作電流
が増大されることを防止できるという効果が得られる。

（３）上記（１）項及び（２）項により、半導体集積回
路装置の微小な異常電流を的確に検出し、このような異
常電流が発生している場所を的確に特定することができ
、試験動作時における不良解析の精度を向上できるとい
う効果が得られる。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を通説しない範囲で種々変更可
焼であることはいうまでもない０例えば、第１図ないし
第３図の実施例では、ともに入力用バッドＰ１〜Ｐ３を
介して供給される制御信号に従って基板バンクバイアス
電圧発生回路等の内部回路の動作を選択的に停止してい
るか、これらの内部回路は、制御信号が供給されること
によって選択的に動作状態とされるものであってもよい
、また、第１図ないし第３図のプルダウン抵抗Ｒ１ない
しＲ３は、ポリシリコン層に代わって小さなコンダクタ
ンスを持つＭ　ＯＳ　Ｆ　ＥＴにより構成されるもので
あってもよい、入力用バッドＰ１〜Ｐ３は、外部端子と
して半導体集積回路装置の外部に直接接続できるように
してもよい。

また、第１図ないし第３図の回路は、論理条件を反転す
ることによって、ナントゲート回路をノアゲート回路と
しまたインバータ回路を省略することも可焼である。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である基板バンクバイアス
電圧発生回路等を内蔵するダイナミック型ＲＡＭに通用
した場合について説明したが、それに限定されるもので
はなく、例えば、スタティック型ＲＡＭ等の各種半導体
記憶装置やその他のディジタル半導体装置などにも適用
できる。

本発明は、少なくともその内部回路の動作状態を外部か
ら制御するための制御信号が供給される入力用パッドを
有する半導体集積回路装置に広く通用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、制御信号を供給するすべての入力用パッ
ドと回路の接地電位との間にプルダウン抵抗を設け、入
力用パッドを介して供給される制御信号とプルダウン抵
抗を介して供給される回路の接地電位に従って半導体集
積回路装置に内蔵される基板バックバイアス電圧発生回
路等を選択的に動作状態とすることで、試験動作時にお
いてプルダウン抵抗に流される電流を外部の試験装置か
ら供給し、微小な異常電流の検出とその場所の特定を的
確に行うことができるため、不良解析の精度を向上でき
るものである。

【図面の簡単な説明】

第１図は、この発明が適用されたダイナミック型ＲＡＭ
の基板バックバイアス電圧発生回路の一実施例を示す回
路ブロック図、 第２図は、この発明が適用されたダイナミック型ＲＡＭ
の基板バンクバイアス電圧発生回路の第２の実施例を示
す回路ブロック図、 第３図は、この発明が通用されたダイナミック型ＲＡＭ
の基板バックバイアス電圧発生回路の第３の実施例を示
す回路ブロック図、 第４図は、従来のダイナミック型ＲＡＭの基板バックバ
イアス電圧発生回路の一例を示す回路ブロック図、 第５図は、従来のダイナミック型ＲＡＭの基板バックバ
イアス電圧発生回路の他の一例を示す回路ブロック図、 第６図は、従来のダイナミック型ＲＡＭの基板バンクバ
イアス電圧発生回路のさらに他の一例を示す回路ブロッ
ク図である。 ＯＳＣ・・・発振回路、ｖＧ・・・電圧発生回路、Ｑｌ
〜Ｑ２・・・ＮチャンネルＭＯ３ＦＥＴ。 Ｑ３−・・ＰチャンネルＭＯ３ＦＥＴ、Ｎｌ〜Ｎ５・・
・インバータ回路、ＮＡＧＩ・・・ナントゲート回路、
Ｒ１−Ｒ６・・・プルダウン抵抗、Ｐ１〜Ｐ３・・・入
力用パッド。 代理人弁理士　小川　謄男′″゛つ 第１図 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １、所定の制御信号が選択的に供給される入力用パッド
   と、上記入力用パッドと回路の接地電位との間に設けら
   れるプルダウン抵抗とを具備し、上記入力用パッドを介
   して選択的に供給される上記制御信号と上記プルダウン
   抵抗を介して供給される回路の接地電位に従ってその動
   作状態が制御されることを特徴とする半導体集積回路装
   置。 ２、上記半導体集積回路装置には、すべて上記入力用パ
   ッドと同様な形態とされる複数の入力用パッドが設けら
   れ、上記複数の入力用パッドを介してそれぞれ対応する
   制御信号が供給されることによってその電源電圧端子か
   ら供給される電流の値が変化されないことを特徴とする
   特許請求の範囲第１項記載の半導体集積回路装置。