JP3056031B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に故障検出機能を内蔵する半導体集積回路に関する。
特に故障検出機能を内蔵する半導体集積回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路、特にゲイトアレ
イ向けの半導体集積回路においては、その故障検出手法
としては、図４に示されるようなクロスチェック法と呼
ばれる回路構成が用いられている。このクロスチェック
法においては、図４に示されるように、ゲートアレイの
半導体チップ１上の基本セル２内には、被観測論理ゲー
トとしてのＮＡＮＤ回路７、ＮＯＲ回路８およびインバ
ータ９等に対して、それぞれ観測テストポイントＡ、Ｂ
およびＣ等が配置されており、これらの観測テストポイ
ントに対応して、予め複数のプローブライン１０２と、
複数のセンスライン１０１が格子状に配置されている。
そして、これらのラインを制御するプローブライン制御
回路４およびセンスライン制御回路１５と、これらの制
御回路を総合的に制御する制御回路５が設けられてい
る。また、図５の基本セル２の内部回路図に示されるよ
うに、夫々の観測テストポイントに対応して、故障観測
用のＭＯＳトランジスタ１６、１７および１８が配置さ
れている。なお、これら以外にも、故障観測用のＭＯＳ
トランジスタ１９および２０等も配置されている。これ
らのＭＯＳトランジスタのゲートには、プローブライン
制御回路４より出力される制御信号が、プローブライン
１０２を介して入力されており、ソースまたはドレイン
の一方には、センスライン制御回路６より出力される制
御信号が、センスライン１０１Ｃおよび１０１等を介し
て入力され、また、前記ソースまたはドレインの他方に
は、被観測ゲートとしてのＮＡＮＤ回路７、ＮＯＲ回路
８およびインバータ９等からの出力線が接続されてい
る。これにより、上記の被観測論理ゲートに対する故障
検出は、全て制御回路５、プローブライン制御回路４お
よびセンスライン制御回路１５による選択制御作用を介
して行われている。
イ向けの半導体集積回路においては、その故障検出手法
としては、図４に示されるようなクロスチェック法と呼
ばれる回路構成が用いられている。このクロスチェック
法においては、図４に示されるように、ゲートアレイの
半導体チップ１上の基本セル２内には、被観測論理ゲー
トとしてのＮＡＮＤ回路７、ＮＯＲ回路８およびインバ
ータ９等に対して、それぞれ観測テストポイントＡ、Ｂ
およびＣ等が配置されており、これらの観測テストポイ
ントに対応して、予め複数のプローブライン１０２と、
複数のセンスライン１０１が格子状に配置されている。
そして、これらのラインを制御するプローブライン制御
回路４およびセンスライン制御回路１５と、これらの制
御回路を総合的に制御する制御回路５が設けられてい
る。また、図５の基本セル２の内部回路図に示されるよ
うに、夫々の観測テストポイントに対応して、故障観測
用のＭＯＳトランジスタ１６、１７および１８が配置さ
れている。なお、これら以外にも、故障観測用のＭＯＳ
トランジスタ１９および２０等も配置されている。これ
らのＭＯＳトランジスタのゲートには、プローブライン
制御回路４より出力される制御信号が、プローブライン
１０２を介して入力されており、ソースまたはドレイン
の一方には、センスライン制御回路６より出力される制
御信号が、センスライン１０１Ｃおよび１０１等を介し
て入力され、また、前記ソースまたはドレインの他方に
は、被観測ゲートとしてのＮＡＮＤ回路７、ＮＯＲ回路
８およびインバータ９等からの出力線が接続されてい
る。これにより、上記の被観測論理ゲートに対する故障
検出は、全て制御回路５、プローブライン制御回路４お
よびセンスライン制御回路１５による選択制御作用を介
して行われている。
【０００３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路においては、或る論理回路の故障が検出された
場合には、図５において、例えば被観測論理ゲートとし
てのＮＡＮＤ回路７からの出力線１０３には、故障観測
用のＭＯＳトランジスタ１６を介して、センスライン１
０１Ｃ自身の配線長分の配線容量、およびセンスライン
１０１Ｃに接続されている他の故障観測用のＭＯＳトラ
ンジスタ１９のソース側またはドレイン側のジャンクシ
ョン容量が付加されることになり、出力線１０３を出力
とする被観測論理ゲートのＮＡＮＤ回路７が駆動された
場合に、所定の応答時間内において駆動することは応答
速度の面において限界があり、前記容量の付加に伴ない
被観測ＮＡＮＤ回路７により、次段の被観測論理ゲート
のインバータ９を十分に駆動することができないという
異常事態が生じる。また、このように駆動することがで
きない場合には、本来の故障検出の能力を果すことがで
きないか、または故障検出動作時の動作分（負荷容量）
をも考慮した上で、被観測論理ゲートのＮＡＮＤ回路７
としては、十分に駆動することのできる能力を持ったプ
ロックに置換えることが必要となるため、設計の自由度
が狭くなり、且つ前記故障検出機能を備えた半導体集積
回路のチップ面積が増大するという欠点がある。
集積回路においては、或る論理回路の故障が検出された
場合には、図５において、例えば被観測論理ゲートとし
てのＮＡＮＤ回路７からの出力線１０３には、故障観測
用のＭＯＳトランジスタ１６を介して、センスライン１
０１Ｃ自身の配線長分の配線容量、およびセンスライン
１０１Ｃに接続されている他の故障観測用のＭＯＳトラ
ンジスタ１９のソース側またはドレイン側のジャンクシ
ョン容量が付加されることになり、出力線１０３を出力
とする被観測論理ゲートのＮＡＮＤ回路７が駆動された
場合に、所定の応答時間内において駆動することは応答
速度の面において限界があり、前記容量の付加に伴ない
被観測ＮＡＮＤ回路７により、次段の被観測論理ゲート
のインバータ９を十分に駆動することができないという
異常事態が生じる。また、このように駆動することがで
きない場合には、本来の故障検出の能力を果すことがで
きないか、または故障検出動作時の動作分（負荷容量）
をも考慮した上で、被観測論理ゲートのＮＡＮＤ回路７
としては、十分に駆動することのできる能力を持ったプ
ロックに置換えることが必要となるため、設計の自由度
が狭くなり、且つ前記故障検出機能を備えた半導体集積
回路のチップ面積が増大するという欠点がある。
【０００４】
【課題を解決するための手段】第１の発明の半導体集積
回路は、半導体チップ内部に、相互に絶縁されて格子状
に配置される複数のプローブラインならびに複数のセン
スラインと、故障観測の対象とする任意の被観測論理ゲ
ートに対応して、それぞれ当該被観測論理ゲートの周辺
において、近接するプローブラインとセンスラインとに
ドレイン・ソース路が接続され、ゲートが前記被観測論
理ゲートの出力線に接続される故障観測用のＮＭＯＳト
ランジスタと、故障観測時において、被観測論理ゲート
に対応する故障観測用ＮＭＯＳトランジスタのドレイン
・ソース路が接続されているプローブラインを選択し、
選択された当該プローブラインにはアクティブ・レベル
の信号を供給するとともに、それ以外のプローブライン
には非アクティブ・レベルの信号を供給して、当該ＮＭ
ＯＳトランジスタを稼働状態に設定するプローブライン
制御回路と、前記複数のセンスラインに接続され、故障
観測時において、前記プローブライン制御回路により稼
働状態に設定される故障観測用のＮＭＯＳトランジスタ
および対応するセンスラインを介して入力される検出信
号を受けて、所定のパッドを介して外部に出力するセン
スライン制御回路と、を少なくとも論理ゲートの故障検
出用として備えることを特徴としている。
回路は、半導体チップ内部に、相互に絶縁されて格子状
に配置される複数のプローブラインならびに複数のセン
スラインと、故障観測の対象とする任意の被観測論理ゲ
ートに対応して、それぞれ当該被観測論理ゲートの周辺
において、近接するプローブラインとセンスラインとに
ドレイン・ソース路が接続され、ゲートが前記被観測論
理ゲートの出力線に接続される故障観測用のＮＭＯＳト
ランジスタと、故障観測時において、被観測論理ゲート
に対応する故障観測用ＮＭＯＳトランジスタのドレイン
・ソース路が接続されているプローブラインを選択し、
選択された当該プローブラインにはアクティブ・レベル
の信号を供給するとともに、それ以外のプローブライン
には非アクティブ・レベルの信号を供給して、当該ＮＭ
ＯＳトランジスタを稼働状態に設定するプローブライン
制御回路と、前記複数のセンスラインに接続され、故障
観測時において、前記プローブライン制御回路により稼
働状態に設定される故障観測用のＮＭＯＳトランジスタ
および対応するセンスラインを介して入力される検出信
号を受けて、所定のパッドを介して外部に出力するセン
スライン制御回路と、を少なくとも論理ゲートの故障検
出用として備えることを特徴としている。
【０００５】また、第２の発明の半導体集積回路は、半
導体チップ内部に、相互に絶縁されて格子状に配置され
る複数のプローブラインならびに複数のセンスライン
と、故障観測の対象とする任意の被観測論理ゲートに対
応して、それぞれ当該被観測論理ゲートの周辺におい
て、近接するプローブラインとセンスラインとにドレイ
ン・ソース路が接続され、ゲートが前記被観測論理ゲー
トの出力線に接続される故障観測用のＰＭＯＳトランジ
スタと、故障観測時において、被観測論理ゲートに対応
する故障観測用ＰＭＯＳトランジスタのドレイン・ソー
ス路が接続されているプローブラインを選択し、選択さ
れた当該プローブラインにはアクティブ・レベルの信号
を供給するとともに、それ以外のプローブラインには非
アクティブ・レベルの信号を供給して、当該ＰＭＯＳト
ランジスタを稼働状態に設定するプローブライン制御回
路と、前記複数のセンスラインに接続され、故障観測時
において、前記プローブライン制御回路により稼働状態
に設定される故障観測用のＰＭＯＳトランジスタおよび
対応するセンスラインを介して入力される検出信号を受
けて、所定のパッドを介して外部に出力するセンスライ
ン制御回路と、を少なくとも論理ゲートの故障検出用と
して備えることを特徴としている。
導体チップ内部に、相互に絶縁されて格子状に配置され
る複数のプローブラインならびに複数のセンスライン
と、故障観測の対象とする任意の被観測論理ゲートに対
応して、それぞれ当該被観測論理ゲートの周辺におい
て、近接するプローブラインとセンスラインとにドレイ
ン・ソース路が接続され、ゲートが前記被観測論理ゲー
トの出力線に接続される故障観測用のＰＭＯＳトランジ
スタと、故障観測時において、被観測論理ゲートに対応
する故障観測用ＰＭＯＳトランジスタのドレイン・ソー
ス路が接続されているプローブラインを選択し、選択さ
れた当該プローブラインにはアクティブ・レベルの信号
を供給するとともに、それ以外のプローブラインには非
アクティブ・レベルの信号を供給して、当該ＰＭＯＳト
ランジスタを稼働状態に設定するプローブライン制御回
路と、前記複数のセンスラインに接続され、故障観測時
において、前記プローブライン制御回路により稼働状態
に設定される故障観測用のＰＭＯＳトランジスタおよび
対応するセンスラインを介して入力される検出信号を受
けて、所定のパッドを介して外部に出力するセンスライ
ン制御回路と、を少なくとも論理ゲートの故障検出用と
して備えることを特徴としている。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例における半導体チ
ップの構成を示す図である。図１に示されるように、本
実施例における半導体チップ１上の基本セル２内には、
観測対象の論理ゲートであるＮＡＮＤ回路７、ＮＯＲ回
路８およびインバータ９等と、それぞれこれらの観測対
象に対応する観測テストポイントＡ、ＢおよびＣ等に対
して、予め複数のプローブライン１０２（１０２Ｄを含
む）と複数のセンスライン１０１（１０１Ｃを含む）が
格子状に配置されており、それらのラインを制御するプ
ローブライン制御回路４およびセンスライン制御回路６
と、これらのプローブライン制御回路４およびセンスラ
イン制御回路６を総合的に制御する制御回路５が設けら
れている。また、夫々の観測テストポイントＡおよびＢ
等に対応して、故障観測用のＮＭＯＳトランジスタ１０
および１２が埋込み配置されている。なお、これら以外
にも、故障観測用のＮＭＯＳトランジスタ１１が埋込み
配置されている。これらの観測テストポイントＡおよび
Ｂに対応するＮＭＯＳトランジスタ１０および１２のゲ
ートには、当該観測テストポイントＡおよびＢの出力が
それぞれ直接接続されており、またドレインにはプロー
ブライン１０２Ｄおよび１０２がそれぞれ接続され、ソ
ースにはセンスライン１０１Ｃおよび１０１がそれぞれ
接続されている。本発明の従来例と異なる特徴点は、上
述のように、夫々の観測テストポイントが、直接観測用
のＮＭＯＳトランジスタのゲートに接続されていること
である。
ップの構成を示す図である。図１に示されるように、本
実施例における半導体チップ１上の基本セル２内には、
観測対象の論理ゲートであるＮＡＮＤ回路７、ＮＯＲ回
路８およびインバータ９等と、それぞれこれらの観測対
象に対応する観測テストポイントＡ、ＢおよびＣ等に対
して、予め複数のプローブライン１０２（１０２Ｄを含
む）と複数のセンスライン１０１（１０１Ｃを含む）が
格子状に配置されており、それらのラインを制御するプ
ローブライン制御回路４およびセンスライン制御回路６
と、これらのプローブライン制御回路４およびセンスラ
イン制御回路６を総合的に制御する制御回路５が設けら
れている。また、夫々の観測テストポイントＡおよびＢ
等に対応して、故障観測用のＮＭＯＳトランジスタ１０
および１２が埋込み配置されている。なお、これら以外
にも、故障観測用のＮＭＯＳトランジスタ１１が埋込み
配置されている。これらの観測テストポイントＡおよび
Ｂに対応するＮＭＯＳトランジスタ１０および１２のゲ
ートには、当該観測テストポイントＡおよびＢの出力が
それぞれ直接接続されており、またドレインにはプロー
ブライン１０２Ｄおよび１０２がそれぞれ接続され、ソ
ースにはセンスライン１０１Ｃおよび１０１がそれぞれ
接続されている。本発明の従来例と異なる特徴点は、上
述のように、夫々の観測テストポイントが、直接観測用
のＮＭＯＳトランジスタのゲートに接続されていること
である。
【０００８】図１において、例えば、観測対象のＮＡＮ
Ｄ回路７の故障の有無を検出する場合には、パッド３よ
り所定の試験用信号が当該ＮＡＮＤ回路７に入力され、
またプローブライン制御回路４による制御作用を介して
プローブライン１０２Ｄが選択されて、当該プローブラ
イン１０２Ｄに対してアクティブ・レベルの制御信号が
出力され、それ以外のプローブラインには、それぞれ非
アクティブ・レベルの制御信号が供給される。これによ
り、ＮＭＯＳトランジスタ１０は稼働状態となり、当該
ＮＭＯＳトランジスタ１０のゲートには、前記試験用信
号入力に対応する観測論理ゲートとしてのＮＡＮＤ回路
７の出力線１０３（観測テストポイントＡ）における出
力レベルが入力され、前記ＮＭＯＳトランジスタ１０を
介して、その検出出力はセンスライン１０１Ｃを経由し
てセンスライン制御回路６に入力され、パッド３より外
部に出力される。これにより、パッド３より出力された
上記検出出力レベルと、ＮＡＮＤ回路７の出力線１０３
における正常信号レベルの情報とを比較照合することに
より、当該ＮＡＮＤ回路７の故障の有無が検出される。
なお、このことは、ＮＯＲ回路８を故障検出対象とする
場合においても同様であり、パッド３よりＮＯＲ回路８
に入力される試験用信号入力に対応して、ＮＯＲ回路
８、ＮＭＯＳトランジスタ１２、センスライン１０１、
センスライン制御回路６およびパッド３を介して出力さ
れる検出出力レベルと、当該ＮＯＲ回路８の出力線１０
４における正常信号レベルの情報とを比較照合すること
により、ＮＯＲ回路８の故障の有無が検出される。
Ｄ回路７の故障の有無を検出する場合には、パッド３よ
り所定の試験用信号が当該ＮＡＮＤ回路７に入力され、
またプローブライン制御回路４による制御作用を介して
プローブライン１０２Ｄが選択されて、当該プローブラ
イン１０２Ｄに対してアクティブ・レベルの制御信号が
出力され、それ以外のプローブラインには、それぞれ非
アクティブ・レベルの制御信号が供給される。これによ
り、ＮＭＯＳトランジスタ１０は稼働状態となり、当該
ＮＭＯＳトランジスタ１０のゲートには、前記試験用信
号入力に対応する観測論理ゲートとしてのＮＡＮＤ回路
７の出力線１０３（観測テストポイントＡ）における出
力レベルが入力され、前記ＮＭＯＳトランジスタ１０を
介して、その検出出力はセンスライン１０１Ｃを経由し
てセンスライン制御回路６に入力され、パッド３より外
部に出力される。これにより、パッド３より出力された
上記検出出力レベルと、ＮＡＮＤ回路７の出力線１０３
における正常信号レベルの情報とを比較照合することに
より、当該ＮＡＮＤ回路７の故障の有無が検出される。
なお、このことは、ＮＯＲ回路８を故障検出対象とする
場合においても同様であり、パッド３よりＮＯＲ回路８
に入力される試験用信号入力に対応して、ＮＯＲ回路
８、ＮＭＯＳトランジスタ１２、センスライン１０１、
センスライン制御回路６およびパッド３を介して出力さ
れる検出出力レベルと、当該ＮＯＲ回路８の出力線１０
４における正常信号レベルの情報とを比較照合すること
により、ＮＯＲ回路８の故障の有無が検出される。
【０００９】なお、図１においては、インバータ９に対
応する故障観測用のＮＭＯＳトランジスタの記載が省略
されているが、このインバータ９を故障検出対象とする
場合においても、上記ＮＡＮＤ回路７およびＮＯＲ回路
８に対する場合と同様に、当該インバータ９の故障の有
無を検出することができる。
応する故障観測用のＮＭＯＳトランジスタの記載が省略
されているが、このインバータ９を故障検出対象とする
場合においても、上記ＮＡＮＤ回路７およびＮＯＲ回路
８に対する場合と同様に、当該インバータ９の故障の有
無を検出することができる。
【００１０】次に、図２は、本発明の第２の実施例にお
ける半導体チップの部分構成を示す図である。図２に見
られるように、観測対象のＮＡＮＤ回路７と、故障観測
用のＰＭＯＳトランジスタ１３と、インバータ９と、プ
ローブライン制御回路４と、センスライン制御回路６と
を示す部分回路図であり、図１に対応する半導体チップ
２上の他の部分については記載が一切省略されている。
本実施例の第１の実施例との相違点は、ＮＡＮＤ回路７
に対する故障観測用のＭＯＳトランジスタとして、ＰＭ
ＯＳトランジスタ１３が使用されていることであり、こ
れに伴ない、ＰＭＯＳトランジスタ１３、センスライン
１０１Ｃおよびセンスライン制御回路６より外部に出力
される検出レベルは、前述の第１の実施例の検出レベル
の反転レベルが出力される。この場合においても、ＰＭ
ＯＳトランジスタ１３、センスライン１０１Ｃ、センス
ライン制御回路６およびパッド３を介して出力される上
記検出出力レベルと、ＮＡＮＤ回路７の出力線１０３に
おける正常信号レベルの情報とを比較することにより、
当該ＮＡＮＤ回路７の故障の有無が検出される。このよ
うに、本実施例においては、図１における他の故障観測
用のＮＭＯＳトランジスタ１１および１２等も、全て、
それぞれＰＭＯＳトランジスタに置換えられる。
ける半導体チップの部分構成を示す図である。図２に見
られるように、観測対象のＮＡＮＤ回路７と、故障観測
用のＰＭＯＳトランジスタ１３と、インバータ９と、プ
ローブライン制御回路４と、センスライン制御回路６と
を示す部分回路図であり、図１に対応する半導体チップ
２上の他の部分については記載が一切省略されている。
本実施例の第１の実施例との相違点は、ＮＡＮＤ回路７
に対する故障観測用のＭＯＳトランジスタとして、ＰＭ
ＯＳトランジスタ１３が使用されていることであり、こ
れに伴ない、ＰＭＯＳトランジスタ１３、センスライン
１０１Ｃおよびセンスライン制御回路６より外部に出力
される検出レベルは、前述の第１の実施例の検出レベル
の反転レベルが出力される。この場合においても、ＰＭ
ＯＳトランジスタ１３、センスライン１０１Ｃ、センス
ライン制御回路６およびパッド３を介して出力される上
記検出出力レベルと、ＮＡＮＤ回路７の出力線１０３に
おける正常信号レベルの情報とを比較することにより、
当該ＮＡＮＤ回路７の故障の有無が検出される。このよ
うに、本実施例においては、図１における他の故障観測
用のＮＭＯＳトランジスタ１１および１２等も、全て、
それぞれＰＭＯＳトランジスタに置換えられる。
【００１１】なお、上記の第１の実施例においては、故
障観測の対象とするＮＡＮＤ回路７およびＮＯＲ回路８
等に対応して、故障観測用のＮＭＯＳトランジスタ１０
および１２等においては、それぞれドレインが近接する
プローブライン１０２Ｄおよび１０２に接続され、ソー
スが近接するセンスライン１０１Ｃおよび１０１に接続
されているが、それぞれ関連するプローブライン１０２
Ｄおよび１０２のレベルと、対応するセンスライン１０
１Ｃおよび１０１のレベルとの関係において、これらの
ＮＭＯＳトランジスタ１０および１２等において、ソー
スをそれぞれ近接するプローブライン１０２Ｄおよび１
０２に接続し、またドレインをそれぞれ近接するセンス
ライン１０１Ｃおよび１０１に接続しても、同様の作用
効果が得られることは明らかである。このことは、上記
の第２の実施例についても同様であり、図２において、
故障観測用のＰＭＯＳトランジスタ１３のドレインをプ
ローブライン１０２Ｄに接続し、ソースをセンスライン
１０１Ｃに接続することによっても、当該第２の実施例
の場合と同様の作用効果が得られる。
障観測の対象とするＮＡＮＤ回路７およびＮＯＲ回路８
等に対応して、故障観測用のＮＭＯＳトランジスタ１０
および１２等においては、それぞれドレインが近接する
プローブライン１０２Ｄおよび１０２に接続され、ソー
スが近接するセンスライン１０１Ｃおよび１０１に接続
されているが、それぞれ関連するプローブライン１０２
Ｄおよび１０２のレベルと、対応するセンスライン１０
１Ｃおよび１０１のレベルとの関係において、これらの
ＮＭＯＳトランジスタ１０および１２等において、ソー
スをそれぞれ近接するプローブライン１０２Ｄおよび１
０２に接続し、またドレインをそれぞれ近接するセンス
ライン１０１Ｃおよび１０１に接続しても、同様の作用
効果が得られることは明らかである。このことは、上記
の第２の実施例についても同様であり、図２において、
故障観測用のＰＭＯＳトランジスタ１３のドレインをプ
ローブライン１０２Ｄに接続し、ソースをセンスライン
１０１Ｃに接続することによっても、当該第２の実施例
の場合と同様の作用効果が得られる。
【００１２】また、上記の第１および第２の実施例にお
いては、それぞれ故障観測用のトランジスタとして、そ
れぞれＮＭＯＳトランジスタおよびＰＭＯＳトランジス
タが用いられているが、これらのＭＯＳトランジスタの
代わりに、他のトランジスタ類を用いてもよいことは云
うまでもない。
いては、それぞれ故障観測用のトランジスタとして、そ
れぞれＮＭＯＳトランジスタおよびＰＭＯＳトランジス
タが用いられているが、これらのＭＯＳトランジスタの
代わりに、他のトランジスタ類を用いてもよいことは云
うまでもない。
【００１３】次に、図３は、本発明の第３の実施例を示
すブロック図である。図１の第１の実施例との対比によ
り明らかなように、本実施例と第１の実施例との相違点
は、第１の実施例においては、センスライン制御回路６
がセンスライン１０１Ｃ、１０１および１０１から入力
される検出出力が、パッド３を介してパラレルに出力さ
れているのに対して、本実施例においては、当該検出出
力が、センスライン制御回路１４より、１個のパッド３
を介してシリアルに出力されていることである。それ以
外については、その構成および動作等、全て第１の実施
例の場合と同様である。
すブロック図である。図１の第１の実施例との対比によ
り明らかなように、本実施例と第１の実施例との相違点
は、第１の実施例においては、センスライン制御回路６
がセンスライン１０１Ｃ、１０１および１０１から入力
される検出出力が、パッド３を介してパラレルに出力さ
れているのに対して、本実施例においては、当該検出出
力が、センスライン制御回路１４より、１個のパッド３
を介してシリアルに出力されていることである。それ以
外については、その構成および動作等、全て第１の実施
例の場合と同様である。
【００１４】
【発明の効果】以上説明したように、本発明は、半導体
チップにおける回路構成において、試験用信号入力に対
応する被観測論理ゲートの出力線の情報を、直接故障観
測用ＭＯＳトランジスタのゲートに入力するように回路
を構成することにより、前記被観測論理ゲートの出力線
に負荷容量として付加される前記故障観測用のＭＯＳト
ランジスタのドレイン側の容量を回避することが可能と
なり、半導体集積回路における応答動作が改善されると
いう効果がある。
チップにおける回路構成において、試験用信号入力に対
応する被観測論理ゲートの出力線の情報を、直接故障観
測用ＭＯＳトランジスタのゲートに入力するように回路
を構成することにより、前記被観測論理ゲートの出力線
に負荷容量として付加される前記故障観測用のＭＯＳト
ランジスタのドレイン側の容量を回避することが可能と
なり、半導体集積回路における応答動作が改善されると
いう効果がある。
【００１５】また、当該半導体集積回路の通常動作時に
おいて、被観測論理ゲートの故障検出を行う場合におい
ても、当該被観測論理ゲートの通常動作に影響を与える
ことなく故障検出を効率よく行うことができるという効
果があり、これにより、ひいては半導体集積回路の設計
自由度が改善され、且つ故障検出機能を内在する半導体
集積回路自体のチップ面積を、最小限度に縮小化するこ
とができるという効果がある。
おいて、被観測論理ゲートの故障検出を行う場合におい
ても、当該被観測論理ゲートの通常動作に影響を与える
ことなく故障検出を効率よく行うことができるという効
果があり、これにより、ひいては半導体集積回路の設計
自由度が改善され、且つ故障検出機能を内在する半導体
集積回路自体のチップ面積を、最小限度に縮小化するこ
とができるという効果がある。
【図１】本発明の第１の実施例における半導体チップの
回路構成図である。
回路構成図である。
【図２】本発明の第２の実施例における半導体チップの
部分回路構成図である。
部分回路構成図である。
【図３】本発明の第３の実施例における半導体チップの
回路構成図である。
回路構成図である。
【図４】従来例における半導体チップの回路構成図であ
る。
る。
【図５】従来例における基本セルの回路構成図である。
１ 半導体チップ ２ 基本セル ３ パッド ４ プローブライン制御回路 ５ 制御回路 ６、１４、１５ センスライン制御回路 ７ ＮＡＮＤ回路 ８ ＮＯＲ回路 ９ インバータ １０〜１２ ＮＯＭＳトランジスタ １３ ＰＭＯＳトランジスタ １６〜２０ ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G01R 31/28 - 31/3193
Claims (2)
- 【請求項１】 半導体チップ内部に、相互に絶縁されて
格子状に配置される複数のプローブラインならびに複数
のセンスラインと、 故障観測の対象とする任意の被観測論理ゲートに対応し
て、それぞれ当該被観測論理ゲートの周辺において、近
接するプローブラインとセンスラインとにドレイン・ソ
ース路が接続され、ゲートが前記被観測論理ゲートの出
力線に接続される故障観測用のＮＭＯＳトランジスタ
と、 故障観測時において、被観測論理ゲートに対応する前記
故障観測用ＮＭＯＳトランジスタの前記ドレイン・ソー
ス路が接続されているプローブラインを選択し、選択さ
れた当該プローブラインにはアクティブ・レベルの信号
を供給するとともに、それ以外のプローブラインには非
アクティブ・レベルの信号を供給して、当該ＮＭＯＳト
ランジスタを稼働状態に設定するプローブライン制御回
路と、 前記複数のセンスラインに接続され、故障観測時におい
て、前記プローブライン制御回路により稼働状態に設定
される故障観測用のＮＭＯＳトランジスタおよび対応す
るセンスラインを介して入力される検出信号を受けて、
所定のパッドを介して外部に出力するセンスライン制御
回路と、 を少なくとも論理ゲートの故障検出用として備えること
を特徴とする半導体集積回路。 - 【請求項２】 半導体チップ内部に、相互に絶縁されて
格子状に配置される複数のプローブラインならびに複数
のセンスラインと、 故障観測の対象とする任意の被観測論理ゲートに対応し
て、それぞれ当該被観測論理ゲートの周辺において、近
接するプローブラインとセンスラインとにドレイン・ソ
ース路が接続され、ゲートが前記被観測論理ゲートの出
力線に接続される故障観測用のＰＭＯＳトランジスタ
と、 故障観測時において、被観測論理ゲートに対応する前記
故障観測用ＰＭＯＳトランジスタの前記ドレイン・ソー
ス路が接続されているプローブラインを選択し、選択さ
れた当該プローブラインにはアクティブ・レベルの信号
を供給するとともに、それ以外のプローブラインには非
アクティブ・レベルの信号を供給して、当該ＰＭＯＳト
ランジスタを稼働状態に設定するプローブライン制御回
路と、 前記複数のセンスラインに接続され、故障観測時におい
て、前記プローブライン制御回路により稼働状態に設定
される故障観測用のＰＭＯＳトランジスタおよび対応す
るセンスラインを介して入力される検出信号を受けて、
所定のパッドを介して外部に出力するセンスライン制御
回路と、 を少なくとも論理ゲートの故障検出用として備えること
を特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5278779A JP3056031B2 (ja) | 1993-11-09 | 1993-11-09 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5278779A JP3056031B2 (ja) | 1993-11-09 | 1993-11-09 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07128401A JPH07128401A (ja) | 1995-05-19 |
| JP3056031B2 true JP3056031B2 (ja) | 2000-06-26 |
Family
ID=17602066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5278779A Expired - Lifetime JP3056031B2 (ja) | 1993-11-09 | 1993-11-09 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3056031B2 (ja) |
-
1993
- 1993-11-09 JP JP5278779A patent/JP3056031B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07128401A (ja) | 1995-05-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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