JPS63263845A - リタイミング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデ、−夕伝送方式に関し、特にジッタを含む受
信データに内部タイミング信号を追随させるように制御
するリタイミング回路に関する。

〔従来の技術〕

従来、この種のリタイミング回路は、ジッタを含む受信
データで内部タイミング信号をサンプリングし、その結
果が“０”ならば遅れとし、ただちにパルス追加制御を
行なって内部タイミング信号を進め、またサンプリング
した結果が“１”ならば進みとし、ただちにパルス削除
制御を行なって内部タイミング信号を遅らせて内部タイ
ミング信号をジッタな含む受信データに追随するように
していた。

（発明が解決しようとする問題点） 上述した従来のリタイミング回路は、ジッタを含む受信
データで内部タイミング信号をサンプリングし、その結
果によりパルス追加制御またはパルス削除制御を行なう
が、ジッタを含む受信データの変化点で毎回制御してい
るので、受信データへの追随性は確かに良くなるが、内
部タイミング信号のジッタが増加してしまうという欠点
がある。

〔問題点を解決するための手段〕

本発明のリタイミング回路は、 内部タイミング信号がジッタを含む受信データに対して
進んでいるか遅れているかを検出して、検出信号を保持
しておく進み／遅れ検出回路と、内部タイミング信号の
前記受信データに対する進み／遅れ量を検出する進み／
遅れ量検出回路と、 進み／遅れ量検出回路から入力した進み／遅れ量をビッ
ト数に変換するビット変換回路と、ビット変換回路から
出力されたビット数を内部に数段階に予め設定された基
準ビット数と比較して、数段階の基準ビット数間のいず
れの範囲内にあるかを示す比較信号を出力する比較回路
と、前記比較回路から入力された比較信号にもとづいて
カウントのための重みを付けて重みの値に対応する重み
パルスを発生し、前記進み／遅れ検出回路に保持されて
いる検出信号を入力してカウントの方向を判断し、重み
パルスとカウント方向を出力する重み付け回路と、 パルス追加／削除の制御頻度を設定するためのパルス追
加／削除頻度設定回路と、 前記重み付け回路から出力された重みパルスとカウント
方向を入力し、重みパルスをカウント方向に計数して、
計数されたカウント値が前記パルス追加／削除頻度設定
回路に設定されている制御頻度をこえた場合、パルス数
変更指示信号を出力する可逆計数器と、 可逆計数器から出力されたパルス数変更指示信号および
進み／遅れ検出回路に保持されている検出信号を入力し
て、内部タイミング信号が前記受信データより進んでい
る場合にパルスが削除されたリタイミング信号を出力し
、内部タイミング信号が前記受信データより遅れている
場合にパルスが追加されたリタイミング信号を出力する
パルス追加／削除回路とを有する。

（作用） このように、ビット変換された進み／遅れ量を内部に数
段階に設定された基準ビット数と比較し、基準ビット数
間のいずれの範囲内にあるかの比較結果によってカウン
トのための重みを付け、進み／遅れによりカウント方向
を判断し、重みをカウント方向に計数し、計数されたカ
ウント値がパルス追加／削除の制御頻度をこえた場合に
パルス数の変更を指示して、パルスが追加または削除さ
れたリタイミング信号を出力するので、進み／遅れ量の
大きさにかかわらずジッタを含む受信データへの内部タ
イミング信号の追随が速くなり、かつ内部タイミング信
号のジッタが低く押さえられる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明のリタイミング回路の一実施例を示すブ
ロック図、第２図は内部タイミング信号が受信データよ
りも進んでいる場合の第１図の回路のタイミングチャー
ト、第３図は内部タイミング信号が受信データよりも遅
れている場合の第１図の回路のタイミングチャートであ
る。

進み／遅れ検出回路５は、端子１５から入力された内部
タイミング信号すが端子１６から入力されジッタを含む
受信データａに対して進んでいるか遅れているかを検出
して、進み検出信号ｄまたは遅れ検出信号ｅを保持して
おく。進み／遅れ量検出回路８は内部タイミング信号す
の受信データａに対する進み／遅れ量Ｃを検出する。発
振器１はパルスρを発生する。ビット変換回路９は、進
み／遅れ量検出回路８から進み／遅れ量Ｃを入力し、進
み／遅れ量Ｃを発振器１からのパルスｐによりサンプリ
ングして、進み／遅れビット数ｆに変換する。比較回路
ｌＯは内部に２段階に基準ビット数２．４が予め設定さ
れており、ビット変換回路９から出力された進みビット
数ｆを基準ビット数２，４と比較して、進みビット数が
それぞれｆ≦２．２＜ｆ≦４．ｆ＞４の範囲内にあると
き比較信号ｇとして信号ｇｔ　ｏ　ｇｚ＋　ｇｌ　（不
図示）を出力する。重み付け回路１１は比較回路１０か
ら入力された比較信号ｇがそれぞれｇｌ、ｇｚ　。

ｇｌのとき、カウントのための重みＷ（不図示）として
０，１．４を付与して重みＷに対応する重みパルスＶを
発生し、進み／遅れ検出回路５に保持されている検出信
号ｄまたはｅを人力してカウントの方向を判断し、重み
パルス■とカウント方向Ｓ（加算のとき“１”、減算の
とき”０”）を出力する。パルス追加／削除頻度設定回
路７はパルス追加／削除の制御頻度を設定するための回
路であり、例えば制御頻度４が設定される。可逆計数器
６は重み付け回路１１から出力された重みパルスＶとカ
ウント方向Ｓを入力し、重みＷをカウント方向Ｓに計数
して、計数されたカウント値がパルス追加／削除頻度設
定回路７に設定されている制御頻度をこえた場合、パル
ス数変更指示信号ｍを出力する。パルス追加／削除回路
１４はフリップフロップ２，３．４と否定論理積回路１
２゜１３とからなる。フリップフロップ２．は可逆計数
器６から出力されたパルス数変更指示信号ｍを記憶する
。否定論理積回路１２は、発振器１からのパルスｐとフ
リップフロップ３の出力子と進み／遅れ検出回路５から
出力された検出信号ｅとの否定論理積を演算して、パル
スが追加／削除されたリタイミング信号を得るための信
号９を出力する。否定論理積回路１３は、否定論理積回
路１２から出力された信号ｑと７リツプフロツプ４の出
力にとの否定論理積を演算して、内部タイミング信号す
が受信データａより進んでいる場合にパルスが削除され
たリタイミング信号ｎを出力し、内部タイミング信号す
が受信データａより遅れている場合にパルスが追加され
たリタイミング信号ｎを端子１７に出力する。

次に、本実施例の動作を説明する。

（１）　まず、受信データａに対して内部タイミング信
号すが進んでいる場合の動作について第２図により説明
する。

受信データａに対して内部タイミング信号すが進んでい
るので、時刻り、以降遅れ検出信号ｅ＝“Ｏ”が進み／
遅れ検出回路５に保持される。

１回目のサンプリング時（不図示）に進みビット数ｆ＝
５がビット変換回路９から出力されたとすると、比較信
号ｇ３が比較回路１ｏから出力され、進み検出信号ｄ＝
“１”、ｅ＝“０”が進み／遅れ検出回路５から出力さ
れるので、重み４およびカウント方向Ｓ＝“０”　（パ
ルス削除の方向）が重み付け回路１１から出力される。

このとき、可逆計数器６により計数されるカウント値は
−４であり、カウント値の絶対値４が制御頻度４以下で
あるので、パルス数変更指示信号ｍが可逆計数器６から
出力されない。２回目のサンプリング時に、進みビット
数ｆ＝４がビット変換回路９から出力されると、重みｖ
＝１およびカウント方向Ｓ＝“Ｏ”が重み付け回路１１
から出力され、カウント値−５（＝−４−１）が可逆計
数器６により計数され、カウント値の絶対値５が制御頻
度４をこえているので、時刻ｔ２においてパルス数変更
指示信号ｍが可逆計数器６から出力される。この時、信
号ｍがフリップフロップ２をプリセットして、フリップ
フロップ２のＱ出力は“１”となる。その結果、時刻Ｌ
３においてフリップフロップ３はそのクリアが解除され
てＱ出力子が“１″′となり、フリップフロップ３から
のＱ出力ｊ＝“０”を入力してフリップフロップ４がク
リアされ、そのＱ出力２が“０”となる。時刻ｔ５にお
いて、フリップフロップ４のＱ出力２が“０“に保持さ
れて、フリップフロップ３のＱ出力ｊが変化して“１″
となり、それにともないフリップフロップ２のＱ出力り
が変化して“０”となり、フリップフロップ３が再びク
リアされる。

時刻ｔ３〜ｔ６において、フリップフロップ４のＱ出力
２が“０″、したがってＱ出力ｋが“１”に保持され、
また遅れ検出信号ｅ＝“０”を入力した否定論理積回路
１２から信号ｑ＝“１”が出力されるので、パルスが削
除されたリタイミング信号ｎが否定論理積回路１３から
出力される。

（２）次に、受信データａに対して内部タイミング信号
すが遅れている場合の動作について第３図により説明す
る。

１．２回目のサンプリング時（１回目は不図示）に、遅
れビット数ｆ＝５．３がビット変換回路９から出力され
たとすると、１回目のサンプリング時に重みｗ＝４．カ
ウント方向Ｓ＝“１”（パルス追加の方向）が、２回目
のサンプリング時に重みＷ＝１．カウント方向Ｓ＝“１
“が重み付け回路１１から出力され、カウント値＋５（
＝４＋１）が可逆計数器６により計数され、カウント値
＋５が制御頻度４をこえているので、時刻【２において
パルス数変更指示信号ｍが可逆計数器６から出力される
。時刻ｔ３〜ｔ６において、第２図の場合と同様にフリ
ップフロップ４のＱ出力ｋが“１”に保持される。また
、時刻ｔ３〜ｔ６において遅れ検出信号ｅ＝“１″とパ
ルスＰとフリップフロップ３の出力ｊを入力した否定論
理積回路１２から時刻Ｌ４〜ｔ、において“０”となる
信号ｑが出力されるので信号ｑが追加されたリタイミン
グ信号ｎが否定論理積回路１３から出力される。

（発明の効果） 以上説明したように本発明は、ビット変換され　゛た進
み／遅れ量を内部に数段階に設定された基準ビット数と
比較し、基準ビット数間のいずれの範　ど回内にあるか
の比較結果によってカウントのための重みを付け、進み
／遅れによりカウント方向を判断し、重みをカウント方
向に計数し、計数されたカウント値がパルス追加／削除
の制御頻度をこえた場合にパルス数の変更を指示して、
パルスが追加または削除されたリタイミング信号を出力
することにより、進み／遅れ量の大きさにかかわらずジ
ッタを含む受信データへの内部タイミング信号の追随を
速くし、かつ゛内部タイミング信号のジッタを低く押え
る効果がある。

【図面の簡単な説明】

第１図は本発明のリタイミング回路の一実施例を示すブ
ロック図、第２図は内部タイミングが受信データよりも
進んでいる場合の第１図の回路のタイミングチャート、
第３図は内部タイミングが受信データよりも遅れている
場合の第１図の回路のタイミングチャートである。 １・・・発振器、 ２．３．４−・・フリップフロップ、 ５・・・進み／遅れ検出回路、 ６・・・可逆計数器、 フ・・・パルス追加／削除頻度設定回路、８・・・進み
／遅れ量検出回路、 ９・・・ビット変換回路、 ｌＯ・・・比較回路、 ＋　１−・・重み付け回路、 １２、１３−・・否定論理積回路、 １４・・・パルス追加／削除回路、 ａ・・・受信データ、　　ｂ・・・内部タイミング信号
、Ｃ・・・進み／遅れ量、ｄ・・・進み検出信号、ｅ・
・・遅れ検出信号、ｆ・・・進み／遅れビット数、ｇ・
・・比較信号、　ｍ・・・パルス数変更指示信号、ｎ・
・・リタイミング信号。 ｐ・・・発振器１の出力パルス、 Ｓ・・・カウント方向、■・・・重みパルス、ｗ−・・
重み。

Claims (1)

1. 【特許請求の範囲】 内部タイミング信号がジッタを含む受信データに対して
   進んでいるか遅れているかを検出して、検出信号を保持
   しておく進み／遅れ検出回路と、内部タイミング信号の
   前記受信データに対する進み／遅れ量を検出する進み／
   遅れ量検出回路と、 進み／遅れ量検出回路から入力した進み／遅れ量をビッ
   ト数に変換するビット変換回路と、ビット変換回路から
   出力されたビット数を内部に数段階に予め設定された基
   準ビット数と比較して、数段階の基準ビット数間のいず
   れの範囲内にあるかを示す比較信号を出力する比較回路
   と、前記比較回路から入力された比較信号にもとづいて
   カウントのための重みを付けて重みの値に対応する重み
   パルスを発生し、前記進み／遅れ検出回路に保持されて
   いる検出信号を入力してカウントの方向を判断し、重み
   パルスとカウント方向を出力する重み付け回路と、 パルス追加／削除の制御頻度を設定するためのパルス追
   加／削除頻度設定回路と、 前記重み付け回路から出力された重みパルスとカウント
   方向を入力し、重みパルスをカウント方向に計数して、
   計数されたカウント値が前記パルス追加／削除頻度設定
   回路に設定されている制御頻度をこえた場合、パルス数
   変更指示信号を出力する可逆計数器と、 可逆計数器から出力されたパルス数変更指示信号および
   進み／遅れ検出回路に保持されている検出信号を入力し
   て、内部タイミング信号が前記受信データより進んでい
   る場合にパルスが削除されたリタイミング信号を出力し
   、内部タイミング信号が前記受信データより遅れている
   場合にパルスが追加されたリタイミング信号を出力する
   パルス追加／削除回路とを有するリタイミング回路。