JPS6325497B2 - - Google Patents
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- Publication number
- JPS6325497B2 JPS6325497B2 JP57166708A JP16670882A JPS6325497B2 JP S6325497 B2 JPS6325497 B2 JP S6325497B2 JP 57166708 A JP57166708 A JP 57166708A JP 16670882 A JP16670882 A JP 16670882A JP S6325497 B2 JPS6325497 B2 JP S6325497B2
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- JP
- Japan
- Prior art keywords
- data
- input
- bits
- converter
- converters
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/74—Simultaneous conversion
Landscapes
- Electron Beam Exposure (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は電子ビーム露光装置、さらに詳しくは
その電子ビーム露光装置の偏向系のDAコンバー
タに関するものである。
その電子ビーム露光装置の偏向系のDAコンバー
タに関するものである。
(2) 従来技術と問題点
電子ビーム露光装置の偏向系に用いるDAコン
バータとしては18〜20ビツトのものが必要である
が安易にできるDAコンバータは12〜14ビツトの
ものが通常である。そこで従来のDAコンバータ
としては上位ｍビツトをデコードして2m個の定電
流（圧）源をｍビツトのデータＳでＳ個オンし下
位のデータ（ｎ−ｍ）ビツトはDAコンバータに
入力して出力をアナログ加算していた。
バータとしては18〜20ビツトのものが必要である
が安易にできるDAコンバータは12〜14ビツトの
ものが通常である。そこで従来のDAコンバータ
としては上位ｍビツトをデコードして2m個の定電
流（圧）源をｍビツトのデータＳでＳ個オンし下
位のデータ（ｎ−ｍ）ビツトはDAコンバータに
入力して出力をアナログ加算していた。
しかしかゝる方式においては例えばデータが８
ビツトにより構成される場合を例にとつて説明す
ると、第１図に示すごとくデータが00001111から
00010000に変化する際にグリツジ現象を発生して
このグリツジ現象が発生している間、偏向を止め
て待たなければならない不便があつた。さらに２
進数をアナログ信号に変換するためのスイツチン
グトランジスタの重み抵抗の不整合によつてビツ
トの不整合が発生して描画において局所的に間隔
がつまつたりあいたりする欠点があつた。
ビツトにより構成される場合を例にとつて説明す
ると、第１図に示すごとくデータが00001111から
00010000に変化する際にグリツジ現象を発生して
このグリツジ現象が発生している間、偏向を止め
て待たなければならない不便があつた。さらに２
進数をアナログ信号に変換するためのスイツチン
グトランジスタの重み抵抗の不整合によつてビツ
トの不整合が発生して描画において局所的に間隔
がつまつたりあいたりする欠点があつた。
つまりかゝる従来の方式においては電子ビーム
露光装置の最重要項目である単調増加性を確保す
るのが困難で定電流（圧）源の出力を徴妙に調整
する必要があつた。
露光装置の最重要項目である単調増加性を確保す
るのが困難で定電流（圧）源の出力を徴妙に調整
する必要があつた。
(3) 発明の目的
本発明はこれら従来の欠点にかんがみ安価な
DCコンバータを使用して簡単に調整できる単調
増加性を確保できるDAコンバータを有する電子
ビーム露光装置を提供することを目的とするもの
である。
DCコンバータを使用して簡単に調整できる単調
増加性を確保できるDAコンバータを有する電子
ビーム露光装置を提供することを目的とするもの
である。
(4) 発明の構成
この目的は本発明によれば、ｎビツトの入力デ
イジタルデータの上位ｍビツトをデコード回路に
入力するとともに、前記上位ｍビツトに対応する
2m個のDAコンバータを設け、下位ｎ−ｍビツト
のデータはそれぞれ2m個のゲートを介してそれぞ
れ2m個の前記DAコンバータに入力し、前記デコ
ード回路は前記ｍビツトのデータの内容がＳであ
れば前記2m個のDAコンバータのうち第１番目か
ら第Ｓ番目までのDAコンバータの入力データを
オール“１”とし、第Ｓ＋１番目のDAコンバー
タの入力データは前記下位（ｎ−ｍ）ビツトのデ
ータをそのまゝ入力し、第Ｓ＋２番目以降のDA
コンバータの入力データをオール“０”とするよ
うに前記2m個のゲートを制御するように構成し、
前記2m個のDAコンバータの出力の和を電子ビー
ムの偏向用コイルに印加することを特徴とする電
子ビーム露光装置を提供することによつて達成さ
れる。
イジタルデータの上位ｍビツトをデコード回路に
入力するとともに、前記上位ｍビツトに対応する
2m個のDAコンバータを設け、下位ｎ−ｍビツト
のデータはそれぞれ2m個のゲートを介してそれぞ
れ2m個の前記DAコンバータに入力し、前記デコ
ード回路は前記ｍビツトのデータの内容がＳであ
れば前記2m個のDAコンバータのうち第１番目か
ら第Ｓ番目までのDAコンバータの入力データを
オール“１”とし、第Ｓ＋１番目のDAコンバー
タの入力データは前記下位（ｎ−ｍ）ビツトのデ
ータをそのまゝ入力し、第Ｓ＋２番目以降のDA
コンバータの入力データをオール“０”とするよ
うに前記2m個のゲートを制御するように構成し、
前記2m個のDAコンバータの出力の和を電子ビー
ムの偏向用コイルに印加することを特徴とする電
子ビーム露光装置を提供することによつて達成さ
れる。
(5) 発明の実施例
以下本発明の実施例を図面を参照しつゝ詳細に
説明する。
説明する。
本発明の要旨とするところは偏向用DAコンバ
ータを小さいDAコンバータを複数個並べ１番目
のDAコンバータから順に入出力データをオール
“１”にしてゆくようにしたものであつてこの接
続を第２図に示す。
ータを小さいDAコンバータを複数個並べ１番目
のDAコンバータから順に入出力データをオール
“１”にしてゆくようにしたものであつてこの接
続を第２図に示す。
第２図においてｎビツトの入力データは上位ｍ
ビツトと下位ｎ−ｍビツトに分割され（第２図は
ｍ＝４、ｎ−ｍ＝４の場合を示す）その上位ｍビ
ツトはデコード回路２に印加されそのデコード回
路２の出力はゲート回路１，３Ａ、ゲート回路
２，３Ｂ、……ゲート回路２m，３Ｎに印加され
る。また下位（ｎ−ｍ）ビツトはゲート回路１，
３Ａ、ゲート回路２，３Ｂ、……ゲート回路２m，
３Ｎを介してそれぞれDAコンバータ１，４Ａ、
DAコンバータ２，４Ｂ、……DAコンバータ４
Ｎに印加される。DAコンバータ４Ａ〜４Ｎの数
2mは上位ｍビツトに対応する。さらに上位ｍビツ
トはDAコンバータ５に印加され、DAコンバー
タ４Ａ，４Ｂ，……，４Ｎ，５の出力は増幅器６
にて加算されて偏向コイル７に印加される。
ビツトと下位ｎ−ｍビツトに分割され（第２図は
ｍ＝４、ｎ−ｍ＝４の場合を示す）その上位ｍビ
ツトはデコード回路２に印加されそのデコード回
路２の出力はゲート回路１，３Ａ、ゲート回路
２，３Ｂ、……ゲート回路２m，３Ｎに印加され
る。また下位（ｎ−ｍ）ビツトはゲート回路１，
３Ａ、ゲート回路２，３Ｂ、……ゲート回路２m，
３Ｎを介してそれぞれDAコンバータ１，４Ａ、
DAコンバータ２，４Ｂ、……DAコンバータ４
Ｎに印加される。DAコンバータ４Ａ〜４Ｎの数
2mは上位ｍビツトに対応する。さらに上位ｍビツ
トはDAコンバータ５に印加され、DAコンバー
タ４Ａ，４Ｂ，……，４Ｎ，５の出力は増幅器６
にて加算されて偏向コイル７に印加される。
デコード回路は例えば本発明においてｍビツト
を４ビツトと仮定すると２進数データをA1〜
A16、B1〜B16の32個データに変換し、その出力
をゲート回路３Ａ，３Ｂ，……，３Ｎ（16個）に
印加する。第５図はデコード回路の入力出力対照
表である。このようなデコード回路はロジツク
IC、ダイオードアレイ、ROM等で構成すること
ができる。例えば入力が0110ではA1〜A7＝１、
A8〜A16＝０、B1〜B6＝１、B7〜B16＝０とな
る。
を４ビツトと仮定すると２進数データをA1〜
A16、B1〜B16の32個データに変換し、その出力
をゲート回路３Ａ，３Ｂ，……，３Ｎ（16個）に
印加する。第５図はデコード回路の入力出力対照
表である。このようなデコード回路はロジツク
IC、ダイオードアレイ、ROM等で構成すること
ができる。例えば入力が0110ではA1〜A7＝１、
A8〜A16＝０、B1〜B6＝１、B7〜B16＝０とな
る。
各ゲート回路３Ａ，３Ｂ，……３Ｎの詳細回路
を第３図に示す。第３図において各ゲート回路は
ｎ−ｍ個（４個）のゲート１１Ａ，１１Ｂ，……
１１Ｎから構成され各ゲートにはデコード回路２
の出力Ai，Biが印加され、一方、下位４ビツト
データが印加される。つぎに各ゲート１１Ａ，１
１Ｂ，……，１１Ｎの内部の詳細回路は第４図の
ごとくアンド回路AND１，AND２，AND３お
よびオア回路ORによつて構成されている。
を第３図に示す。第３図において各ゲート回路は
ｎ−ｍ個（４個）のゲート１１Ａ，１１Ｂ，……
１１Ｎから構成され各ゲートにはデコード回路２
の出力Ai，Biが印加され、一方、下位４ビツト
データが印加される。つぎに各ゲート１１Ａ，１
１Ｂ，……，１１Ｎの内部の詳細回路は第４図の
ごとくアンド回路AND１，AND２，AND３お
よびオア回路ORによつて構成されている。
第４図の回路はつぎのごとく動作する。すなわ
ち (イ) Ai＝１、Bi＝１であればAND２の出力が１
となるからデータの有無にかゝわらず“１”が
出力されてDAコンバータに送られる。
ち (イ) Ai＝１、Bi＝１であればAND２の出力が１
となるからデータの有無にかゝわらず“１”が
出力されてDAコンバータに送られる。
(ロ) Ai＝１、Bi＝０であればAND１の出力は
“１”となりAND２の出力は“０”となるので
データがそのまゝ出力されて、DAコンバータ
に送られる。
“１”となりAND２の出力は“０”となるので
データがそのまゝ出力されて、DAコンバータ
に送られる。
(ハ) Ai＝０、Bi＝０であればAND１および
AND２の出力が“０”であるからデータの有
無にかゝわらず“０”が出力されてDAコンバ
ータに送られる。
AND２の出力が“０”であるからデータの有
無にかゝわらず“０”が出力されてDAコンバ
ータに送られる。
かくて第３図に示すゲート回路３Ａ，３Ｂ，…
…の４ビツト出力はそれぞれ対応するDAコンバ
ータ４Ａ，４Ｂ，……に入力される。
…の４ビツト出力はそれぞれ対応するDAコンバ
ータ４Ａ，４Ｂ，……に入力される。
以上のごとく、デコーダ回路２は上位４ビツト
のデータの内容がある値Ｓの場合は前記16個のコ
ンバータのうち第１番目から第Ｓ番目までのデー
タをオール“１”とし、その次の第Ｓ＋１番目の
DAコンバータのデータは前記下位４ビツトのデ
ータをそのまゝ入力し、第Ｓ＋２番目以降のDA
コンバータのデータをオール０になるように16個
のゲート回路を制御する。そして16個のDAコン
バータの出力は増幅器６により加算されて電子ビ
ームの偏向コイルに印加される。
のデータの内容がある値Ｓの場合は前記16個のコ
ンバータのうち第１番目から第Ｓ番目までのデー
タをオール“１”とし、その次の第Ｓ＋１番目の
DAコンバータのデータは前記下位４ビツトのデ
ータをそのまゝ入力し、第Ｓ＋２番目以降のDA
コンバータのデータをオール０になるように16個
のゲート回路を制御する。そして16個のDAコン
バータの出力は増幅器６により加算されて電子ビ
ームの偏向コイルに印加される。
第５図において上欄のデコード回路２の出力
A1B1〜A16B16（32個）は左側欄の各入力データ
0000〜1111に対して中央欄において、示される、
出力を発生するように形成されている。例えば入
力データ1010の時A1〜A11は１、A12〜A16は０、
B1〜B10は１、B11〜B16は０となる。従つて、全
体入力データ10101101の時、第２図のゲート回路
１〜ゲート回路１０はＡ、Ｂ入力共に１であるか
らデータ1111を出力し、それを入力とするDAC
１〜DAC１０はデータ1111に対応したアナログ
最大出力を出力する。ゲート回路１１はA11＝
１、B11＝０であるから下位４ビツトデータ1101
を出力し、DAC１１は、下位４ビツトデータ
1101に対応するアナログ信号を出力する、ゲート
回路１２からゲート回路１６はＡ、Ｂ入力共に０
であるからすべてオフしデータ0000を出力し、
DAC１２〜DAC１６は、入力データ0000に対応
したアナログ最小出力を出力する。
A1B1〜A16B16（32個）は左側欄の各入力データ
0000〜1111に対して中央欄において、示される、
出力を発生するように形成されている。例えば入
力データ1010の時A1〜A11は１、A12〜A16は０、
B1〜B10は１、B11〜B16は０となる。従つて、全
体入力データ10101101の時、第２図のゲート回路
１〜ゲート回路１０はＡ、Ｂ入力共に１であるか
らデータ1111を出力し、それを入力とするDAC
１〜DAC１０はデータ1111に対応したアナログ
最大出力を出力する。ゲート回路１１はA11＝
１、B11＝０であるから下位４ビツトデータ1101
を出力し、DAC１１は、下位４ビツトデータ
1101に対応するアナログ信号を出力する、ゲート
回路１２からゲート回路１６はＡ、Ｂ入力共に０
であるからすべてオフしデータ0000を出力し、
DAC１２〜DAC１６は、入力データ0000に対応
したアナログ最小出力を出力する。
なお第２図におけるDAコンバータ５は次の如
き機能を有する。もしDAコンバータ５がなけれ
ば、８ビツト全体入力00001111と、00010000の場
合の出力レベルは、一致してしまう。
き機能を有する。もしDAコンバータ５がなけれ
ば、８ビツト全体入力00001111と、00010000の場
合の出力レベルは、一致してしまう。
何故なら入力00001111の場合、上位４ビツトが
０であるから第５図の表でA1のみ１でA2〜A16、
B1〜B16は０となりゲート回路１のみ下位データ
1111をDAC１に通し、DAC１は最大出力とな
り、ゲート回路２〜ゲート回路１６はすべてオフ
となり、DAC２DAC2mはすべて最小出力である。
０であるから第５図の表でA1のみ１でA2〜A16、
B1〜B16は０となりゲート回路１のみ下位データ
1111をDAC１に通し、DAC１は最大出力とな
り、ゲート回路２〜ゲート回路１６はすべてオフ
となり、DAC２DAC2mはすべて最小出力である。
次に入力00010000の場合上位４ビツトが0001で
あるから第５図の表でA1、A2が１、B1が１、A3
〜A16、B2〜B16は０である。従つてゲート回路
１はＡ、Ｂの入力が１、１であるのでDAC１の
入力は1111で最大出力となり、ゲート２はA2＝
１、B2＝０であるので下位データを通すが、こ
の場合下位データは0000であるから結果的に最小
出力となる。
あるから第５図の表でA1、A2が１、B1が１、A3
〜A16、B2〜B16は０である。従つてゲート回路
１はＡ、Ｂの入力が１、１であるのでDAC１の
入力は1111で最大出力となり、ゲート２はA2＝
１、B2＝０であるので下位データを通すが、こ
の場合下位データは0000であるから結果的に最小
出力となる。
第２図の増幅器６はすべてのDAC１〜DAC2m
の出力をアナログ加算するものであるから上記２
つの場合でDAC１の状態、DAC２の状態に全く
変化がないので同じ出力を発生する。従つて入力
データ00001111前後の入力データ変化に対する出
力波形は、第６図Ａの如くなり00001111、
00010000の間に必要な１ステツプ分の差分が欠落
する。これを解決する偽にDAC５を付加し、上
位４ビツトを入力として与えアナログ加算する
と、このDAC５は入力が00001111の時は、上位
４ビツトが0000なので最小出力を出し、入力が
00010000の時は上位４ビツトが0001なので最小出
力より１ステツプ大きい出力を示す偽、最終出力
は第６図Ｂの如き波形となる。
の出力をアナログ加算するものであるから上記２
つの場合でDAC１の状態、DAC２の状態に全く
変化がないので同じ出力を発生する。従つて入力
データ00001111前後の入力データ変化に対する出
力波形は、第６図Ａの如くなり00001111、
00010000の間に必要な１ステツプ分の差分が欠落
する。これを解決する偽にDAC５を付加し、上
位４ビツトを入力として与えアナログ加算する
と、このDAC５は入力が00001111の時は、上位
４ビツトが0000なので最小出力を出し、入力が
00010000の時は上位４ビツトが0001なので最小出
力より１ステツプ大きい出力を示す偽、最終出力
は第６図Ｂの如き波形となる。
(6) 発明の効果
以上詳細に示したごとく本発明によれば安価に
できるDAコンバータを用いて、調整が簡単で単
調増加性を確保する電子ビーム露光装置を提供す
ることができる。
できるDAコンバータを用いて、調整が簡単で単
調増加性を確保する電子ビーム露光装置を提供す
ることができる。
第１図は従来の電子ビーム露光装置の欠点であ
るグリツジ現象を説明する図、第２図は本発明に
かゝる装置のDAコンバータの回路図、第３図は
第２図のゲート回路の詳細回路図、第４図は第３
図のゲートの詳細回路図、第５図は第２図の回路
の動作説明図、第６図は第２図のDAコンバータ
５の動作説明図である。 図において１が初期入力データ、２がデコード
回路、３Ａ〜３Ｎがゲート回路、４Ａ〜４Ｎおよ
び５がDAコンバータ、１１Ａ〜１１Ｎがゲー
ト、AND１，AND２，AND３がアンド回路、
ORがオア回路である。
るグリツジ現象を説明する図、第２図は本発明に
かゝる装置のDAコンバータの回路図、第３図は
第２図のゲート回路の詳細回路図、第４図は第３
図のゲートの詳細回路図、第５図は第２図の回路
の動作説明図、第６図は第２図のDAコンバータ
５の動作説明図である。 図において１が初期入力データ、２がデコード
回路、３Ａ〜３Ｎがゲート回路、４Ａ〜４Ｎおよ
び５がDAコンバータ、１１Ａ〜１１Ｎがゲー
ト、AND１，AND２，AND３がアンド回路、
ORがオア回路である。
Claims (1)
- １ ｎビツトの入力デイジタルデータの上位ｍビ
ツトをデコード回路に入力するとともに、前記上
位ｍビツトに対応する2m個のDAコンバータを設
け、下位ｎ−ｍビツトのデータはそれぞれ2m個の
ゲートを介してそれぞれ2m個の前記DAコンバー
タに入力し、前記デコード回路は前記ｍビツトの
データの内容がＳであれば前記2m個のDAコンバ
ータのうち第１番目から第Ｓ番目までのDAコン
バータの入力データをオール“１”とし、第Ｓ＋
１番目のDAコンバータの入力データは前記下位
（ｎ−ｍ）ビツトのデータをそのまゝ入力し、第
Ｓ＋２番目以降のDAコンバータの入力データを
オール“０”とするように前記2m個のゲートを制
御するように構成し、前記2m個のDAコンバータ
の出力の和を電子ビームの偏向用コイルに印加す
ることを特徴とする電子ビーム露光装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166708A JPS5956727A (ja) | 1982-09-27 | 1982-09-27 | 電子ビ−ム露光装置 |
| DE8383305708T DE3380892D1 (en) | 1982-09-27 | 1983-09-26 | Deflection system in an electron beam exposure device |
| EP83305708A EP0104917B1 (en) | 1982-09-27 | 1983-09-26 | Deflection system in an electron beam exposure device |
| US06/536,467 US4583077A (en) | 1982-09-27 | 1983-09-27 | Deflection system in an electron beam exposure device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57166708A JPS5956727A (ja) | 1982-09-27 | 1982-09-27 | 電子ビ−ム露光装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5956727A JPS5956727A (ja) | 1984-04-02 |
| JPS6325497B2 true JPS6325497B2 (ja) | 1988-05-25 |
Family
ID=15836282
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57166708A Granted JPS5956727A (ja) | 1982-09-27 | 1982-09-27 | 電子ビ−ム露光装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4583077A (ja) |
| EP (1) | EP0104917B1 (ja) |
| JP (1) | JPS5956727A (ja) |
| DE (1) | DE3380892D1 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4998108A (en) * | 1990-07-30 | 1991-03-05 | International Business Machines Corporation | Large range, high speed, high accuracy digital-to-analog converter |
| US5784019A (en) * | 1997-01-30 | 1998-07-21 | National Semiconductor Corporation | Digital to analog converter for generating distributive analog control signals utilizing digital signal generator and control signal generator |
| US6133987A (en) * | 1998-10-22 | 2000-10-17 | Nikon Corporation | Technique for reducing pattern placement error in projection electron-beam lithography |
| DE202011108664U1 (de) | 2011-12-06 | 2013-03-07 | Ziegelmundstückbau Braun GmbH | Mundstück |
| JP2016096204A (ja) * | 2014-11-13 | 2016-05-26 | 株式会社ニューフレアテクノロジー | 出力調整方法及び電子線描画装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4338592A (en) * | 1980-02-11 | 1982-07-06 | Hybrid Systems Corporation | High accuracy digital-to-analog converter and transient elimination system thereof |
| US4412208A (en) * | 1980-09-16 | 1983-10-25 | Nippon Telegraph & Telephone Public Corporation | Digital to analog converter |
| JPS57194625A (en) * | 1981-05-27 | 1982-11-30 | Nec Corp | Digital to analog converter |
| US4430642A (en) * | 1981-10-02 | 1984-02-07 | Westinghouse Electric Corp. | Digital-to-analog converter |
-
1982
- 1982-09-27 JP JP57166708A patent/JPS5956727A/ja active Granted
-
1983
- 1983-09-26 DE DE8383305708T patent/DE3380892D1/de not_active Expired
- 1983-09-26 EP EP83305708A patent/EP0104917B1/en not_active Expired
- 1983-09-27 US US06/536,467 patent/US4583077A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0104917B1 (en) | 1989-11-23 |
| EP0104917A3 (en) | 1987-01-14 |
| JPS5956727A (ja) | 1984-04-02 |
| DE3380892D1 (en) | 1989-12-28 |
| EP0104917A2 (en) | 1984-04-04 |
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