JPS6325375B2 - - Google Patents
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- Publication number
- JPS6325375B2 JPS6325375B2 JP58155414A JP15541483A JPS6325375B2 JP S6325375 B2 JPS6325375 B2 JP S6325375B2 JP 58155414 A JP58155414 A JP 58155414A JP 15541483 A JP15541483 A JP 15541483A JP S6325375 B2 JPS6325375 B2 JP S6325375B2
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- memory
- programmable read
- prom
- mpu
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Power Sources (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明はパワーセーブ方式に係り、特にバイポ
ーラ型プログラマブル・リードオンリーメモリの
パワーセーブ方式に関するものである。
ーラ型プログラマブル・リードオンリーメモリの
パワーセーブ方式に関するものである。
(b) 従来技術と問題点
移動無線通信システム等に於て親局が複数の子
局を制御する場合、各移動局に依つて異なるID
（例えば車の番号）や無線機チヤンネル番号、サ
ービスを受けられる地域の番号等のシステムパラ
メータは通常信頼度の高いバイポーラ型プログラ
マブル・リードオンリーメモリに書き込まれて運
用される。
局を制御する場合、各移動局に依つて異なるID
（例えば車の番号）や無線機チヤンネル番号、サ
ービスを受けられる地域の番号等のシステムパラ
メータは通常信頼度の高いバイポーラ型プログラ
マブル・リードオンリーメモリに書き込まれて運
用される。
このプログラマブル・リードオンリーメモリは
バイポーラ素子で出来ている為に消費電力が大き
く、常時通電しておくことはバツテリー等から電
力を供給する移動局にとつて大変不利である。
バイポーラ素子で出来ている為に消費電力が大き
く、常時通電しておくことはバツテリー等から電
力を供給する移動局にとつて大変不利である。
従つて、プログラマブル・リードオンリーメモ
リの中に蓄えられているデータをマイクロプロセ
ツサーが読み込む必要のない時は、プログラマブ
ル・リードオンリーメモリ用電源を切る事が一般
的に行われている。
リの中に蓄えられているデータをマイクロプロセ
ツサーが読み込む必要のない時は、プログラマブ
ル・リードオンリーメモリ用電源を切る事が一般
的に行われている。
しかしこの時、プログラマブル・リードオンリ
ーメモリからデータバス上に衝撃性雑音が出る可
能性があり、単一クロツクでシステムの同期が取
られている同期バス形マイクロプロセツサー・シ
ステムでは、マイクロプロセツサーの暴走に繋が
る恐れがある。
ーメモリからデータバス上に衝撃性雑音が出る可
能性があり、単一クロツクでシステムの同期が取
られている同期バス形マイクロプロセツサー・シ
ステムでは、マイクロプロセツサーの暴走に繋が
る恐れがある。
第１図はこの暴走を防ぐための従来のブロツク
接続図である。
接続図である。
同図に示す様に、マイクロプロセツサーMPU
とプログラマブル・リードオンリーメモリ
PROMとの間に制御端子のある３−ステートバ
ツフアーBufを挿入する。そしてマイクロプロセ
ツサーMPUがプログラマブル・リードオンリー
メモリPROMに書込まれている或る番地のデー
タを読む時にはその番地をアドレスデコーダAD
で検出し、それに対応して３−ステートバツフア
ーBuf及びプログラマブル・リードオンリーメモ
リPROMを選択して希望のデータを読み出す。
とプログラマブル・リードオンリーメモリ
PROMとの間に制御端子のある３−ステートバ
ツフアーBufを挿入する。そしてマイクロプロセ
ツサーMPUがプログラマブル・リードオンリー
メモリPROMに書込まれている或る番地のデー
タを読む時にはその番地をアドレスデコーダAD
で検出し、それに対応して３−ステートバツフア
ーBuf及びプログラマブル・リードオンリーメモ
リPROMを選択して希望のデータを読み出す。
データを読まない時は３−ステートバツフアー
Bufが断の状態になつているので、プログラマブ
ル・リードオンリーメモリPROMとマイクロプ
ロセツサーMPUとの接続が断で、プログラマブ
ル・リードオンリーメモリPROM側の状態変化
がマイクロプロセツサーMPUには影響しない様
になる。
Bufが断の状態になつているので、プログラマブ
ル・リードオンリーメモリPROMとマイクロプ
ロセツサーMPUとの接続が断で、プログラマブ
ル・リードオンリーメモリPROM側の状態変化
がマイクロプロセツサーMPUには影響しない様
になる。
この様な構成を取つているので、３−ステート
バツフアーBuf及びアドレスデコーダADの構成
の為に集積回路が１〜２個必要で、この為に部品
取付けスペースが大きくなり又価格が高くなると
云う問題があつた。
バツフアーBuf及びアドレスデコーダADの構成
の為に集積回路が１〜２個必要で、この為に部品
取付けスペースが大きくなり又価格が高くなると
云う問題があつた。
(c) 発明の目的
本発明は上記従来技術の問題に鑑みなされたも
のであつて、同期バス形式のマイクロプロセツサ
ー・システムに於てプログラマブル・リードオン
リーメモリの電源断時にバス上に衝撃性雑音が発
生してもマイクロプロセツサーが暴走する事のな
いパワーセーブ方式を提供する事を目的とする。
のであつて、同期バス形式のマイクロプロセツサ
ー・システムに於てプログラマブル・リードオン
リーメモリの電源断時にバス上に衝撃性雑音が発
生してもマイクロプロセツサーが暴走する事のな
いパワーセーブ方式を提供する事を目的とする。
(d) 発明の構成
上記発明の目的は、マイクロプロセツサー及び
プログラマブル・リードオンリーメモリ等から構
成されたマイクロプロセツサー・システムに於い
て、該マイクロプロセツサーのバスが確実に高イ
ンピーダンス状態になつた後に該プログラマブ
ル・リードオンリーメモリの電源を断にする様に
した事を特徴とするパワーセーブ方式を提供する
ことに依り達成される。
プログラマブル・リードオンリーメモリ等から構
成されたマイクロプロセツサー・システムに於い
て、該マイクロプロセツサーのバスが確実に高イ
ンピーダンス状態になつた後に該プログラマブ
ル・リードオンリーメモリの電源を断にする様に
した事を特徴とするパワーセーブ方式を提供する
ことに依り達成される。
(e) 発明の実施例
第２図は本発明を実施する為のブロツク接続図
を示す。
を示す。
図中、Ｔはタイマーを、MPUはマイクロプロ
セツサーを、PROM−１及びPROM−２はそれ
ぞれ第１及び第２のプログラマブル・リードオン
リーメモリを、RAMはランダム・アクセス・メ
モリを、Ｉ／Ｏは入出力ポートを、Tr−１及び
Tr−２はそれぞれトランジスタを、Ｒ−１〜Ｒ
−４はそれぞれ抵抗器を、Ｃ−１はコンデンサを
それぞれ示す。
セツサーを、PROM−１及びPROM−２はそれ
ぞれ第１及び第２のプログラマブル・リードオン
リーメモリを、RAMはランダム・アクセス・メ
モリを、Ｉ／Ｏは入出力ポートを、Tr−１及び
Tr−２はそれぞれトランジスタを、Ｒ−１〜Ｒ
−４はそれぞれ抵抗器を、Ｃ−１はコンデンサを
それぞれ示す。
これら各ブロツクは次の様に接続されている。
タイマーＴはマイクロプロセツサーMPUと、
マイクロプロセツサーMPUは第１及び第２のプ
ログラマブル・リードオンリーメモリPROM−
１及びPROM−２、ランダム・アクセス・メモ
リRAM、入出力ポートＩ／Ｏとデータ・バス及
びアドレス・バスを介してそれぞれ接続されてい
る。
マイクロプロセツサーMPUは第１及び第２のプ
ログラマブル・リードオンリーメモリPROM−
１及びPROM−２、ランダム・アクセス・メモ
リRAM、入出力ポートＩ／Ｏとデータ・バス及
びアドレス・バスを介してそれぞれ接続されてい
る。
又入出力ポートＩ／Ｏは外部回路及び抵抗器Ｒ
−１，Ｒ−２及びトランジスタTr−１，Tr−２
を介して第２のプログラマブル・リードオンリー
メモリPROM−２の電源端子（Vcc）にそれぞ
れ接続される。
−１，Ｒ−２及びトランジスタTr−１，Tr−２
を介して第２のプログラマブル・リードオンリー
メモリPROM−２の電源端子（Vcc）にそれぞ
れ接続される。
第３図は第２図に示したマイクロプロセツサー
MPUのソフト・シーケンスを、第４図は第２図
の動作を説明する為の図をそれぞれ示す。
MPUのソフト・シーケンスを、第４図は第２図
の動作を説明する為の図をそれぞれ示す。
そこで、第３図及び第４図を参照しながら第２
図に示したブロツク接続図の動作を説明する。
図に示したブロツク接続図の動作を説明する。
先ず、マイクロプロセツサーMPUはMB8870
を使用し、タイマーＴからの割り込み（以下IRQ
と省略）は例えば５ｍｓに１回かかるとする。
を使用し、タイマーＴからの割り込み（以下IRQ
と省略）は例えば５ｍｓに１回かかるとする。
又、プログラマブル・リードオンリーメモリ
PROM−１はマイクロプロセツサーMPUを動か
す為のプログラムが、PROM−２はバイポーラ
素子で構成され前記のIDやシステム・パラメー
タがそれぞれ書込まれている。ランダム・アクセ
ス・メモリRAMは情報を読出し、書込む為のも
の、入出力ポートＩ／Ｏは外部回路とのインター
フエースになつている。
PROM−１はマイクロプロセツサーMPUを動か
す為のプログラムが、PROM−２はバイポーラ
素子で構成され前記のIDやシステム・パラメー
タがそれぞれ書込まれている。ランダム・アクセ
ス・メモリRAMは情報を読出し、書込む為のも
の、入出力ポートＩ／Ｏは外部回路とのインター
フエースになつている。
ここで、マイクロプロセツサーMPUは第３図
に示す様な動作を順次行う。
に示す様な動作を順次行う。
即ち、Wait for IRQ(1)を実行して割込みIRQ
(1)を持つ。但し、(1)は１回目の割込みを示す。
(1)を持つ。但し、(1)は１回目の割込みを示す。
IRQ(1)を受けると直ちにPROM Power Down
命令を出す。
命令を出す。
この命令を実行した後、Wait for IRQ(2)の命
令を実行し、バスを高インピーダンスの状態（フ
ローテイング状態）にする。
令を実行し、バスを高インピーダンスの状態（フ
ローテイング状態）にする。
しかし、このPower Down命令が直接プログ
ラマブル・リードオンリーメモリPROM−２に
行くとマイクロプロセツサーMPUがWait for
IRQ(2)の命令を実行中にプログラマブル・リード
オンリーメモリPROM−２の電源が断になり、
この時衝撃性雑音が出てマイクロプロセツサー
MPUが暴走する可能性があるので、マイクロプ
ロセツサーMPUがWait for IRQ(2)を実行終了
する迄プログラマブル・リードオンリーメモリ
PROM−２のPower Down命令の実行を遅らせ
る。
ラマブル・リードオンリーメモリPROM−２に
行くとマイクロプロセツサーMPUがWait for
IRQ(2)の命令を実行中にプログラマブル・リード
オンリーメモリPROM−２の電源が断になり、
この時衝撃性雑音が出てマイクロプロセツサー
MPUが暴走する可能性があるので、マイクロプ
ロセツサーMPUがWait for IRQ(2)を実行終了
する迄プログラマブル・リードオンリーメモリ
PROM−２のPower Down命令の実行を遅らせ
る。
第４図はマイクロプロセツサーMPUの動作と
前記遅延回路の動作との関係を示したものであ
る。
前記遅延回路の動作との関係を示したものであ
る。
同図に於て、パルス列はマイクロプロセツサー
MPUのクロツクパルスを示す。
MPUのクロツクパルスを示す。
Ａ点はマイクロプロセツサーMPUがIRQ(1)を
うけた点である。
うけた点である。
Ｂ点はこの割込みに対するマイクロプロセツサ
ーMPUの内部処理が終りPROM Power Down
の命令を出す点である。
ーMPUの内部処理が終りPROM Power Down
の命令を出す点である。
マイクロプロセツサーMPUはＢ点の次のクロ
ツクパルスＣ点からWait for IRQ(2)の実行を開
始し、例えばマイクロプロセツサーMPUのクロ
ツクを1MHzとすると9μs経過後のＤ点でこの命令
の実行が完了するので、この点で初めてバスがフ
ローテイグ状態となる。
ツクパルスＣ点からWait for IRQ(2)の実行を開
始し、例えばマイクロプロセツサーMPUのクロ
ツクを1MHzとすると9μs経過後のＤ点でこの命令
の実行が完了するので、この点で初めてバスがフ
ローテイグ状態となる。
一方、遅延回路ではＢ点で出されたPROM
Power Downの命令に依り入出力ポートＩ／Ｏ、
抵抗器Ｒ−１を介してコンデンサＣ−１にステツ
プ・パルスが加えられるので、このコンデンサＣ
−１は徐々に充電される。例えば18μs（Ｃ−１×
Ｒ−１の時定数）経過すると、電圧がＥの値にな
る様なＣ−１，Ｒ−１を選んでおく。この電圧Ｅ
はトランジスタTr−１及びTr−２を断にする電
圧であるので、この電圧に達するとプログラマブ
ル・リードオンリーメモリPROM−２の電源が
断になる。
Power Downの命令に依り入出力ポートＩ／Ｏ、
抵抗器Ｒ−１を介してコンデンサＣ−１にステツ
プ・パルスが加えられるので、このコンデンサＣ
−１は徐々に充電される。例えば18μs（Ｃ−１×
Ｒ−１の時定数）経過すると、電圧がＥの値にな
る様なＣ−１，Ｒ−１を選んでおく。この電圧Ｅ
はトランジスタTr−１及びTr−２を断にする電
圧であるので、この電圧に達するとプログラマブ
ル・リードオンリーメモリPROM−２の電源が
断になる。
即ち、マイクロプロセツサーMPUがWait for
IRQ(2)の実行を終了してバスがフローテイング状
態（マイクロプロセツサーMPU停止）になつて
から例えば9μs経過後にプログラマブル・リード
オンリーメモリPROM−２の電源が断になるた
めマイクロプロセツサーMPUの暴走の恐れは無
い。
IRQ(2)の実行を終了してバスがフローテイング状
態（マイクロプロセツサーMPU停止）になつて
から例えば9μs経過後にプログラマブル・リード
オンリーメモリPROM−２の電源が断になるた
めマイクロプロセツサーMPUの暴走の恐れは無
い。
(f) 発明の効果
以上説明した様に本発明に依ればマイクロプロ
セツサーが同期バス形式の場合、全てのバスがフ
ローテイングの状態になつてからバイポーラ型プ
ログラマブル・リードオンリーメモリの電源を断
にする為に、積分回路を設けてこれを行つてい
る。そこで従来例に使用していた３−ステートバ
ツフアーが不用になつたので装置が小型になり、
これに伴つて価格も低下した。
セツサーが同期バス形式の場合、全てのバスがフ
ローテイングの状態になつてからバイポーラ型プ
ログラマブル・リードオンリーメモリの電源を断
にする為に、積分回路を設けてこれを行つてい
る。そこで従来例に使用していた３−ステートバ
ツフアーが不用になつたので装置が小型になり、
これに伴つて価格も低下した。
第１図は従来のブロツク接続図を、第２図は本
発明を実施する為のブロツク接続図を、第３図は
マイクロプロセツサーのソフト・シーケンスを、
第４図は第２図に示したブロツク接続図の動作を
説明する為の図をそれぞれ示す。 図中、Ｔはタイマーを、MPUはマイクロプロ
セツサーを、PROM−１及びPROM−２はそれ
ぞれ第１及び第２のプログラマブル・リードオン
リーメモリを、RAMはランダム・アクセス・メ
モリを、Ｉ／Ｏは入出力ポートを、Tr−１及び
Tr−２はそれぞれトランジスタを示す。
発明を実施する為のブロツク接続図を、第３図は
マイクロプロセツサーのソフト・シーケンスを、
第４図は第２図に示したブロツク接続図の動作を
説明する為の図をそれぞれ示す。 図中、Ｔはタイマーを、MPUはマイクロプロ
セツサーを、PROM−１及びPROM−２はそれ
ぞれ第１及び第２のプログラマブル・リードオン
リーメモリを、RAMはランダム・アクセス・メ
モリを、Ｉ／Ｏは入出力ポートを、Tr−１及び
Tr−２はそれぞれトランジスタを示す。
Claims (1)
- １ マイクロプロセツサー及びプログラマブル・
リードオンリーメモリ等から構成されたマイクロ
プロセツサー・システムに於て、該マイクロプロ
セツサーのバスが確実に高インピーダンス状態に
なつた後に該プログラマブル・リードオンリーメ
モリの電源を断にする様にしたことを特徴とする
パワーセーブ方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58155414A JPS6048542A (ja) | 1983-08-25 | 1983-08-25 | パワ−セ−ブ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58155414A JPS6048542A (ja) | 1983-08-25 | 1983-08-25 | パワ−セ−ブ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6048542A JPS6048542A (ja) | 1985-03-16 |
| JPS6325375B2 true JPS6325375B2 (ja) | 1988-05-25 |
Family
ID=15605470
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58155414A Granted JPS6048542A (ja) | 1983-08-25 | 1983-08-25 | パワ−セ−ブ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048542A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07109051B2 (ja) * | 1992-05-08 | 1995-11-22 | 謙治 村澤 | ワッペン・マークの製造方法 |
-
1983
- 1983-08-25 JP JP58155414A patent/JPS6048542A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6048542A (ja) | 1985-03-16 |
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