JPS63250000A - テスト機能付きメモリ素子 - Google Patents
テスト機能付きメモリ素子Info
- Publication number
- JPS63250000A JPS63250000A JP62084223A JP8422387A JPS63250000A JP S63250000 A JPS63250000 A JP S63250000A JP 62084223 A JP62084223 A JP 62084223A JP 8422387 A JP8422387 A JP 8422387A JP S63250000 A JPS63250000 A JP S63250000A
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- JP
- Japan
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- memory cell
- cell arrays
- memory
- data
- outputs
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- Pending
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- 238000012360 testing method Methods 0.000 title claims abstract description 47
- 230000006870 function Effects 0.000 title claims description 9
- 238000003491 array Methods 0.000 claims abstract description 29
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000004904 shortening Methods 0.000 description 2
- 238000010998 test method Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
同時に複数個のメモリセルアレーをテストするモードを
備えたメモリ素子において、同時にテストを行うメモリ
セルアレーのデータが、同一輪理（’０’、又は１゛）
である場合には、該論理値を出力し、同時にテストを行
うメモリセルアレーのデータに、“１゛、“‘０’が混
在している場合で、‘１’の数が少なければ、１゛ を
、°‘０’ の数が少なければ“‘０’を出力する、例
えば、多数決論理回路を備えることにより、複数個のメ
モリセルアレーの同時テストを論理値の識別のみででき
るようにしたものである。
備えたメモリ素子において、同時にテストを行うメモリ
セルアレーのデータが、同一輪理（’０’、又は１゛）
である場合には、該論理値を出力し、同時にテストを行
うメモリセルアレーのデータに、“１゛、“‘０’が混
在している場合で、‘１’の数が少なければ、１゛ を
、°‘０’ の数が少なければ“‘０’を出力する、例
えば、多数決論理回路を備えることにより、複数個のメ
モリセルアレーの同時テストを論理値の識別のみででき
るようにしたものである。
本発明は、メモリ素子（メモリチップ）の構成法に係り
、特に、ボードレベル、又はシステムレベルでテストす
る機能を備えたメモリ素子に関する。
、特に、ボードレベル、又はシステムレベルでテストす
る機能を備えたメモリ素子に関する。
最近のメモリ素子（メモリチップ）の高密度化動向に伴
い、チップ単位のテストに時間がかかるようになり、チ
ップの生産性が低下する傾向にある。
い、チップ単位のテストに時間がかかるようになり、チ
ップの生産性が低下する傾向にある。
るが、メモリチップのテストにおいて、一般に、よく生
じる「正常」、「全体障害」、「部分障害」の３つのケ
ースを検出しようとすると、 ‘０’。
じる「正常」、「全体障害」、「部分障害」の３つのケ
ースを検出しようとすると、 ‘０’。
°１゛出力の他に、例えば、高インピーダンス出力を必
要とする。
要とする。
チンプレベルでは、上記のようなテストも、例えば、専
用の試験器を用いることにより可能であるが、ボードレ
ベル、或いは、システムレベルでは、メモリチップに対
して、テスト対象外の論理回路も接続されていて、論理
値以外の状態を規定することができず、このチンプレベ
ルで行われるテスト方法を用いることができない問題が
ある。
用の試験器を用いることにより可能であるが、ボードレ
ベル、或いは、システムレベルでは、メモリチップに対
して、テスト対象外の論理回路も接続されていて、論理
値以外の状態を規定することができず、このチンプレベ
ルで行われるテスト方法を用いることができない問題が
ある。
一方、最近のメモリチップの上記高密度化動向に伴い、
ボ−ドレヘル、システムレヘルでのテスト時間も長くな
る動向にある為、このボードレベル、システムレベルで
メモリチップをテストする場合においても、特別な試験
器を用いることなく。
ボ−ドレヘル、システムレヘルでのテスト時間も長くな
る動向にある為、このボードレベル、システムレベルで
メモリチップをテストする場合においても、特別な試験
器を用いることなく。
且つ短時間にテストできるメモリ素子の構成法が必要と
されるようになってきた。
されるようになってきた。
〔従来の技術と発明が解決しようとする問題点〕第３図
は、従来のメモリ素子のテスト方式を説明する図である
。
は、従来のメモリ素子のテスト方式を説明する図である
。
従来から、メモリ素子（メモリチップ）１をテストする
方法として、該メモリ素子１をテストモードとすること
により、アドレスの下位ビット或いは、上位ビットを無
視した、所謂アドレス短縮方式で、複数個のメモリセル
アレー（複数ビット）１１を同時にテストすることによ
り、テスト時間を短縮する方法がある。
方法として、該メモリ素子１をテストモードとすること
により、アドレスの下位ビット或いは、上位ビットを無
視した、所謂アドレス短縮方式で、複数個のメモリセル
アレー（複数ビット）１１を同時にテストすることによ
り、テスト時間を短縮する方法がある。
この場合には、該同時にテストする複数個のメモリセル
アレー１１が、全て“‘０’、又は１゛の時には、出力
を°‘０’、又は“１゛とし、それ以外のときには、出
力を高インピーダンス状態とする試験回路１３を設けて
、この３つの状態を試験器等でチェックすることにより
、「正常」、「チップの全体障害」、「チップの部分障
害」の識別を行っていた。
アレー１１が、全て“‘０’、又は１゛の時には、出力
を°‘０’、又は“１゛とし、それ以外のときには、出
力を高インピーダンス状態とする試験回路１３を設けて
、この３つの状態を試験器等でチェックすることにより
、「正常」、「チップの全体障害」、「チップの部分障
害」の識別を行っていた。
従って、このテスト方式では、“ＱＺＩＩＩ、“高イン
ピーダンス゛の３種類の状態を識別する必要があるが、
ボードレベル、或いは、システムレベルにおいては、本
図に示すようにメモリ素子１に、例えば、他のボードと
の接続を行う為のインタフェース回路２が接続されてい
て、‘０’、‘１’の２値の論理レヘルでの識別しかで
きない為、メモリ素子が備えている上記機能を使用した
短縮テストができないと云う問題があった。
ピーダンス゛の３種類の状態を識別する必要があるが、
ボードレベル、或いは、システムレベルにおいては、本
図に示すようにメモリ素子１に、例えば、他のボードと
の接続を行う為のインタフェース回路２が接続されてい
て、‘０’、‘１’の２値の論理レヘルでの識別しかで
きない為、メモリ素子が備えている上記機能を使用した
短縮テストができないと云う問題があった。
本発明は上記従来の欠点に鑑み、ボードレベル。
或いはシステムレベルでも、アドレス短縮による複数個
のメモリセルアレーの同時テストができるメモリ素子の
構成法を提供することを目的とするものである。
のメモリセルアレーの同時テストができるメモリ素子の
構成法を提供することを目的とするものである。
第１図は本発明のテスト機能付きメモリ素子の構成例を
示した図である。
示した図である。
本発明においては、
同時に複数個のメモリセルアレーをテストするモードを
備えたメモリ素子１において、同時にテストを行うメモ
リセルアレー１１のデータが、同一輪理である場合には
、該論理値を出力し、 同時にテストを行うメモリセルアレー１１のデータに、
“１’、’０’が混在している場合で、‘１’の数が少
なければ、１゛ を、０”の数が少なければ‘０’を出
力する、 例えば、多数決論理手段１２を設けるように構成する。
備えたメモリ素子１において、同時にテストを行うメモ
リセルアレー１１のデータが、同一輪理である場合には
、該論理値を出力し、 同時にテストを行うメモリセルアレー１１のデータに、
“１’、’０’が混在している場合で、‘１’の数が少
なければ、１゛ を、０”の数が少なければ‘０’を出
力する、 例えば、多数決論理手段１２を設けるように構成する。
（作用〕
即ち、本発明によれば、同時に複数個のメモリセルアレ
ーをテストするモードを備えたメモリ素子において、同
時にテストを行うメモリセルアレーのデータが、同一輪
理（’Ｏ’、又は１”）である場合には、該論理値を出
力し、同時にテストを行うメモリセルアレーのデータに
、“１” 、 ’０’が混在している場合で、 １゛の
数が少なければ、１′を、‘０’ の数が少なければ“
０”を出力する、例えば、多数決論理回路を備えたもの
であるので、複数個のメモリセルアレーに、全て“‘０
’を書いて、正しく、全てが°０°になっている時には
、“‘０’を出力し、該メモリセルアレーの半数未満の
データが反転して°１゛になっている時には、該反転デ
ータ “１゛を出力し、該メモリセルアレーの全てのデ
ータが１′に反転している場合には、該反転データ “
１゛を出力して、メモリ素子に通常現れる障害（部分反
転と、全反転）を短時間に検出できる効果がある。
ーをテストするモードを備えたメモリ素子において、同
時にテストを行うメモリセルアレーのデータが、同一輪
理（’Ｏ’、又は１”）である場合には、該論理値を出
力し、同時にテストを行うメモリセルアレーのデータに
、“１” 、 ’０’が混在している場合で、 １゛の
数が少なければ、１′を、‘０’ の数が少なければ“
０”を出力する、例えば、多数決論理回路を備えたもの
であるので、複数個のメモリセルアレーに、全て“‘０
’を書いて、正しく、全てが°０°になっている時には
、“‘０’を出力し、該メモリセルアレーの半数未満の
データが反転して°１゛になっている時には、該反転デ
ータ “１゛を出力し、該メモリセルアレーの全てのデ
ータが１′に反転している場合には、該反転データ “
１゛を出力して、メモリ素子に通常現れる障害（部分反
転と、全反転）を短時間に検出できる効果がある。
以下本発明の実施例を図面によって詳述する。
前述の第１図が、本発明のテスト機能付きメモリ素子の
構成例を示した図であり、第２図は、本発明を実施した
時のメモリデータと、出力データとの関係図であり、第
１図における多数決論理回路１２が本発明を実施するの
に必要な手段である。
構成例を示した図であり、第２図は、本発明を実施した
時のメモリデータと、出力データとの関係図であり、第
１図における多数決論理回路１２が本発明を実施するの
に必要な手段である。
尚、企図を通して、同じ符号は同じ対象物を示している
。
。
以下、第１図、第２図によって、本発明のテスト機能付
きメモリ素子の構成と、そのテスト態様を説明する。
きメモリ素子の構成と、そのテスト態様を説明する。
本例においては、メモリ素子（メモリチップ）は、例え
ば、１ビット×ｎ語構成とし、テストモード時の同時書
き込み、読み出しビットを８ビツトとすると、メモリセ
ルアレー１１は、それぞれ１ビット×ｎ７８語のメモリ
セルで構成されていることになる。
ば、１ビット×ｎ語構成とし、テストモード時の同時書
き込み、読み出しビットを８ビツトとすると、メモリセ
ルアレー１１は、それぞれ１ビット×ｎ７８語のメモリ
セルで構成されていることになる。
このようなメモリ素子１をテストモードとして、入力デ
ータ （例えば、“‘０’）をＤｉｎから与えると、同
時に、複数個の（本例では、８個）のメモリセルアレー
１１に該データが書き込まれる。
ータ （例えば、“‘０’）をＤｉｎから与えると、同
時に、複数個の（本例では、８個）のメモリセルアレー
１１に該データが書き込まれる。
そして、本発明においては、該メモリセルアレー１１の
出力側に、第２図に示した入出力論理を示す多数決論理
回路１２が備えられているので、該書き込みデータを読
み出す際には、該多数決論理に対応した論理値が出力さ
れる。
出力側に、第２図に示した入出力論理を示す多数決論理
回路１２が備えられているので、該書き込みデータを読
み出す際には、該多数決論理に対応した論理値が出力さ
れる。
即ち、本発明においては、
■ 同時テストのメモリセルアレーの値が、全て“‘０
’の場合（即ち、正常動作のとき）には、Ｄｏｕｔから
“‘０’を出力する。
’の場合（即ち、正常動作のとき）には、Ｄｏｕｔから
“‘０’を出力する。
■ 同時テストのメモリセルアレー１１の内、例えば、
半数未満、本例では、２個のメモリセルアレーが‘０’
から１”に反転する不良モードの時には、該反転データ
“１°を出力する。
半数未満、本例では、２個のメモリセルアレーが‘０’
から１”に反転する不良モードの時には、該反転データ
“１°を出力する。
■、■は、上記■、■の反転メモリデータの場合を示し
ていて、■は全メモリセルアレー１１が反転した不良モ
ードを示している。
ていて、■は全メモリセルアレー１１が反転した不良モ
ードを示している。
通常、例えば、“０″書き込みでテストした場合には、
部分障害では、半数未満のセルアレーが反転するケース
■が多く、共通障害では、全セルアレーが反転するケー
ス■となり、結局■のケースは少ないので、このような
構成をとることにより、実用的な範囲で、複数ビット同
時テストによる短時間テストが可能となる。
部分障害では、半数未満のセルアレーが反転するケース
■が多く、共通障害では、全セルアレーが反転するケー
ス■となり、結局■のケースは少ないので、このような
構成をとることにより、実用的な範囲で、複数ビット同
時テストによる短時間テストが可能となる。
尚、本実施例においては、１組の入出力に対して、８メ
モリセルアレーの同時テストを例にして説明したが、複
数組の入出力端子（Ｄｉｎ、Ｄｏｕｔ）を持つメモリチ
ップ、或いはメモリカード、又は８メモリセルアレー以
外の複数セルアレーの同時テスト時にも適用できること
は云う迄もないことである。
モリセルアレーの同時テストを例にして説明したが、複
数組の入出力端子（Ｄｉｎ、Ｄｏｕｔ）を持つメモリチ
ップ、或いはメモリカード、又は８メモリセルアレー以
外の複数セルアレーの同時テスト時にも適用できること
は云う迄もないことである。
このように、本発明は、複数個のメモリセルアレーを同
時にテストすることができるメモリ素子に対して、その
出力側に多数決論理回路を付加することにより、高イン
ピーダンス状態を識別することなく、部分障害、共通障
害を短時間で検出できるようにした所に特徴がある。
時にテストすることができるメモリ素子に対して、その
出力側に多数決論理回路を付加することにより、高イン
ピーダンス状態を識別することなく、部分障害、共通障
害を短時間で検出できるようにした所に特徴がある。
以上、詳細に説明したように、本発明のテスト機能付き
メモリ素子は、同時に複数個のメモリセルアレーをテス
Ｉ・するモードを備えたメモリ素子において、同時にテ
ストを行うメモリセルアレーのデータが、同一輪理（“
‘０’、又は１゛）である場合には、該論理値を出力し
、同時にテストを行うメモリセルアレーのデータに、“
１°、Ｏ゛ が混在している場合で、 °１゛の数が少
なければ、１′ を。
メモリ素子は、同時に複数個のメモリセルアレーをテス
Ｉ・するモードを備えたメモリ素子において、同時にテ
ストを行うメモリセルアレーのデータが、同一輪理（“
‘０’、又は１゛）である場合には、該論理値を出力し
、同時にテストを行うメモリセルアレーのデータに、“
１°、Ｏ゛ が混在している場合で、 °１゛の数が少
なければ、１′ を。
“‘０’の数が少なければ“‘０’を出力する、例えば
、多数決論理回路を備えたものであるので、複数個のメ
モリセルアレーに、全て°‘０’を書いて、正しく、全
てが‘０’になって時には、‘０’ を出力し、該メモ
リセルアレーの半数未満のデータが反転して°１゛にな
っている時には、該反転データ “１゛を出力し、該メ
モリセルアレーの全てのデータが１′に反転している場
合には、該反転データ “Ｉ＋を出力して、メモリ素子
に通常現れる障害（部分反転と、全反転）を短時間に検
出できる効果がある。
、多数決論理回路を備えたものであるので、複数個のメ
モリセルアレーに、全て°‘０’を書いて、正しく、全
てが‘０’になって時には、‘０’ を出力し、該メモ
リセルアレーの半数未満のデータが反転して°１゛にな
っている時には、該反転データ “１゛を出力し、該メ
モリセルアレーの全てのデータが１′に反転している場
合には、該反転データ “Ｉ＋を出力して、メモリ素子
に通常現れる障害（部分反転と、全反転）を短時間に検
出できる効果がある。
第１図は本発明のテスト機能付きメモリ素子の構成例を
示した図。 第２図は本発明を実施した時のメモリデータと。 出力データとの関係図。 第３図は従来のメモリ素子のテスト方式を説明する図。 である。 図面において、 ■はメモリ素子、１１はメモリセルアレー。 １２は多数決論理回路、１３は試験回路。 ２はインタフェース回路。 Ｄｉｎは入力端子＋ Ｄｏｕ ｔは出力端子１を
それぞれ示す。
示した図。 第２図は本発明を実施した時のメモリデータと。 出力データとの関係図。 第３図は従来のメモリ素子のテスト方式を説明する図。 である。 図面において、 ■はメモリ素子、１１はメモリセルアレー。 １２は多数決論理回路、１３は試験回路。 ２はインタフェース回路。 Ｄｉｎは入力端子＋ Ｄｏｕ ｔは出力端子１を
それぞれ示す。
Claims (1)
- 【特許請求の範囲】 同時に複数個のメモリセルアレーをテストするモードを
備えたメモリ素子（１）において、同時にテストを行う
メモリセルアレー（１１）のデータが、同一輪理である
場合には、その論理値を出力し、 同時にテストを行うメモリセルアレー（１１）のデータ
に、‘１’、‘０’が混在している場合で、‘１’の数
が少なければ、‘１’を、‘０’の数が少なければ‘０
’を出力する、 手段（１２）を設けたことを特徴とするテスト機能付き
メモリ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62084223A JPS63250000A (ja) | 1987-04-06 | 1987-04-06 | テスト機能付きメモリ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62084223A JPS63250000A (ja) | 1987-04-06 | 1987-04-06 | テスト機能付きメモリ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63250000A true JPS63250000A (ja) | 1988-10-17 |
Family
ID=13824479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62084223A Pending JPS63250000A (ja) | 1987-04-06 | 1987-04-06 | テスト機能付きメモリ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63250000A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009502000A (ja) * | 2005-06-30 | 2009-01-22 | テラダイン・インコーポレーテッド | 同時スイッチングノイズを低減するためのデバイス及び方法 |
-
1987
- 1987-04-06 JP JP62084223A patent/JPS63250000A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009502000A (ja) * | 2005-06-30 | 2009-01-22 | テラダイン・インコーポレーテッド | 同時スイッチングノイズを低減するためのデバイス及び方法 |
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